KR20170036966A - 반도체 소자의 제조하는 방법 - Google Patents

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KR20170036966A
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layer
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포런 탕
김선정
양문승
이승훈
이현정
정근희
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Abstract

반도체 소자의 제조 방법을 제공한다. 제1 트랜지스터를 위한 제1 및 제2 물질막들을 에피택시얼 성장 공정으로 형성하고, 제1 및 제2 물질막들의 일부를 식각하여 리세스를 형성한 후, 제2 트랜지스터를 위한 제3 및 제4 물질막들을 에피택시얼 성장 공정을 형성한다. 이때, 에피택시얼 성장 공정 중에 불순물을 함께 공급하여 소정의 이온 주입 공정을 생략함과 동시에 이온 주입 공정으로 인한 손상을 억제할 수 있다.

Description

반도체 소자의 제조하는 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 씨모스 트랜지스터(Complementary Metal Oxide Semiconductor: CMOS transistor)를 포함하는 반도체 소자를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은: 제1 영역 및 제2 영역을 포함하는 기판 상에, 제1 반도체 물질을 포함하는 완충막(strain relaxed buffer layer)을 형성하는 단계; 상기 완충막 상에, 제2 반도체 물질 및 제1 도전형의 제1 불순물을 이용한 에피택시얼 성장 공정으로 제1 물질막을 형성하는 단계; 상기 제1 물질막 상에, 제3 반도체 물질을 이용한 에피택시얼 성장 공정으로 제2 물질막을 형성하는 단계; 상기 제2 영역의 상기 제1 및 제2 물질막들을 식각하여 상기 완충막의 상부를 노출시키는 리세스(recess)를 형성하는 단계; 상기 리세스에 의해 노출된 완충막 상에, 제4 반도체 물질 및 제2 도전형의 제2 불순물을 이용한 에피택시얼 성장 공정으로 제3 물질막을 형성하는 단계; 및 상기 제3 물질막 상에, 제5 반도체 물질을 이용한 에피택시얼 성장 공정으로 제4 물질막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제5 반도체 물질들 각각은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소 및 갈륨비소로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형의 제1 불순물은 n형 불순물 또는 p형 불순물 중 하나를 포함하고, 상기 제2 도전형의 제2 불순물은 n형 불순물 또는 p형 불순물 중 다른 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 물질막들은 인-시튜(in-situ)로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 및 제4 물질막들은 인-시튜로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 및 제2 물질막들 사이에, 제6 반도체 물질 및 상기 제1 도전형의 제1 불순물을 이용한 에피택시얼 성장 공정으로 펀치 쓰루 방지막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 펀치 쓰루 방지막 내 제1 불순물의 농도가 상기 제1 물질막 내 제1 불순물의 농도보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막, 상기 펀치 쓰루 방지막 및 상기 제2 물질막은 인-시튜로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제3 및 제4 물질막들 사이에, 제6 반도체 물질 및 상기 제2 도전형의 제2 불순물을 이용한 에피택시얼 성장 공정으로 펀치 쓰루 방지막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 펀치 쓰루 방지막 내 제2 불순물의 농도가 상기 제3 물질막 내 제2 불순물의 농도보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 물질막, 상기 펀치 쓰루 방지막 및 상기 제4 물질막은 인-시튜로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 리세스를 형성하는 단계는: 상기 제2 물질막 상에 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 제2 영역의 상기 제1 및 제2 물질막들을 식각하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 리세스 내측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 리세스를 형성하는 단계는: 상기 제2 물질막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 상기 제2 영역의 상기 제2 물질막 식각하여 예비 리세스를 형성하는 단계; 상기 예비 리세스 측벽에 스페이서를 형성하는 단계; 및 상기 마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 제2 영역의 상기 제1 물질막을 식각하여 상기 예비 리세스로부터 상기 예비 리세스보다 확장된 상기 리세스를 형성하는 단계를 포함하되, 상기 리세스에 의해 상기 제1 물질막의 측면과 상기 완충막의 상부가 노출될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 및 제4 물질막들을 형성하는 단계는: 상기 리세스에 의해 노출된 상기 완충막 및 상기 제1 물질막 상에 상기 제3 물질막을 형성하는 단계; 상기 스페이서의 하부를 식각하여, 상기 제2 물질막의 측면을 노출시키는 단계; 상기 노출된 제2 물질막 및 상기 제1 물질막 상에 버퍼막을 형성하는 단계; 및 상기 버퍼막 상에 상기 제4 물질막을 형성하는 단계를 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 및 제2 물질막들을 에피택시얼 성장 공정으로 형성하고, 제3 및 제4 물질막들을 에피택시얼 성장 공정으로 형성하는데, 상기 에피택시얼 성장 공정 중에 불순물을 함께 공급하여 소정의 이온 주입 공정을 생략함과 동시에 이온 주입 공정으로 인한 손상을 억제할 수 있다. 또한, 이온 주입 공정을 위한 마스크가 별도로 필요하지 않아 공정 시간 및 비용을 절감할 수 있다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 20은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 완충막(strain relaxed buffer layer, 105)을 형성할 수 있다. 상기 기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판(100)일 수 있다.
상기 기판(100)의 일 면을 평탄화 한 후, 상기 완충막(105)을 형성할 수 있다. 상기 완충막(105)은 실리콘(Si), 게르마늄(Ge) 및 실리콘게르마늄(SiGe)과 같은 14족 물질을 포함하거나, 갈륨비소(GaAs) 및 갈륨질소(GaN)와 같은 13족 및 15족 물질을 포함할 수 있다. 이와는 다르게, 다른 실시예에 따르면, 상기 완충막(105)의 형성은 생략될 수 있다.
도 2를 참조하면, 상기 완충막(105) 상에 에피택시얼 성장(epitaxial growth) 공정을 이용하여, 제1 및 제2 물질막들(110, 120)을 인-시튜(in-situ)로 순차적으로 형성할 수 있다. “인-시튜”는 동일한 공정 챔버 내에서 공정을 지속적으로 진행되는 것을 의미한다. 즉, 상기 제1 및 제2 물질막들(110, 120)은 동일한 챔버 내에서 형성될 수 있다.
상기 제1 물질막(110)은 완성되는 제1 트랜지스터(first transistor, TR1, 도 8 참조)의 웰(well) 영역으로 기능하며, 상기 제2 물질막(120)은 상기 제1 트랜지스터(TR1)의 채널(channel) 영역으로 기능할 수 있다.
일 실시예에 따라, 완성되는 제1 트랜지스터(TR1)가 NMOS 트랜지스터일 경우, 상기 완충막(105) 상으로, 실리콘, 게르마늄 및 p형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 p형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제1 물질막(110)을 형성할 수 있다. 이때, 상기 제1 물질막(110)은 제1 농도의 p형의 불순물을 포함할 수 있다. 상기 p형의 불순물은 붕소(B), 갈륨(Ga)등과 같이 13족의 불순물일 수 있다. 이어서, 동일 챔버 내에서, 상기 제1 물질막(110)으로 실리콘을 공급하는 에피택시얼 성장 공정을 수행하여, 인장력을 갖는 실리콘(tensile silicon)을 포함하는 상기 제2 물질막(120)을 형성할 수 있다. 한편, 상기 제1 및 제2 물질막들(110, 120) 사이에, 제1 펀치 쓰루 방지막(first punch through protection layer, 115)를 선택적으로 형성할 수 있다. 상세하게 설명하면, 상기 제1 물질막(110)을 형성한 후, 동일 챔버 내에서 실리콘, 게르마늄 및 p형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 p형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제1 펀치 쓰루 방지막(115)을 형성할 수 있다. 이 경우, 상기 제1 펀치 쓰루 방지막(115)은 상기 제1 농도보다 큰 제2 농도의 p형의 불순물을 포함할 수 있다.
다른 실시예에 따르면, 완성되는 제1 트랜지스터(TR1)가 PMOS 트랜지스터일 경우, 상기 완충막(105) 상으로, 실리콘, 게르마늄 및 n형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 n형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제1 물질막(110)을 형성할 수 있다. 이때, 상기 제1 물질막(110)은 제1 농도의 n형의 불순물을 포함할 수 있다. 상기 n형의 불순물은 인(P), 비소(As) 등과 같이 15족의 불순물일 수 있다. 이어서, 동일 챔버 내에서, 상기 제1 물질막(110)으로 실리콘 및 게르마늄을 공급하는 에피택시얼 성장 공정을 수행하여, 실리콘게르마늄을 포함하는 상기 제2 물질막(120)을 형성할 수 있다. 이때, 상기 제2 물질막(120) 내 실리콘게르마늄의 게르마늄 농도가 상기 제1 물질막(110) 내 실리콘게르마늄의 게르마늄 농도보다 커, 상기 제2 물질막(120)은 압축력을 가질 수 있다. 한편, 상기 제1 및 제2 물질막들(110, 120) 사이에, 제1 펀치 쓰루 방지막(115)을 선택적으로 형성할 수 있다. 상세하게 설명하면, 상기 제1 물질막(110)을 형성한 후, 동일 챔버 내에서 실리콘, 게르마늄 및 n형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 n형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제1 펀치 쓰루 방지막(115)을 형성할 수 있다. 이 경우, 상기 제1 펀치 쓰루 방지막(115)은 제1 농도보다 큰 제2 농도의 n형의 불순물을 포함할 수 있다.
이와는 다르게, 다른 실시예에 따르면, 상기 제1 펀치 쓰루 방지막(115)의 공정을 생략될 수 있다.
도 2에서 설명된 바와 같이, 상기 제1 물질막(110), 상기 제1 펀치 쓰루 방지막(115) 및 상기 제2 물질막(120)이 인-시튜로 형성되되, 상기 제1 및 제2 물질막들(110, 120) 및 상기 제1 펀치 쓰루 방지막(115)을 형성하는 동안 불순물을 함께 공급하여, 이온 주입(ion implantation) 공정 없이 불순물이 도핑된 제1 및 제2 물질막들(110, 120) 및 상기 제1 펀치 쓰루 방지막(115)을 형성할 수 있다. 따라서, 이온 주입 공정에 의한 제1 및 제2 물질막들(110, 120) 및 상기 제1 펀치 쓰루 방지막(115)의 손상을 방지할 수 있다. 더불어, 이온 주입 공정을 위한 소정의 마스크가 필요하지 않아, 공정을 보다 용이하고 간략화할 수 있다.
도 3을 참조하면, 상기 제2 물질막(120) 상에 마스크 패턴(mask pattern, 125)을 형성할 수 있다. 상기 마스크 패턴(125)은 상기 제1 및 제2 물질막들(110, 120)과, 상기 제1 펀치 쓰루 방지막(115) 및 상기 완충막(105)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 마스크 패턴(125)은 실리콘 질화물과 같은 절연물을 포함할 수 있다.
상기 마스크 패턴(125)에 의해 노출되는 영역은 제2 트랜지스터(TR2, 도 8 참조)가 형성될 영역일 수 있다.
도 4를 참조하면, 상기 마스크 패턴(125)을 식각 마스크로 사용하여 상기 노출된 제2 물질막(120), 상기 제1 펀치 쓰루 방지막(115) 및 상기 제1 물질막(110)을 식각하여 리세스(recess, 130) 를 형성할 수 있다.
도 5를 참조하면, 상기 리세스(130) 측벽에 스페이서(spacer, 135)를 형성할 수 있다. 상기 스페이서(135)는 상기 마스크 패턴(125)과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상기 스페이서(135)는 실리콘 질화물과 같은 절연물을 포함할 수 있다.
더욱 상세하게 설명하면, 상기 리세스(130)가 형성된 제2 물질막(120), 상기 제1 펀치 쓰루 방지막(115), 상기 제1 물질막(110) 및 상기 완충막(105)과 상기 마스크 패턴(125) 상에 컨포멀하게 스페이서막(도시되지 않음)을 형성할 수 있다. 상기 스페이서막을 이방성 식각하여, 상기 리세스(130) 바닥의 완충막(105)을 노출시키는 상기 스페이서(135)를 형성할 수 있다.
도 6을 참조하면, 상기 리세스(130) 바닥에 노출된 완충막(105) 상에, 제3 및 제4 물질막들(140, 150)을 에피택시얼 성장 공정을 이용하여 인-시튜로 순차적으로 형성할 수 있다.
상기 제3 물질막(140)은 완성되는 제2 트랜지스터(TR2)의 웰 영역으로 기능하며, 상기 제4 물질막(150)은 상기 제2 트랜지스터(TR2)의 채널 영역으로 기능할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터(TR1)가 NMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2)가 PMOS일 경우, 상기 완충막(105) 상으로, 실리콘, 게르마늄 및 n형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 n형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제3 물질막(140)을 형성할 수 있다. 이때, 상기 제3 물질막(140)은 제1 농도의 n형의 불순물을 포함할 수 있다. 상기 n형의 불순물은 인(P), 비소(As) 등과 같이 15족의 불순물일 수 있다. 이어서, 동일 챔버 내에서, 상기 제3 물질막(140) 상으로 실리콘 및 게르마늄을 공급하는 에피택시얼 성장 공정을 수행하여, 압축력을 갖는 실리콘게르마늄(c-SiGe)을 포함하는 상기 제4 물질막(150)을 형성할 수 있다. 한편, 상기 제3 및 제4 물질막들(140, 150) 사이에, 제2 펀치 쓰루 방지막를 더 형성할 수 있다. 상세하게 설명하면, 상기 제3 물질막(140)을 형성한 후, 동일 챔버 내에서 실리콘, 게르마늄 및 n형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 n형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제2 펀치 쓰루 방지막(145)을 선택적으로 형성할 수 있다. 이 경우, 상기 제2 펀치 쓰루 방지막(145)은 제1 농도보다 큰 제2 농도의 n형의 불순물을 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 트랜지스터(TR1)가 PMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2)가 NMOS일 경우, 상기 완충막(105) 상으로, 실리콘, 게르마늄 및 p형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 p형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제3 물질막(140)을 형성할 수 있다. 이때, 상기 제3 물질막(140)은 제1 농도의 p형의 불순물을 포함할 수 있다. 상기 p형의 불순물은 붕소(B), 갈륨(Ga)등과 같이 13족의 불순물일 수 있다. 이어서, 동일 챔버 내에서, 상기 제3 물질막(140) 상으로 실리콘을 공급하는 에피택시얼 성장 공정을 수행하여, 인장력을 갖는 실리콘(t-Si)을 포함하는 상기 제4 물질막(150)을 형성할 수 있다. 한편, 상기 제3 및 제4 물질막들(140, 150) 사이에, 제2 펀치 쓰루 방지막(145)를 선택적으로 형성할 수 있다. 상세하게 설명하면, 상기 제3 물질막(140)을 형성한 후, 동일 챔버 내에서 실리콘, 게르마늄 및 p형의 불순물을 공급하고 에피택시얼 성장 공정을 수행하여, 상기 p형의 불순물이 도핑된 실리콘게르마늄을 포함하는 상기 제2 펀치 쓰루 방지막(145)을 형성할 수 있다. 이 경우, 상기 제2 펀치 쓰루 방지막(145)은 상기 제1 농도보다 큰 제2 농도의 p형의 불순물을 포함할 수 있다.
이와는 다르게, 다른 실시예에 따르면, 상기 제2 펀치 쓰루 방지막(145)의 공정을 생략될 수 있다.
도 6에서 설명된 바와 같이, 상기 제3 물질막(140), 상기 제2 펀치 쓰루 방지막(145) 및 상기 제4 물질막(150)이 인-시튜로 형성되되, 상기 제3 및 제4 물질막들(140, 150) 및 상기 제2 펀치 쓰루 방지막(145)을 형성하는 동안 불순물을 함께 공급하여, 이온 주입 공정 없이 불순물이 도핑된 제3 및 제4 물질막들(140, 150) 및 상기 제2 펀치 쓰루 방지막(145)을 형성할 수 있다. 따라서, 이온 주입 공정에 의한 제3 및 제4 물질막들(140, 150) 및 상기 제2 펀치 쓰루 방지막(145)의 손상을 방지할 수 있다. 더불어, 이온 주입 공정을 위한 소정의 마스크가 필요하지 않아, 공정을 보다 용이하고 간략화할 수 있다.
상세하게 도시되지는 않지만, 상기 제2 물질막(120)의 상부면이 노출되도록 상기 마스크 패턴(125), 상기 스페이서(135) 및 상기 제4 물질막(150)의 상부를 연마할 수 있다.
도 7를 참조하면, 상기 제1 내지 제4 물질막들(110, 120, 140, 150)과, 상기 제1 및 제2 펀치 쓰루 방지막들(115, 145)이 형성된 기판(100)에 소자 분리 패턴(155)을 형성할 수 있다.
구체적으로 설명하면, 상기 제2 물질막(120), 상기 제1 펀치 쓰루 방지막(115) 및 상기 제1 물질막(110)을 식각하고, 상기 제4 물질막(150), 상기 제2 펀치 쓰루 방지막(145) 및 상기 제3 물질막(140)을 식각하여, 트렌치(도시되지 않음)를 형성할 수 있다. 특히, 상기 트렌치의 일부는 상기 제1 및 제2 물질막들(110, 120)과, 상기 제3 및 제4 물질막들(140, 150) 사이 계면 영역에 형성될 수 있다. 즉, 상기 제1 및 제2 물질막들(110, 120)과, 상기 제3 및 제4 물질막들(140, 150) 사이에는 상기 스페이서(135)가 형성되는데, 상기 트렌치는 상기 스페이서(135)의 적어도 일부를 식각하여 형성될 수 있다. 일 예로, 상기 스페이서(135)의 일부가 상기 트렌치 아래에 잔류할 수 있다. 이때, 상기 트렌치는 상기 완충막(105)을 노출시키지 않을 수 있다. 다른 예로, 상기 스페이서(135)는 트렌치를 형성한 후, 세정 공정(예컨대, 스트립 공정)을 수행하는데, 상기 스트립 공정 동안 완전히 제거될 수 있다.
이어서, 상기 트렌치를 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물과 같은 절연물로 매립하여 상기 소자 분리 패턴(155)을 형성할 수 있다.
도 8을 참조하면, 상기 제2 물질막(120) 상에 제1 트랜지스터(TR1)를 형성하고, 상기 제4 물질막(150) 상에 제2 트랜지스터(TR2)를 형성할 수 있다.
구체적으로 설명하면, 우선, 상기 제2 및 제4 물질막들(120, 150) 상에 제1 및 제2 게이트 절연 패턴들(160, 180)을 형성할 수 있다. 상기 제1 및 제2 게이트 절연 패턴들(160, 180) 각각은 실리콘 산화물과 같은 절연물을 포함하거나, 하프늄 산화물, 알루미늄 산화물 또는 지르코늄 산화물과 같은 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터(TR1)가 NMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2)가 PMOS일 경우, 상기 제1 게이트 절연 패턴(160) 상에 n형 불순물이 도핑된 폴리실리콘이나, 탄탈륨-티탄늄(Ta-Ti)과 같은 금속을 포함하는 제1 게이트 전극(165)을 형성할 수 있다. 상기 제1 게이트 전극(165)에 의해 노출된 제2 물질막(120)으로 n형 불순물을 공급하여, 제1 소오스/드레인 영역들(170)을 형성할 수 있다. 상기 제2 게이트 절연 패턴(180) 상에 p형 불순물이 도핑된 폴리실리콘이나, 몰리브덴(Mo)과 같은 금속을 포함하는 제2 게이트 전극(185)을 형성할 수 있다. 상기 제2 게이트 전극(185)에 의해 노출된 제4 물질막(150)으로 p형 불순물을 공급하여 제2 소오스/드레인 영역들(190)을 형성할 수 있다.
상기 제1 트랜지스터(TR1)가 형성되는 동안, 상기 제4 물질막(150) 상부가 마스킹될 수 있다. 또한, 상기 제2 트랜지스터(TR2)가 형성되는 동안, 상기 제2 물질막(120) 상부가 마스킹될 수 있다. 상기 제1 및 제2 트랜지스터(TR2)들의 형성 순서를 본 발명에서 한정하는 것은 아니다.
다른 실시예에 따르면, 상기 제1 트랜지스터(TR1)가 PMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2)가 NMOS일 경우에는 상기의 공정을 반대로 수행하여 완성할 수 있어, 그 상세한 설명을 생략하기로 한다.
일 예로, 상기 제1 소오스/드레인 영역들(170) 또는 상기 제2 소오스/드레인 영역들(190) 각각의 하부면은 상기 제2 물질막(120) 및 상기 제4 물질막(150)의 하부면보다 작을 수 있다. 다른 예로, 상기 제1 소오스/드레인 영역들(170) 또는 상기 제2 소오스/드레인 영역들(190) 각각의 하부면은 상기 제1 펀치 쓰루 방지막(115) 및 상기 제2 펀치 쓰루 방지막(145)의 하부면과 실질적으로 동일하거나 클 수 있다.
상기 제1 소오스/드레인 영역들(170) 또는 상기 제2 소오스/드레인 영역들(190)의 깊이는 반도체 소자 마다 상이할 수 있다. 예컨대, 상세하게 도시되지 않았으나, 핀 형 트랜지스터일 경우, 제1 및 제2 펀치 쓰루 방지막막들(115, 145)은 스트레스를 갖는 채널막이지만, 상기 핀 형 트랜지스터의 높이에 따라 소오스 및 드레인 영역들의 깊이는 상기 채널 두께보다 깊거나 얇음이 결정될 수 있다.
도 9 내지 도 20은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 기판(100) 상에, 완충막(105), 제1 물질막(110), 제1 펀치 쓰루 방지막(115), 제2 물질막(120) 및 마스크 패턴(125)이 순차적으로 형성될 수 있다. 상기 완충막(105), 제1 물질막(110), 제1 펀치 쓰루 방지막(115), 제2 물질막(120) 및 마스크 패턴(125)을 형성하는 공정은 도 1 내지 도 3에서 설명된 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
이하에서는 설명의 용이함을 위하여, 상기 제2 물질막(120) 상에 형성되는 제1 트랜지스터(TR1, 도 20 참조)가 NMOS 트랜지스터이며, 후속하여 제4 물질막(150) 상에 형성되는 제2 트랜지스터(TR2, 도 20 참조)가 PMOS 트랜지스터인 것으로 설명하기로 한다. 따라서, 상기 제1 물질막(110) 및 상기 제1 펀치 쓰루 방지막(115)은 p형 불순물을 포함하고, 상기 제2 물질막(120)은 인장력을 갖는 실리콘(t-Si)을 포함할 수 있다.
상기 마스크 패턴(125)을 식각 마스크로 사용하여, 상기 제2 물질막(120) 및 상기 제1 펀치 쓰루 방지막(115)을 식각하여, 상기 제1 물질막(110)의 표면을 노출시키는 제1 리세스(126)를 형성할 수 있다.
한편, 상세하게 도시되지는 않았으나, 상기 제1 물질막(110) 및 상기 제1 펀치 쓰루 방지막(115) 사이에 식각 저지막을 더 형성할 수 있다. 상기 식각 저지막은 상기 제1 물질막과 실질적으로 동일한 물질을 포함하되, 포함된 불순물의 농도를 다르게 할 수 있다. 상기 식각 저지막을 이용하여 상기 식각 공정에서 식각을 종결할 수 있다.
도 10을 참조하면, 상기 마스크 패턴(125)과 상기 제1 리세스(126)에 의해 노출된 제1 물질막(110), 제1 펀치 쓰루 방지막(115) 및 제2 물질막(120)을 따라 컨포멀하게 스페이서막(129)을 형성할 수 있다.
상기 스페이서막(129)은 다층막 구조를 가질 수 있다. 예컨대, 상기 스페이서막(129)은 실리콘 산화물을 포함하는 제1 막(127) 및 실리콘 질화물을 포함하는 제2 막(128)을 포함할 수 있다.
도 11을 참조하면, 상기 스페이서막(129)을 이방성 식각하여, 상기 제1 리세스(126) 내측벽에 스페이서(133)를 형성할 수 있다. 상기 스페이서(133)은 제1 패턴(131) 및 제2 패턴(132)를 포함할 수 있다. 상기 제1 패턴(131)은 'L' 자형을 가지며, 양 단부들이 외부로 노출될 수 있다. 상기 제2 패턴(132)은 상기 제1 패턴(131) 상에 배치될 수 있다.
한편, 상기 제1 리세스(126) 바닥면에 상기 제1 물질막(110)이 노출될 수 있다.
도 12를 참조하면, 상기 제1 리세스(126)에 의해 노출된 제1 물질막(110)을 식각하여 상기 제1 리세스(126)보다 아래로 확장된 제2 리세스(134)를 형성할 수 있다.
상기 제2 리세스(134)의 측면은 상기 제1 물질막(110)이고, 상기 제2 리세스(132)의 바닥면은 상기 완충막(105)의 상면일 수 있다.
도 13을 참조하면, 상기 제2 리세스(134)에 의해 노출된 제1 물질막(110) 및 완충막(105) 상에, 실리콘, 게르마늄 및 n형의 불순물을 공급하는 에피택시얼 성장 공정을 수행하여 제3 물질막(140)을 형성할 수 있다. 일 측면에 따르면, 상기 제3 물질막(140)은 상기 제1 물질막(110)의 노출된 측면으로부터 성장되고, 상기 완충막(105)의 노출된 상면으로부터 성장될 수 있다. 이때, 상기 제1 물질막(110)과 상기 완충막(105)의 격자 상수가 상이하여, 상기 제3 물질막(140)의 성장 속도가 바닥면 및 측면에 따라 상이할 수 있다.
도 14를 참조하면, 상기 스페이서(133)의 노출된 제1 패턴(131)을 식각하여, 상기 제1 펀치 쓰루 방지막(115)의 측면을 노출시킬 수 있다.
도 15를 참조하면, 상기 스페이서(133)에 의해 노출된 제1 펀치 쓰루 방지막(115)과 상기 제2 리세스(134)의 바닥면의 상기 제3 물질막(140) 상에, 실리콘, 게르마늄 및 n형 불순물을 공급하는 에피택시얼 성장 공정을 이용하여 제2 펀치 쓰루 방지막(145)을 형성할 수 있다. 일 측면에 따르면, 상기 제2 펀치 쓰루 방지막(145)은 상기 제1 펀치 쓰루 방지막(115)의 노출된 측면으로부터 성장되고, 상기 제3 물질막(140)의 노출된 상면으로부터 성장될 수 있다. 이때, 상기 제1 펀치 쓰루 방지막(115)과 상기 제3 물질막(140)의 격자 상수가 상이하여, 상기 제2 펀치 쓰루 방지막(145)의 성장 속도가 바닥면 및 측면에 따라 상이할 수 있다.
도 16을 참조하면, 상기 스페이서(133)를 제거하여, 상기 제1 물질막(110)의 측면에 노출시킬 수 있다.
다른 실시예에 따르면, 도 14 내지 도 16에서 설명한 바와는 상이하게, 상기 스페이서(133)을 완전하게 제거한 후, 상기 제1 펀치 쓰루 방지막(115)를 형성할 수도 있다.
도 17을 참조하면, 도 13 및 도 14에서 설명된 바와 같이, 에피택시얼 공정으로 인하여 제3 물질막(140) 및 제2 펀치 쓰루 방지막(145) 내 성장 속도가 상이하여, 제1 및 제3 물질막들(110, 140) 사이의 높이 차이 또는 제1 및 제2 펀치 쓰루 방지막들(115, 145) 사이의 높이 차이가 발생될 수 있다.
이러한 높이 차이를 상쇄하기 위하여 추가막(146)을 더 형성할 수 있다. 상기 추가막(146)은 상기 제2 펀치 쓰루 방지막(145) 및 상기 제4 물질막(120)의 내측을 따라 형성될 수 있다.
한편, 상기 추가막(146)은 상기 완충막(105)과 실질적으로 동일한 물질을 포함할 수 있다. 경우에 따라 상기 추가막(146)은 생략될 수 있다.
도 18을 참조하면, 상기 추가막(146) 상에, 실리콘 및 게르마늄을 공급하는 에피택시얼 성장 공정을 이용하여, 압축력을 갖는 실리콘게르마늄을 포함하는 제4 물질막(150)을 형성할 수 있다.
도 19를 참조하면, 상기 제1 내지 제4 물질막들(110, 120, 140, 150)이 형성된 기판(100)에 소자 분리 패턴(155)을 형성할 수 있다. 구체적으로 설명하면, 상기 제2 및 제4 물질막들(120, 150), 상기 제1 및 제2 펀치 쓰루 방지막들(115, 145), 상기 제1 및 제3 물질막들(110, 140)을 식각하여 트렌치를 형성할 수 있다. 상기 트렌치는 상기 제2 및 제4 물질막들(120, 150) 계면과, 상기 제1 및 제2 펀치 쓰루 방지막들(115, 145)의 계면과, 상기 제1 및 제3 물질막들(110, 140)의 계면 부위에 형성될 수 있다. 상기 트렌치를 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물과 같은 절연물로 매립하여 상기 소자 분리 패턴(155)을 형성할 수 있다.
도 20을 참조하면, 상기 제2 물질막(120) 상에 제1 트랜지스터(TR1)를 형성하고, 상기 제4 물질막(150) 상에 제2 트랜지스터(TR2)를 형성할 수 있다. 이에 대한 설명은 도 8에 설명한 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
일 예로, 상기 제1 소오스/드레인 영역들(170) 또는 상기 제2 소오스/드레인 영역들(190) 각각의 하부면은 상기 제2 물질막(120) 및 상기 제4 물질막(150)의 하부면보다 작을 수 있다. 다른 예로, 상기 제1 소오스/드레인 영역들(170) 또는 상기 제2 소오스/드레인 영역들(190) 각각의 하부면은 상기 제1 펀치 쓰루 방지막(115) 및 상기 제2 펀치 쓰루 방지막(145)의 하부면과 실질적으로 동일하거나 클 수 있다.
상기 제1 소오스/드레인 영역들(170) 또는 상기 제2 소오스/드레인 영역들(190)의 깊이는 반도체 소자 마다 상이할 수 있다. 예컨대, 상세하게 도시되지 않았으나, 핀 형 트랜지스터일 경우, 제1 및 제2 펀치 쓰루 방지막막들(115, 145)은 스트레스를 갖는 채널막이지만, 상기 핀 형 트랜지스터의 높이에 따라 소오스 및 드레인 영역들의 깊이는 상기 채널 두께보다 깊거나 얇음이 결정될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 완충막
110: 제1 물질막
115: 제1 펀치 쓰루 방지막
120: 제2 물질막
125: 마스크 패턴
135: 스페이서
140: 제3 물질막
145: 제2 펀치 쓰루 방지막
150: 제4 물질막
TR1: 제1 트랜지스터
TR2: 제2 트랜지스터

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에, 제1 반도체 물질을 포함하는 완충막(strain relaxed buffer layer)을 형성하는 단계;
    상기 완충막 상에, 제2 반도체 물질 및 제1 도전형의 제1 불순물을 이용한 에피택시얼 성장 공정으로 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에, 제3 반도체 물질을 이용한 에피택시얼 성장 공정으로 제2 물질막을 형성하는 단계;
    상기 제2 영역의 상기 제1 및 제2 물질막들을 식각하여 상기 완충막의 상부를 노출시키는 리세스(recess)를 형성하는 단계;
    상기 리세스에 의해 노출된 완충막 상에, 제4 반도체 물질 및 제2 도전형의 제2 불순물을 이용한 에피택시얼 성장 공정으로 제3 물질막을 형성하는 단계; 및
    상기 제3 물질막 상에, 제5 반도체 물질을 이용한 에피택시얼 성장 공정으로 제4 물질막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 내지 제5 반도체 물질들 각각은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소 및 갈륨비소로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 도전형의 제1 불순물은 n형 불순물 또는 p형 불순물 중 하나를 포함하고, 상기 제2 도전형의 제2 불순물은 상기 n형 불순물 또는 p형 불순물 중 다른 하나를 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 물질막들은 인-시튜(in-situ)로 형성되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제3 및 제4 물질막들은 인-시튜로 형성되는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 물질막들 사이에, 제6 반도체 물질 및 상기 제1 도전형의 제1 불순물을 이용한 에피택시얼 성장 공정으로 펀치 쓰루 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 펀치 쓰루 방지막 내 제1 불순물의 농도가 상기 제1 물질막 내 제1 불순물의 농도보다 큰 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 물질막, 상기 펀치 쓰루 방지막 및 상기 제2 물질막은 인-시튜로 형성되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제3 및 제4 물질막들 사이에, 제6 반도체 물질 및 상기 제2 도전형의 제2 불순물을 이용한 에피택시얼 성장 공정으로 펀치 쓰루 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 펀치 쓰루 방지막 내 제2 불순물의 농도가 상기 제3 물질막 내 제2 불순물의 농도보다 큰 반도체 소자의 제조 방법.
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