KR102155327B1 - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

전계 효과 트랜지스터 및 그 제조 방법이 제공된다. 전계 효과 트랜지스터는 반도체 기판, 상기 반도체 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴과 상기 반도체 기판 사이에 개재된 버퍼 패턴, 상기 활성 패턴을 가로지르며 상기 활성 패턴의 상면 및 측면의 일부를 덮는 게이트 전극, 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 절연막, 상기 게이트 전극 양측의 상기 활성 패턴 내에 불순물이 도핑된 소스 및 드레인 영역들, 및 상기 소스 및 상기 드레인 영역들 상에 각각 형성되며 에피택시얼층을 포함하는 소스 및 드레인 패턴들을 포함하되, 상기 활성 패턴은 상기 버퍼 패턴과 다른 격자 상수를 가질 수 있다.

Description

전계 효과 트랜지스터 및 그 제조 방법{Field effect transistor and methods for manufacturing the same}
본 발명은 전계 효과 트랜지스터에 관한 것으로, 보다 상세하게는 채널 영역에 스트레인이 가해지는 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(Metal-Oxide-Semiconductor Field Effect Transistor: MOSFET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 전계 효과 트랜지스터를 구현하기 위해 캐리어(전자 또는 정공)의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
본 발명이 해결하고자 하는 과제는 집적도 및 전기적 특성이 향상된 전계 효과 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도 및 전기적 특성이 향상된 전계 효과 트랜지스터의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 전계 효과 트랜지스터는 반도체 기판, 상기 반도체 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴과 상기 반도체 기판 사이에 개재된 버퍼 패턴, 상기 활성 패턴을 가로지르며 상기 활성 패턴의 상면 및 측면의 일부를 덮는 게이트 전극, 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 절연막, 상기 게이트 전극 양측의 상기 활성 패턴 내에 불순물이 도핑된 소스 및 드레인 영역들, 및 상기 소스 및 상기 드레인 영역들 상에 각각 형성되며 에피택시얼층을 포함하는 소스 및 드레인 패턴들을 포함하되, 상기 활성 패턴은 상기 버퍼 패턴과 다른 격자 상수를 가질 수 있다..
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터는 반도체 기판, 상기 반도체 기판으로부터 돌출된 활성 패턴, 상기 활성 패턴과 상기 반도체 기판 사이에 개재된 버퍼 패턴, 상기 활성 패턴을 가로지르며 상기 활성 패턴의 상면 및 측면의 일부를 덮는 게이트 전극, 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 절연막, 및 상기 게이트 전극 양측의 상기 활성 패턴에 일부 함몰되되 상기 버퍼 패턴과 이격하며 에피택시얼층을 포함하는 소스 및 드레인 패턴들을 포함하되, 상기 활성 패턴은 상기 버퍼 패턴과 다른 격자 상수를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법은 반도체 기판으로부터 돌출된 버퍼 패턴 및 상기 버퍼 패턴 상의 활성 패턴을 형성하는 것, 상기 활성 패턴을 가로지르며 상기 활성 패턴의 상면 및 측면의 일부를 덮는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴의 양측의 상기 활성 패턴에 불순물을 도핑하여 소스 및 드레인 영역들을 형성하는 것, 에피택시얼 성장법을 이용하여 상기 소스 및 드레인 영역들 상에 각각 소스 및 드레인 패턴을 형성하는 것, 상기 희생 게이트 패턴을 제거하여 상기 활성 패턴을 노출하는 것, 노출된 상기 활성 패턴의 상면 및 측면을 덮는 게이트 절연막을 형성하는 것, 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하되, 상기 버퍼 패턴과 상기 활성 패턴의 격자 상수는 서로 다를 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 전계 효과 트랜지스터에 따르면, 소스 및 드레인 패턴들의 형성을 위한 활성 패턴의 리세스를 줄이거나 없앨 수 있다. 이에 따라, 버퍼 패턴과 활성 패턴 사이의 격자 상수 차이에 의해 활성 패턴에 가해지는 스트레인이 활성 패턴의 리세스 때문에 완화되는 것을 줄일 수 있다. 또한, 활성 패턴을 리세스 할 때, 소자 분리막 또는 버퍼 패턴이 노출되어 소스 및 드레인 패턴들의 에피택시얼 성장이 저해되는 것을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 평면도이다.
도 2는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 단면도들로서, 각각 도 1의 I-I'에 따른 단면도와 도 1의 II-II'에 따른 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 단면도들로서, 각각 도 1의 I-I'에 따른 단면도와 도 1의 II-II'에 따른 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 순서도이다.
도 5 내지 도 17은 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 단면도들로서, 각각 도 1의 I-I'에 따른 단면도들과 도 1의 II-II'에 따른 단면도들이다.
도 18은 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 순서도이다.
도 19 내지 도 21은 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 단면도들로서, 각각 도 1의 I-I'에 따른 단면도들과 도 1의 II-II'에 따른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 적용되는 전자 장치를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 평면도이다. 도 2는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 단면도들로서, 각각 도 1의 I-I'에 따른 단면도와 도 1의 II-II'에 따른 단면도이다. 이하, 도 1 및 도 2를 참조하여 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터에 대해 설명한다.
도 1 및 도 2를 참조하면, 전계 효과 트랜지스터는 반도체 기판(100), 버퍼 패턴(112), 활성 패턴(122), 게이트 스페이서(130), 소스 및 드레인 영역들(140), 소스 및 드레인 패턴들(150), 층간 절연막(160), 게이트 절연막(170), 게이트 전극(180), 핀 분리 패턴(FIP) 및 소자 분리 패턴(TI)을 포함할 수 있다.
반도체 기판(100)은, 일 예로, 단결정 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 또 다른 예로, 반도체 기판(100)은 III-V족 화합물 반도체 기판일 수도 있다.
활성 패턴(122)은 반도체 기판(100) 상에 돌출하여 배치될 수 있고, 버퍼 패턴(112)은 활성 패턴(122)과 반도체 기판(100) 사이에 개재될 수 있다. 버퍼 패턴(112)과 활성 패턴(122)은 함께 핀 구조체를 이룰 수 있다. 활성 패턴(122)의 두께는 약 40nm 내지 60nm일 수 있다.
활성 패턴(122)은 불순물로 도핑된(doped) 상태일 수 있다. 일 예로, NMOS 전계 효과 트랜지스터인 경우, 활성 패턴(122)은 p형 불순물을 포함할 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터인 경우, 활성 패턴(122)은 n형 불순물을 포함할 수 있다.
버퍼 패턴(112)과 활성 패턴(122)은 동일한 격자 구조를 갖되, 서로 다른 격자 상수를 가질 수 있다. 이에 따라, 버퍼 패턴(112)은 스트레인(strain)이 완화된 상태일 수 있는 반면, 활성 패턴(122)은 스트레인이 가해진 상태일 수 있다. 일 예로, NMOS 전계 효과 트랜지스터에서, 버퍼 패턴(112)은 활성 패턴(122)보다 큰 격자 상수를 가질 수 있고, 이에 따라 활성 패턴(122)에 인장 스트레인이 가해질 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 버퍼 패턴(112)은 활성 패턴(122)보다 작은 격자 상수를 가질 수 있고, 이에 따라 활성 패턴(122)에 압축 스트레인이 가해질 수 있다.
핀 분리 패턴(FIP)은 활성 패턴(122)의 일부를 노출하며 핀 구조체들(돌출된 버퍼 패턴(112) 및 활성 패턴(122)) 사이에 배치될 수 있다. 다시 말해, 핀 분리 패턴(FIP)의 상면은 버퍼 패턴(112)의 상면보다 높으나, 활성 패턴(122)의 상면보다 낮을 수 있다.
소자 분리 패턴(TI)은 핀 구조체를 복수의 소자 영역들로 나누며 배치될 수 있다. 구분된 소자 영역들 각각에 전계 효과 트랜지스터가 형성될 수 있다.
게이트 전극(180)은 활성 패턴(122)을 가로지르며 배치되며, 핀 분리 패턴(FIP)에 의해 노출된 활성 패턴(122)의 상면 및 측면의 일부를 덮을 수 있다. 게이트 전극(180)은 배리어 금속막 및 금속막을 포함할 수 있다. 일 예로, 배리어 금속막은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 이루어질 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
게이트 절연막(170)은 활성 패턴(122)과 게이트 전극(180) 사이에 개재될 수 있다. 게이트 절연막(170)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다.
게이트 스페이서(130)는 게이트 전극(180)의 양 측벽 상에 배치될 수 있다. 게이트 스페이서(130)는 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
소스 및 드레인 영역들(140)은 게이트 전극(180) 양측의 활성 패턴(122) 내에 불순물이 도핑된 영역일 수 있다. 불순물의 도핑은 이온 주입법(ion implantation)에 의해 실시될 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 영역들(140)은 n형 불순물들을 포함할 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 영역들(140)은 p형 불순물을 포함할 수 있다. 이 실시예에 따르면, 활성 패턴(122)을 리세스(recess) 하지 않고 소스 및 드레인 영역들(140)이 형성되기 때문에 버퍼 패턴(112)에 의해 활성 패턴(122)에 가해진 스트레인이 유지될 수 있다.
소스 및 드레인 패턴들(150)은 에피택시얼 성장(epitaxial growth)을 통해 소스 및 드레인 영역들(140) 상에 형성될 수 있다. 에피택시얼 성장 공정 시, 소스 및 드레인 패턴들(150)에 불순물들이 인-시츄(in-situ) 도핑될 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(150)은 n형 불순물들을 포함할 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(150)은 p형 불순물을 포함할 수 있다. 소스 및 드레인 패턴들(150)은 활성 패턴(122)과 같은 격자 구조를 갖되, 서로 다른 격자 상수를 가질 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(150)은 활성 패턴(122)보다 작은 격자 상수를 가질 수 있다. 예를 들어, 활성 패턴(122)이 실리콘(Si)으로 이루어진 경우, 소스 및 드레인 패턴들(150)은 실리콘 카바이드(Si1 - xCx)로 이루어질 수 있다. 이에 따라, 소스 및 드레인 패턴들(150)은 소스 및 드레인 영역들(140)에 압축 스트레인을 가할 수 있고, 결과적으로 소스 및 드레인 영역들(140) 사이의 활성 패턴(122)에 인장 스트레인을 가할 수 있다. 다른 예로 PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(150)은 활성 패턴(122)보다 큰 격자 상수를 가질 수 있다. 예를 들어, 활성 패턴(122)이 실리콘(Si)으로 이루어진 경우, 소스 및 드레인 패턴들(150)은 실리콘 게르마늄(Si1-xGex)으로 이루어질 수 있다. 이에 따라, 소스 및 드레인 패턴들(150)은 소스 및 드레인 영역들(140)에 인장 스트레인을 가할 수 있고, 결과적으로 소스 및 드레인 영역들(140) 사이의 활성 패턴(122)에 압축 스트레인을 가할 수 있다. 게이트 전극(180)이 핀 분리 패턴(FIP) 상에 돌출된 활성 패턴(122)들의 사이를 채우며 형성되므로, 소스 및 드레인 패턴들(150)의 하부면들은 게이트 전극(180)의 최하부면보다 위에 위치할 수 있다.
층간 절연막(160)은 소스 및 드레인 패턴들(150) 상에 배치될 수 있다. 일 예로, 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다
도 3은 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 단면도들로서, 각각 도 1의 I-I'에 따른 단면도와 도 1의 II-II'에 따른 단면도이다. 이하, 도 1 및 도 3을 참조하여 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터에 대해 설명한다.
도 1 및 도 3을 참조하면, 전계 효과 트랜지스터는 반도체 기판(200), 버퍼 패턴(212), 활성 패턴(222), 게이트 스페이서(230), 소스 및 드레인 패턴들(250), 층간 절연막(260), 게이트 절연막(270), 게이트 전극(280), 핀 분리 패턴(FIP) 및 소자 분리 패턴(TI)을 포함할 수 있다. 반도체 기판(200), 버퍼 패턴(212), 활성 패턴(222), 게이트 스페이서(230), 층간 절연막(260), 게이트 절연막(270), 게이트 전극(280), 핀 분리 패턴(FIP) 및 소자 분리 패턴(TI)은 상술한 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 반도체 기판(100), 버퍼 패턴(112), 활성 패턴(122), 게이트 스페이서(130), 층간 절연막(160), 게이트 절연막(170), 게이트 전극(180), 핀 분리 패턴(FIP) 및 소자 분리 패턴(TI)에 대한 설명과 각각 중복되므로 생략한다.
소스 및 드레인 패턴들(250)은 게이트 전극(280) 양측의 활성 패턴(222)에 일부 함몰되되, 버퍼 패턴(212)과는 이격되도록 배치될 수 있다. 소스 및 드레인 패턴들(250)은 게이트 전극(280) 양측의 활성 패턴(222)을 리세스 한 후, 그 부분에 소스 및 드레인 패턴들(250)을 에피택시얼 성장시킴으로써 형성될 수 있다. 에피택시얼 성장 공정 시, 소스 및 드레인 패턴들(250)에 불순물들이 인-시츄(in-situ) 도핑될 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(250)은 n형 불순물들을 포함할 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(250)은 p형 불순물을 포함할 수 있다. 에피택시얼 성장된 소스 및 드레인 패턴들(250)의 상면들은 활성 패턴(222)의 상면보다 높을 수 있다. 실시예들에 따르면, 소스 및 드레인 패턴들(250)의 함몰된 깊이(d1)는 활성 패턴(222) 두께(d2)의 약 1/3 내지 2/3일 수 있다. 또 다른 예로, 소스 및 드레인 패턴들(250)의 함몰된 깊이(d1)는 활성 패턴(222) 두께(d2)의 약 1/2일 수 있다. 예를 들어, 소스 및 드레인 패턴들(250)의 함몰된 깊이(d1)는 20nm 내지 30nm일 수 있다. 소스 및 드레인 패턴들(250) 형성을 위한 활성 패턴(222)의 리세스 공정 시, 활성 패턴(222)에 가해진 스트레인이 완화될 수 있다. 그러나 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터에 따르면, 활성 패턴(222)의 리세스 깊이(d1)를 제한하여, 이러한 스트레인 완화를 줄일 수 있다. 활성 패턴(222)의 리세스 깊이(d1)가 제한되는 바, 소스 및 드레인 패턴들(250)의 하부면들은 게이트 전극(280)의 최하부면보다 위에 위치할 수 있다. 하지만 이에 한정되는 것은 아니며, 다른 실시예들에서는 소스 및 드레인 패턴들(250)의 하부면들과 게이트 전극(280)의 최하부면이 동일한 레벨에 위치하거나, 게이트 전극(280)의 최하부면이 소스 및 드레인 패턴들(250)의 하부면들보다 위에 위치할 수도 있다.
소스 및 드레인 패턴들(250)은 활성 패턴(222)과 같은 격자 구조를 갖되, 다른 격자 상수를 가질 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(250)은 활성 패턴(222)보다 작은 격자 상수를 가질 수 있다. 이에 따라, 소스 및 드레인 패턴들(250) 사이의 활성 패턴(222)에 인장 스트레인이 가해질 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(250)은 활성 패턴(222)보다 큰 격자 상수를 가질 수 있다. 이에 따라, 소스 및 드레인 패턴들(250) 사이의 활성 패턴(222)에 압축 스트레인이 가해질 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 순서도이다. 도 5 내지 도 17은 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 단면도들로서, 각각 도 1의 I-I'에 따른 단면도들과 도 1의 II-II'에 따른 단면도들이다. 이하, 도 1 및 도 4 내지 도 17을 참조하여 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명한다. 구성 요소들의 배치 및 물질에 대하여 상술한 바와 중복되는 내용은 생략될 수 있다.
먼저 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법은 반도체 기판으로부터 돌출된 버퍼 패턴 및 활성 패턴을 형성하는 것(S110), 희생 게이트 패턴을 형성하는 것(S120), 게이트 스페이서를 형성하는 것(S130), 소스 및 드레인 영역들을 형성하는 것(S140), 소스 및 드레인 패턴들을 형성하는 것(S150), 희생 게이트 패턴을 제거하는 것(S160), 및 게이트 전극 및 게이트 절연막을 형성하는 것(S170)을 포함할 수 있다.
도 1 및 도 4 내지 도 6을 참조하면, 반도체 기판(100)으로부터 돌출된 버퍼 패턴(112) 및 활성 패턴(122)이 형성될 수 있다(S110).
도 5를 참조하면, 반도체 기판(100) 상에 에피택시얼 성장을 통해 버퍼 층(110) 및 활성 층(120)이 차례로 형성될 수 있다. 버퍼 층(110)과 활성 층(120)은 동일한 격자 구조를 갖되, 서로 다른 격자 상수를 가질 수 있다. 이에 따라, 버퍼 층(110)은 스트레인이 완화된 상태일 수 있는 반면, 활성 층(120) 은 스트레인이 가해진 상태일 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 버퍼 층(110)은 활성 층(120)보다 큰 격자 상수를 가질 수 있고, 이에 따라 활성 층(120)에 인장 스트레인이 가해질 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 버퍼 층(110)은 활성 층(120)보다 작은 격자 상수를 가질 수 있고, 이에 따라 활성 층(120)에 압축 스트레인이 가해질 수 있다.
버퍼 층(110) 및 활성 층(120)은 반도체 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다.
도 6을 참조하면, 버퍼 층(110) 및 활성 층(120)을 패터닝(patterning)하여 반도체 기판(100) 상에 돌출된 예비 버퍼 패턴(111) 및 예비 활성 패턴(121)을 형성할 수 있다. 돌출된 예비 버퍼 패턴(111) 및 예비 활성 패턴(121)은 함께 예비 핀 구조체를 이룰 수 있다.
도 7을 참조하면, 예비 핀 구조체(111 및 121)들 사이에 핀 분리막(FIL)을 형성할 수 있다. 핀 분리막(FIL)은 예비 핀 구조체(111 및 121)들 사이를 채우도록 절연물질을 도포한 후, 이를 평탄화하여 형성될 수 있다.
도 8을 참조하면, 예비 핀 구조체(111 및 121)를 패터닝하여 복수의 소자 영역들(ER)로 나누어진 버퍼 패턴(112) 및 활성 패턴(122)을 형성할 수 있다. 버퍼 패턴(112) 및 활성 패턴(122) 사이에 소자 분리 패턴(TI)이 형성될 수 있다. 이에 따라, 버퍼 패턴(112) 및 활성 패턴(122)은 소자 분리 패턴(TI) 및 핀 분리막(FIL)에 의해 정의될 수 있다.
도 9를 참조하면, 핀 분리 막(FIL)의 상부의 일부를 식각하여 핀 분리 패턴(FIP)을 형성할 수 있다. 핀 분리 패턴(FIP)의 상부면은 활성 패턴(122)의 상부면보다 아래에 위치할 수 있으며, 이를 통해, 활성 패턴(122) 및 소자 분리 패턴(TI)의 일부가 노출될 수 있다.
도 1, 도 4 및 도 10 내지 도 12를 참조하면, 활성 패턴(122)을 가로지르며, 활성 패턴(122)의 상면 및 측면의 일부를 덮는 희생 절연 패턴(DIP) 및 희생 절연 패턴(DIP) 상의 희생 게이트 패턴(DGP)을 형성할 수 있다(S120). 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 형성하는 것은 희생 절연막(DIL)을 형성하는 것(도 10 참조), 희생 게이트막(DGP)을 형성하는 것(도 11 참조), 및 희생 게이트막(DGL)과 희생 절연막(DIL)을 패터닝하는 것(도 12 참조)을 포함할 수 있다.
도 10을 참조하면, 희생 절연막(DIL)은 노출된 활성 패턴(122), 소자 분리 패턴(TI), 및 핀 분리 패턴(FIP)을 덮으며 형성될 수 있다. 희생 절연막(DIL)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수 있다.
도 11을 참조하면, 희생 절연막(DIL) 상에 희생 게이트막(DGL)이 형성될 수 있다. 희생 게이트막(DGL)은 활성 패턴들(122) 사이를 채울 수 있으며, 소자 분리 패턴(TI), 핀 분리 패턴(FIP), 및 활성 패턴(122)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생 게이트막(DGL)은 불순물이 도핑된 폴리실리콘막, 언도핑된 폴리실리콘막, 실리콘 게르마늄막, 또는 실리콘 카바이드막으로 형성될 수 있다. 희생 게이트막(DGL)은 화학적 기상 증착(Chemical Vapor Deposition: CVD) 방법, 물리 기상 증착(Physical Vapor Deposition: PVD) 방법, 또는 원자층 증착(Atomic Layer Deposition: ALD) 방법 등을 통해 형성될 수 있다. 이러한 증착 방법을 이용하여 희생 게이트막(DGL)을 형성한 후에, 희생 게이트막(DGL)의 상부면은 평탄화될 수 있다.
도 12를 참조하면, 희생 게이트막(DGL) 및 희생 절연막(DIL)을 패터닝하여 희생 게이트 패턴(DGP) 및 희생 절연 패턴(DIP)을 형성할 수 있다. 희생 게이트 패턴(DGP)은 활성 패턴(122)을 가로지르도록 희생 게이트막(DGL)을 패터닝함으로써 형성될 수 있다. 희생 절연막(DIL) 중 희생 게이트 패턴(DGP)에 의해 가려진 부분을 제외한 나머지 부분을 식각함으로써 희생 절연 패턴(DIP)을 형성할 수 있다. 이에 따라, 희생 절연 패턴(DIP)은 희생 게이트 패턴(DGP)의 아래에 국소적으로 배치될 수 있고, 희생 게이트 패턴(DGP) 양측에 활성 패턴(122)의 일부가 노출될 수 있다.
도 1, 도 4 및 도 13을 참조하면, 희생 게이트 패턴(DGP)의 측벽에 게이트 스페이서(130)를 형성할 수 있다(S130). 희생 게이트 패턴(DGP)이 형성된 결과물 상에 게이트 스페이서막(미도시)을 콘포멀하게 형성한 후, 형성된 게이트 스페이서막(미도시)을 이방성 식각함으로써 게이트 스페이서(130)를 형성할 수 있다.
도 1, 도 4 및 도 14를 참조하면, 희생 게이트 패턴(DGP) 양측의 활성 패턴(122) 내에 소스 및 드레인 영역들(140)을 형성할 수 있다(S140). 소스 및 드레인 영역들(140)은 희생 게이트 패턴(DGP) 양측에 노출된 활성 패턴(122)에 이온 주입법(ion implantation)을 이용하여 불순물을 주입함으로써 형성될 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 영역들(140)은 n형 불순물들을 포함할 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 영역들(140)은 p형 불순물을 포함할 수 있다.
도 1, 도 4 및 도 15를 참조하면, 소스 및 드레인 영역들(140) 상에 소스 및 드레인 패턴들(150)을 형성할 수 있다(S150). 소스 및 드레인 패턴들(150)은 에피택시얼 성장법에 의해 형성될 수 있다. 에피택시얼 성장 공정 시, 소스 및 드레인 패턴들(150)에 불순물들이 인-시츄(in-situ) 도핑될 수 있다. 일 예로 NMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(150)은 n형 불순물들을 포함할 수 있다. 다른 예로, PMOS 전계 효과 트랜지스터에서, 소스 및 드레인 패턴들(150)은 p형 불순물을 포함할 수 있다. 소스 및 드레인 패턴들(150)은 활성 패턴(122)과 같은 격자 구조를 갖되, 다른 격자 상수를 가질 수 있다. 일 예로 전계 효과 트랜지스터가 n형인 실시예들에 따르면, 소스 및 드레인 패턴들(150)은 활성 패턴(122)보다 작은 격자 상수를 가질 수 있다. 예를 들어, 활성 패턴(122)이 실리콘(Si)으로 이루어진 경우, 소스 및 드레인 패턴들(150)은 실리콘 카바이드(Si1 - xCx)로 이루어질 수 있다. 이에 따라, 소스 및 드레인 패턴들(150)은 소스 및 드레인 영역들(140)에 압축 스트레인을 가할 수 있고, 결과적으로 소스 및 드레인 영역들(140) 사이의 활성 패턴(122)에 인장 스트레인을 가할 수 있다. 다른 예로 전계 효과 트랜지스터가 p형인 실시예들에 따르면, 소스 및 드레인 패턴들(150)은 활성 패턴(122)보다 큰 격자 상수를 가질 수 있다. 예를 들어, 활성 패턴(122)이 실리콘(Si)으로 이루어진 경우, 소스 및 드레인 패턴들(150)은 실리콘 게르마늄(Si1 - xGex)으로 이루어질 수 있다. 이에 따라, 소스 및 드레인 패턴들(150)은 소스 및 드레인 영역들(140)에 인장 스트레인을 가할 수 있고, 결과적으로 소스 및 드레인 영역들(140) 사이의 활성 패턴(122)에 압축 스트레인을 가할 수 있다.
또한, 소스 및 드레인 패턴들(150)이 형성된 결과물을 덮는 층간 절연막(160)이 형성될 수 있다. 층간 절연막(160)은 소스 및 드레인 패턴들(150)이 형성된 결과물 상에 절연막을 형성한 후, 희생 게이트 패턴(DGP)의 상부면이 노출되도록 절연막을 식각함으로써 형성될 수 있다.
도 1, 도 4 및 도 16을 참조하면, 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 제거할 수 있다(S160). 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 제거하는 것은 활성 패턴(122), 게이트 스페이서(130), 층간 절연막(160) 및 핀 분리 패턴(FIP)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 희생 게이트 패턴(DGP) 및 희생 절연 패턴(DIP)을 차례로 식각함으로써 실시될 수 있다. 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 제거함으로써 게이트 스페이서(130) 사이에서 활성 패턴(122)의 상면 및 측면 일부가 노출되는 갭 영역(190)이 형성될 수 있다.
도 1, 도 4 및 도 17을 참조하면, 갭 영역(190)을 채우는 게이트 전극(180) 및 활성 패턴(122)과 게이트 전극(180) 사이에 개재되는 게이트 절연막(170)이 형성될 수 있다(S170). 게이트 절연막(170)은 갭 영역(190)을 통해 노출된 활성 패턴(122)을 열산화하거나, 갭 영역(190) 내에 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막을 증착함으로써 형성될 수 있다. 게이트 전극(180)은 게이트 절연막(170)이 형성된 갭 영역(190)을 채우도록 형성될 수 있다. 게이트 전극(180)은 활성 패턴(122)을 가로지르는 방향으로 연장될 수 있다. 게이트 전극(180)은 활성 패턴(122)의 상부면에서보다 핀 분리 패턴(FIP)의 상부면에서 두껍게 형성될 수 있다. 게이트 전극(180)은 배리어 금속막 및 금속막을 포함할 수 있다. 일 예로, 배리어 금속막은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 이루어질 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
도 18은 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 순서도이다. 도 19 내지 도 21은 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타내는 단면도들로서, 각각 도 1의 I-I'에 따른 단면도들과 도 1의 II-II'에 따른 단면도들이다. 이하, 도 1 및 도 18 내지 도 21을 참조하여 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명한다. 구성 요소들의 배치 및 물질에 대하여 상술한 바와 중복되는 내용은 생략될 수 있다.
먼저 도 18을 참조하면, 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조 방법은 반도체 기판으로부터 돌출된 버퍼 패턴 및 활성 패턴을 형성하는 것(S210), 희생 게이트 패턴을 형성하는 것(S220), 게이트 스페이서를 형성하는 것(S230), 소스 및 드레인 패턴들을 형성하는 것(S240), 희생 게이트 패턴을 제거하는 것(S250), 및 게이트 전극 및 게이트 절연막을 형성하는 것(S260)을 포함할 수 있다.
반도체 기판으로부터 돌출된 버퍼 패턴 및 활성 패턴을 형성하는 것(S210), 희생 게이트 패턴을 형성하는 것(S220) 및 게이트 스페이서를 형성하는 것(S230)은 상술한 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 반도체 기판으로부터 돌출된 버퍼 패턴 및 활성 패턴을 형성하는 것(S110), 희생 게이트 패턴을 형성하는 것(S120) 및 게이트 스페이서를 형성하는 것(S130)과 실질적으로 동일하므로 이에 대한 설명은 생략한다.
도 1, 도 18 및 도 19를 참조하면, 게이트 전극(280) 양측의 활성 패턴(222)에 일부 함몰되되, 버퍼 패턴(212)과는 이격하는 소스 및 드레인 패턴들(250)이 형성될 수 있다. 소스 및 드레인 패턴들(250)을 형성하는 것은 도 13을 참조하여 설명된 구조물에서 게이트 전극(280) 양측의 활성 패턴(222)을 리세스 한 후, 그 부분에 소스 및 드레인 패턴들(250)을 에피택시얼 성장시킴으로써 실시될 수 있다. 에피택시얼 성장 공정 시, 소스 및 드레인 패턴들(150)에 불순물들이 인-시츄(in-situ) 도핑될 수 있다. 일 예로 전계 효과 트랜지스터가 n형인 실시예들에 따르면, 소스 및 드레인 패턴들(250)은 n형 불순물들을 포함할 수 있다. 다른 예로, 전계 효과 트랜지스터가 p형인 실시예들에 따르면, 소스 및 드레인 패턴들(250)은 p형 불순물을 포함할 수 있다. 에피택시얼 성장된 소스 및 드레인 패턴들(250)의 상면들은 활성 패턴(222)의 상면보다 높을 수 있다. 일 실시예들에 따르면, 소스 및 드레인 패턴들(250)의 함몰된 깊이(d1)는 활성 패턴(222) 두께(d2)의 약 1/3 내지 2/3일 수 있다. 그러한 실시예들 중 일부에 따르면, 소스 및 드레인 패턴들(250)의 함몰된 깊이(d1)는 활성 패턴(222) 두께(d2)의 약 1/2일 수 있다. 소스 및 드레인 패턴들(250)은 활성 패턴(222)과 같은 격자 구조를 갖되, 다른 격자 상수를 가질 수 있다. 일 예로 전계 효과 트랜지스터가 n형인 실시예들에 따르면, 소스 및 드레인 패턴들(250)은 활성 패턴(222)보다 작은 격자 상수를 가질 수 있다. 이에 따라, 활성 패턴(222)에 인장 스트레인이 가해질 수 있다. 다른 예로, 전계 효과 트랜지스터가 p형인 실시예들에 따르면, 소스 및 드레인 패턴들(250)은 활성 패턴(222)보다 큰 격자 상수를 가질 수 있다. 이에 따라, 활성 패턴(222)에 압축 스트레인이 가해질 수 있다.
또한, 소스 및 드레인 패턴들(250)이 형성된 결과물을 덮는 층간 절연막(260)이 형성될 수 있다. 층간 절연막(260)은 소스 및 드레인 패턴들(250)이 형성된 결과물 상에 절연막을 형성한 후, 희생 게이트 패턴(DGP)의 상부면이 노출되도록 절연막을 식각함으로써 형성될 수 있다.
도 1, 도 18 및 도 20을 참조하면, 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 제거할 수 있다(S250). 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 제거하는 것은 활성 패턴(222), 게이트 스페이서(230), 층간 절연막(260) 및 핀 분리 패턴(FIP)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 희생 게이트 패턴(DGP) 및 희생 절연 패턴(DIP)을 차례로 식각함으로써 실시될 수 있다. 희생 절연 패턴(DIP) 및 희생 게이트 패턴(DGP)을 제거함으로써 게이트 스페이서(230) 사이에서 활성 패턴(222)의 상면 및 측면 일부가 노출되는 갭 영역(290)이 형성될 수 있다.
도 1, 도 18 및 도 21을 참조하면, 갭 영역(290)을 채우는 및 게이트 전극(280) 및 활성 영역(222)과 게이트 전극(280) 사이에 개재되는 게이트 절연막(270)이 형성될 수 있다(S260). 게이트 절연막(270)은 갭 영역(290)을 통해 노출된 활성 패턴(222)의 상면 및 측면을 덮도록 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막을 증착함으로써 형성될 수 있다. 게이트 전극(280)은 게이트 절연막(270)이 형성된 갭 영역(290)을 채우도록 형성될 수 있다. 게이트 전극(280)은 배리어 금속막 및 금속막을 포함할 수 있다. 일 예로, 배리어 금속막은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 이루어질 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
도 22는 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 적용되는 전자 장치를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 적용되는 모바일 폰(mobile phone)(900)을 도시한다. 다른 예로, 발명의 실시예들에 따른 반도체 패키지는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 23은 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 장치(1000)는 마이크로프로세서(1100), 사용자 인터페이스(1200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 및 반도체 패키지(1400)을 포함한다.
본 발명에 따른 전자 장치가 모바일 장치인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 전자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200 : 반도체 기판
110, 210 : 버퍼 층
111, 211 : 예비 버퍼 패턴
112, 212 : 버퍼 패턴
120, 220 : 활성 층
121, 221 : 예비 활성 패턴
122, 222 : 활성 패턴
130, 230 : 게이트 스페이서
140 : 소스 및 드레인 영역들
150, 250 : 소스 및 드레인 패턴들
160, 260 : 층간 절연막
170, 270 : 게이트 절연막
180, 280 : 게이트 전극
190, 290 : 갭 영역
d1 : 소스 및 드레인 패턴들의 함몰된 깊이
d2 : 활성 패턴의 두께
FIL : 핀 분리막
FIP : 핀 분리 패턴
TI : 소자 분리 패턴
ER : 소자 영역들
DIL : 희생 절연막
DIP : 희생 절연 패턴
DGL : 희생 게이트막
DGP : 희생 게이트 패턴

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판;
    상기 반도체 기판으로부터 돌출된 활성 패턴;
    상기 활성 패턴과 상기 반도체 기판 사이에 개재된 버퍼 패턴;
    상기 활성 패턴을 가로지르며, 상기 활성 패턴의 상면 및 측면의 일부를 덮는 게이트 전극;
    상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 절연막; 및
    상기 게이트 전극 양측의 상기 활성 패턴에 일부 함몰되되 상기 버퍼 패턴과 이격하며, 에피택시얼층을 포함하는 소스 및 드레인 패턴들을 포함하되,
    상기 활성 패턴은 상기 버퍼 패턴과 다른 격자 상수를 가지고, 상기 소스 및 드레인 패턴들은 상기 활성 패턴과 다른 격자 상수를 가지고,
    상기 소스 및 드레인 패턴들이 함몰된 깊이는 상기 활성 패턴의 두께의 3분의 1 내지 3분의 2이며,
    상기 활성 패턴에 함몰된 상기 소스 및 드레인 패턴들의 하부면들은 상기 게이트 전극의 최하부면보다 위에 위치하는 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 활성 패턴은 p형 불순물을 포함하고, 상기 소스 및 드레인 패턴들은 n형 불순물을 포함하되, 상기 버퍼 패턴은 상기 활성 패턴보다 큰 격자 상수를 가지는 전계 효과 트랜지스터.
  8. 제 6 항에 있어서,
    상기 활성 패턴은 n형 불순물을 포함하고, 상기 소스 및 드레인 패턴들은 p형 불순물을 포함하되, 상기 버퍼 패턴은 상기 활성 패턴보다 작은 격자 상수를 가지는 전계 효과 트랜지스터.
  9. 삭제
  10. 삭제
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