JP2002043576A - 半導体装置 - Google Patents
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Abstract
(57)【要約】
【課題】 ＣＭＯＳＦＥＴ構成のＬＳＩ等の形成を容易
にし、電子移動度および正孔移動度の向上により、チャ
ネル電流を増大して各素子の高性能化を図る。 【解決手段】 基板(8)と、該基板上に形成された絶縁
層(7)と、該絶縁層上に順次形成された第1のＳｉ層(3,
6)／ＳｉＧｅ層(2,5)／第2のＳｉ層(1,4)を含む積層領
域とを有し、表面側の上記第2のＳｉ層(1,4)と上記Ｓｉ
Ｇｅ層は、積層領域の各層のそれぞれの格子定数の差に
基づく歪を有しており、該積層領域にはｎＭＯＳＦＥＴ
(17)およびｐＭＯＳＦＥＴ(18)が形成され、ｎＭＯＳＦ
ＥＴは歪を有する上記第２のＳｉ層をチャネルとする表
面チャネルを有し、上記ｐＭＯＳＦＥＴは、歪を有する
ＳｉＧｅ層をチャネルとする埋め込みチャネルと、上記
第2のＳｉ層をチャネルとする表面チャネルとの二重チ
ャネルを有する半導体装置。
にし、電子移動度および正孔移動度の向上により、チャ
ネル電流を増大して各素子の高性能化を図る。 【解決手段】 基板(8)と、該基板上に形成された絶縁
層(7)と、該絶縁層上に順次形成された第1のＳｉ層(3,
6)／ＳｉＧｅ層(2,5)／第2のＳｉ層(1,4)を含む積層領
域とを有し、表面側の上記第2のＳｉ層(1,4)と上記Ｓｉ
Ｇｅ層は、積層領域の各層のそれぞれの格子定数の差に
基づく歪を有しており、該積層領域にはｎＭＯＳＦＥＴ
(17)およびｐＭＯＳＦＥＴ(18)が形成され、ｎＭＯＳＦ
ＥＴは歪を有する上記第２のＳｉ層をチャネルとする表
面チャネルを有し、上記ｐＭＯＳＦＥＴは、歪を有する
ＳｉＧｅ層をチャネルとする埋め込みチャネルと、上記
第2のＳｉ層をチャネルとする表面チャネルとの二重チ
ャネルを有する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は特にＣＭＯＳＦＥＴ
に有効に利用し得る半導体装置の構造に関するものであ
り、詳しくは、Ｓｉ層／ＳｉＧｅ層／Ｓｉ層からなる積
層領域を設け、そこにｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ
を形成する半導体装置に関するものである。
に有効に利用し得る半導体装置の構造に関するものであ
り、詳しくは、Ｓｉ層／ＳｉＧｅ層／Ｓｉ層からなる積
層領域を設け、そこにｎＭＯＳＦＥＴとｐＭＯＳＦＥＴ
を形成する半導体装置に関するものである。
【０００２】この半導体装置は、ＬＳＩ等の集積回路製
造の主流技術であるＳｉ−ＣＭＯＳ技術を格段に進展さ
せるものであり、特に情報通信、情報処理装置や各種電
子システムに使用されるＬＳＩに好適に利用し得るもの
である。
造の主流技術であるＳｉ−ＣＭＯＳ技術を格段に進展さ
せるものであり、特に情報通信、情報処理装置や各種電
子システムに使用されるＬＳＩに好適に利用し得るもの
である。
【０００３】
【従来の技術】電子通信および情報等の各種システムの
発展にともない、使用されるＬＳＩの高速化、低消費電
力に対する要求はさらに高まってきている。ＣＭＯＳＬ
ＳＩは低消費電力のＬＳＩ用として利用されているが、
より高速化、高性能化が望まれている。
発展にともない、使用されるＬＳＩの高速化、低消費電
力に対する要求はさらに高まってきている。ＣＭＯＳＬ
ＳＩは低消費電力のＬＳＩ用として利用されているが、
より高速化、高性能化が望まれている。
【０００４】半導体素子をより高速化、高性能化するた
めの構造として、歪Ｓｉ／ＳｉＧｅ構造による歪Ｓｉ層
内での電子移動度および正孔移動度の向上効果の利用が
ある。これらの効果はＳｉとＳｉＧｅの格子定数の差に
基づいてＳｉ層に歪みを与え、Ｓｉ層のエネルギーバン
ド構造を変えることによって得られるものである。
めの構造として、歪Ｓｉ／ＳｉＧｅ構造による歪Ｓｉ層
内での電子移動度および正孔移動度の向上効果の利用が
ある。これらの効果はＳｉとＳｉＧｅの格子定数の差に
基づいてＳｉ層に歪みを与え、Ｓｉ層のエネルギーバン
ド構造を変えることによって得られるものである。
【０００５】その事例として、歪Ｓｉ層を有するバルク
Ｓｉ基板に形成したｎＭＯＳＦＥＴおよびｐＭＯＳＦＥ
Ｔに関する提案がなされている（例えば、Semicond.Sc
i.Technol.Vol.13,pp.1225-1246,1998 C K Maiti et a
l “Strained-Si heterostructure field effect trans
istors）。
Ｓｉ基板に形成したｎＭＯＳＦＥＴおよびｐＭＯＳＦＥ
Ｔに関する提案がなされている（例えば、Semicond.Sc
i.Technol.Vol.13,pp.1225-1246,1998 C K Maiti et a
l “Strained-Si heterostructure field effect trans
istors）。
【０００６】
【発明が解決しようとする課題】かかる従来例技術おけ
る歪Ｓｉ層を有するｎＭＯＳＦＥＴ３１は、図２に示す
ように、歪Ｓｉ層３２／無歪ＳｉＧｅ層３３／ＳｉＧｅ
傾斜バッファ層３４／Ｓｉ基板３５からなる積層構造に
基づき作成される（例えば、1994 IEDM Tech.Dig.,pp.3
73-376）。かかる構造を利用し、ＭＯＳＦＥＴとして、
ソース領域３７、ドレイン領域３８、ゲート酸化膜３９
およびゲート電極３６がそれぞれ形成される。
る歪Ｓｉ層を有するｎＭＯＳＦＥＴ３１は、図２に示す
ように、歪Ｓｉ層３２／無歪ＳｉＧｅ層３３／ＳｉＧｅ
傾斜バッファ層３４／Ｓｉ基板３５からなる積層構造に
基づき作成される（例えば、1994 IEDM Tech.Dig.,pp.3
73-376）。かかる構造を利用し、ＭＯＳＦＥＴとして、
ソース領域３７、ドレイン領域３８、ゲート酸化膜３９
およびゲート電極３６がそれぞれ形成される。
【０００７】一方、従来例技術おけるｐＭＯＳＦＥＴ４
１は、図３に示すように、歪Ｓｉ層４２／歪ＳｉＧｅ層
４３／無歪ＳｉＧｅ層４４／ＳｉＧｅ傾斜バッファ層４
５／Ｓｉ基板４６からなる積層構造に基づき形成される
（例えば、1995 IEDM Tech.Dig.,pp.517-520）。そし
て、ＭＯＳＦＥＴとして、ソース領域４７、ドレイン領
域４８、ゲート酸化膜４９およびゲート電極５０がそれ
ぞれ形成される。
１は、図３に示すように、歪Ｓｉ層４２／歪ＳｉＧｅ層
４３／無歪ＳｉＧｅ層４４／ＳｉＧｅ傾斜バッファ層４
５／Ｓｉ基板４６からなる積層構造に基づき形成される
（例えば、1995 IEDM Tech.Dig.,pp.517-520）。そし
て、ＭＯＳＦＥＴとして、ソース領域４７、ドレイン領
域４８、ゲート酸化膜４９およびゲート電極５０がそれ
ぞれ形成される。
【０００８】しかし、上記従来例技術おけるｎＭＯＳＦ
ＥＴ３１およびｐＭＯＳＦＥＴ４１は、積層構造の構成
が互に異なっている。このため、同一積層構造でｎＭＯ
ＳＦＥＴとｐＭＯＳＦＥＴの両者を形成することができ
ず、ＣＭＯＳ化が困難で、実際のＣＭＯＳ集積回路の製
造に応用することは難しいという問題点を有している。
ＥＴ３１およびｐＭＯＳＦＥＴ４１は、積層構造の構成
が互に異なっている。このため、同一積層構造でｎＭＯ
ＳＦＥＴとｐＭＯＳＦＥＴの両者を形成することができ
ず、ＣＭＯＳ化が困難で、実際のＣＭＯＳ集積回路の製
造に応用することは難しいという問題点を有している。
【０００９】また、他の従来例として、無歪ＳｉＧｅ層
／ＳｉＧｅバッファ層／Ｓｉ基板からなる構造を形成
し、無歪みＳｉＧｅ中に多量の酸素イオンを注入して埋
め込み酸化膜を形成し、次に、無歪ＳｉＧｅ層上に歪Ｓ
ｉ層をエピタキシャル成長させてＳＯＩ（Silicon on I
nsulator）構造の歪Ｓｉ／無歪ＳｉＧｅ構造を作成し
て、歪Ｓｉによるキャリア移動度向上効果を利用したｎ
ＭＯＳＦＥＴとｐＭＯＳＦＥＴの提案がなされている
（例えば、1999 IEDM Tech.Dig.pp.934-936）。
／ＳｉＧｅバッファ層／Ｓｉ基板からなる構造を形成
し、無歪みＳｉＧｅ中に多量の酸素イオンを注入して埋
め込み酸化膜を形成し、次に、無歪ＳｉＧｅ層上に歪Ｓ
ｉ層をエピタキシャル成長させてＳＯＩ（Silicon on I
nsulator）構造の歪Ｓｉ／無歪ＳｉＧｅ構造を作成し
て、歪Ｓｉによるキャリア移動度向上効果を利用したｎ
ＭＯＳＦＥＴとｐＭＯＳＦＥＴの提案がなされている
（例えば、1999 IEDM Tech.Dig.pp.934-936）。
【００１０】しかし、この構造は、ＳｉＧｅ層中に埋め
込み酸化膜を形成するため、酸素イオン注入後に１３５
０℃の高温熱処理を必要とする。このため、結晶品質が
良好な高Ｇｅ比率のＳｉＧｅ層の作成が困難であり、さ
らにＳＯＩ構造の利点を活かすために必要な高品質の極
薄Ｓｉ層／極薄ＳｉＧｅ層の作成が難しいなどの問題点
を有している。
込み酸化膜を形成するため、酸素イオン注入後に１３５
０℃の高温熱処理を必要とする。このため、結晶品質が
良好な高Ｇｅ比率のＳｉＧｅ層の作成が困難であり、さ
らにＳＯＩ構造の利点を活かすために必要な高品質の極
薄Ｓｉ層／極薄ＳｉＧｅ層の作成が難しいなどの問題点
を有している。
【００１１】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたもので、ＣＭＯＳＦＥＴ構成のＬ
ＳＩおよび超ＬＳＩの形成が容易であり、電子移動度お
よび正孔移動度の向上により、チャネル電流を増大して
各素子の高性能化を図った半導体素子を得ることを目的
とする。さらに、基板等に対する寄生容量が小さいた
め、より高速の動作を可能とする半導体素子を得ること
を目的とする。
題点に鑑みてなされたもので、ＣＭＯＳＦＥＴ構成のＬ
ＳＩおよび超ＬＳＩの形成が容易であり、電子移動度お
よび正孔移動度の向上により、チャネル電流を増大して
各素子の高性能化を図った半導体素子を得ることを目的
とする。さらに、基板等に対する寄生容量が小さいた
め、より高速の動作を可能とする半導体素子を得ること
を目的とする。
【００１２】
【課題を解決するための手段】以上のような技術的問題
点を解決し、超高速、低消費電力のＣＭＯＳＬＳＩ等を
実現するために、本発明では、同一の歪Ｓｉ層／歪Ｓｉ
Ｇｅ層／Ｓｉ層からなる積層構造にｎＭＯＳＦＥＴとｐ
ＭＯＳＦＥＴの両者を形成してＣＭＯＳ化を容易にし
た。そして、ｎＭＯＳＦＥＴは表面の歪Ｓｉ層による電
子移動度向上効果により高性能化し、ｐＭＯＳＦＥＴは
表面歪Ｓｉ層および歪ＳｉＧｅ層による二重チャネル構
造と、表面歪Ｓｉ層による正孔移動度向上効果の両者で
高性能化している。
点を解決し、超高速、低消費電力のＣＭＯＳＬＳＩ等を
実現するために、本発明では、同一の歪Ｓｉ層／歪Ｓｉ
Ｇｅ層／Ｓｉ層からなる積層構造にｎＭＯＳＦＥＴとｐ
ＭＯＳＦＥＴの両者を形成してＣＭＯＳ化を容易にし
た。そして、ｎＭＯＳＦＥＴは表面の歪Ｓｉ層による電
子移動度向上効果により高性能化し、ｐＭＯＳＦＥＴは
表面歪Ｓｉ層および歪ＳｉＧｅ層による二重チャネル構
造と、表面歪Ｓｉ層による正孔移動度向上効果の両者で
高性能化している。
【００１３】即ち本発明は、基板と、前記基板上に形成
された絶縁層と、前記絶縁層上に順次形成された第1の
Ｓｉ層／ＳｉＧｅ層／第2のＳｉ層を含む積層領域とを
有し、表面側の前記第2のＳｉ層と前記ＳｉＧｅ層は、
前記積層領域の各層のそれぞれの格子定数の差に基づく
歪を有しており、前記積層領域にはｎＭＯＳＦＥＴおよ
びｐＭＯＳＦＥＴが形成され、前記ｎＭＯＳＦＥＴは歪
を有する前記第２のＳｉ層をチャネルとする表面チャネ
ルを有し、前記ｐＭＯＳＦＥＴは、歪を有する前記Ｓｉ
Ｇｅ層をチャネルとする埋め込みチャネルと、歪を有す
る前記第2のＳｉ層をチャネルとする表面チャネルとの
二重チャネルを有する半導体装置である。
された絶縁層と、前記絶縁層上に順次形成された第1の
Ｓｉ層／ＳｉＧｅ層／第2のＳｉ層を含む積層領域とを
有し、表面側の前記第2のＳｉ層と前記ＳｉＧｅ層は、
前記積層領域の各層のそれぞれの格子定数の差に基づく
歪を有しており、前記積層領域にはｎＭＯＳＦＥＴおよ
びｐＭＯＳＦＥＴが形成され、前記ｎＭＯＳＦＥＴは歪
を有する前記第２のＳｉ層をチャネルとする表面チャネ
ルを有し、前記ｐＭＯＳＦＥＴは、歪を有する前記Ｓｉ
Ｇｅ層をチャネルとする埋め込みチャネルと、歪を有す
る前記第2のＳｉ層をチャネルとする表面チャネルとの
二重チャネルを有する半導体装置である。
【００１４】さらに、前記ＳｉＧｅ層および前記第2の
Ｓｉ層は化学気相成長法により形成された層である半導
体装置であり、前記ＳｉＧｅ層はさらにＣ原子を含む層
である半導体装置であり、前記基板はＳｉ単結晶基板で
ある半導体装置である。
Ｓｉ層は化学気相成長法により形成された層である半導
体装置であり、前記ＳｉＧｅ層はさらにＣ原子を含む層
である半導体装置であり、前記基板はＳｉ単結晶基板で
ある半導体装置である。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を、添
付図面に示す具体的な例に基づいて、詳細に説明する。
以下の説明は本発明に関する一実施の形態であり、本発
明の一般的原理を理解することを目的とするものであ
る。従って、本発明をこの実施の形態に具体的に記載さ
れた構成のみに限定するものではない。
付図面に示す具体的な例に基づいて、詳細に説明する。
以下の説明は本発明に関する一実施の形態であり、本発
明の一般的原理を理解することを目的とするものであ
る。従って、本発明をこの実施の形態に具体的に記載さ
れた構成のみに限定するものではない。
【００１６】本発明の実施の形態を図１に示す。埋め込
み酸化膜７として形成された絶縁層上に、歪Ｓｉ層１、
４／歪ＳｉＧｅ層２、５／Ｓｉ層３、６の積層領域が同
一製造工程により形成され、かかる同一の製造工程によ
り形成された積層構造内にｎＭＯＳＦＥＴ１７とｐＭＯ
ＳＦＥＴ１８との動作領域を形成する。
み酸化膜７として形成された絶縁層上に、歪Ｓｉ層１、
４／歪ＳｉＧｅ層２、５／Ｓｉ層３、６の積層領域が同
一製造工程により形成され、かかる同一の製造工程によ
り形成された積層構造内にｎＭＯＳＦＥＴ１７とｐＭＯ
ＳＦＥＴ１８との動作領域を形成する。
【００１７】表面Ｓｉ層１、４とその下部に位置するＳ
ｉＧｅ層２、５（または、Ｃを含むＳｉＧｅ層）は、表
面Ｓｉ層１、４とＳｉＧｅ層２、５間の格子定数の差、
およびにＳｉＧｅ層２、５と埋め込み酸化膜上のＳｉ層
３，６間の格子定数の差に基づく歪を有している。純粋
なＳｉ単結晶と純粋なＧｅ単結晶との格子定数の差はお
よそ４．２％あるが、ＳｉＧｅの組成比を制御して各層
間の格子定数に０．７〜１％、より望ましくは０．７％
程度の差を有するように形成した場合に生ずる歪みによ
り、顕著な移動度の向上が生ずる。
ｉＧｅ層２、５（または、Ｃを含むＳｉＧｅ層）は、表
面Ｓｉ層１、４とＳｉＧｅ層２、５間の格子定数の差、
およびにＳｉＧｅ層２、５と埋め込み酸化膜上のＳｉ層
３，６間の格子定数の差に基づく歪を有している。純粋
なＳｉ単結晶と純粋なＧｅ単結晶との格子定数の差はお
よそ４．２％あるが、ＳｉＧｅの組成比を制御して各層
間の格子定数に０．７〜１％、より望ましくは０．７％
程度の差を有するように形成した場合に生ずる歪みによ
り、顕著な移動度の向上が生ずる。
【００１８】積層構造１、２、３および４、５、６の各
層の厚さは、絶縁層７上のＳｉ層３、６の厚さは概略１
００nm以下とし、また歪ＳｉＧｅ層２、５の厚さは５〜
２０nmとし、より好ましくは５〜１０nmとし、また表面
の歪Ｓｉ層１、４の厚さは２〜５nmとするのが各歪み層
の電子または正孔の移動度向上のためには望ましい。
層の厚さは、絶縁層７上のＳｉ層３、６の厚さは概略１
００nm以下とし、また歪ＳｉＧｅ層２、５の厚さは５〜
２０nmとし、より好ましくは５〜１０nmとし、また表面
の歪Ｓｉ層１、４の厚さは２〜５nmとするのが各歪み層
の電子または正孔の移動度向上のためには望ましい。
【００１９】絶縁層７とその上のＳｉ層３、６の形成
は、通常のＳＯＩ（Silicon-On-Insulator）基板と同様
に、ＳＩＭＯＸ（Separation by Implanted OXygen）法
あるいはウェーハ張り合わせ技術を用いて形成する。本
実施の形態におけるＳＯＩ基板は、基板としてＳｉ単結
晶基板８を使用し、その上に形成されているＳｉ酸化膜
層７と薄い第1のＳｉ単結晶層３、６とからなる。
は、通常のＳＯＩ（Silicon-On-Insulator）基板と同様
に、ＳＩＭＯＸ（Separation by Implanted OXygen）法
あるいはウェーハ張り合わせ技術を用いて形成する。本
実施の形態におけるＳＯＩ基板は、基板としてＳｉ単結
晶基板８を使用し、その上に形成されているＳｉ酸化膜
層７と薄い第1のＳｉ単結晶層３、６とからなる。
【００２０】この第1の単結晶Ｓｉ層３、６上にＳｉＧ
ｅ層２、５およびその上部に位置する第2のＳｉ層１、
４が例えば化学気相成長法によるエピタキシャル成長に
よって形成される。蒸着等他の方法を使用して成膜する
ことも可能である。化学気相成長による場合各層の気相
成長には通常の半導体プロセスが使用される。例えば、
ＳｉについてはＳｉＨ４を、ＧｅについてはＧｅＨ４を
用いて、キャリアガスを含む所望の混合比の混合ガスを
形成し、この混合ガスを通常の気相成長装置に導き熱分
解等して層形成を行うことができる。
ｅ層２、５およびその上部に位置する第2のＳｉ層１、
４が例えば化学気相成長法によるエピタキシャル成長に
よって形成される。蒸着等他の方法を使用して成膜する
ことも可能である。化学気相成長による場合各層の気相
成長には通常の半導体プロセスが使用される。例えば、
ＳｉについてはＳｉＨ４を、ＧｅについてはＧｅＨ４を
用いて、キャリアガスを含む所望の混合比の混合ガスを
形成し、この混合ガスを通常の気相成長装置に導き熱分
解等して層形成を行うことができる。
【００２１】本発明においてＳｉＧｅ層２、５は、例え
ばＳｉ５０％Ｇｅ５０％の組成比で形成される。Ｇｅの
組成比を大きくし過ぎると、Ｓｉの格子定数に比べＳｉ
Ｇｅ混晶の格子定数が大きくなり過ぎ、歪みが大きくな
り過ぎて好ましくない。なお、この層の形成にはＳｉお
よびＧｅ原子の他にＣ原子を追加し、３種類の原子によ
り構成することもできる。Ｃの格子定数はＧｅの格子定
数に比較して著しく小さいので、Ｃを組成比で最大２％
程度混入させることにより、ＳｉＧｅ混晶の格子定数を
調整し、表面Ｓｉ層およびＳｉＧｅ層に最適の歪みを与
えるようにすることができる。Ｃを添加する場合は、例
えば所定量のＣＨ３ＳｉＨ３を、上記混合ガスに加える
ことにより行うことが可能である。
ばＳｉ５０％Ｇｅ５０％の組成比で形成される。Ｇｅの
組成比を大きくし過ぎると、Ｓｉの格子定数に比べＳｉ
Ｇｅ混晶の格子定数が大きくなり過ぎ、歪みが大きくな
り過ぎて好ましくない。なお、この層の形成にはＳｉお
よびＧｅ原子の他にＣ原子を追加し、３種類の原子によ
り構成することもできる。Ｃの格子定数はＧｅの格子定
数に比較して著しく小さいので、Ｃを組成比で最大２％
程度混入させることにより、ＳｉＧｅ混晶の格子定数を
調整し、表面Ｓｉ層およびＳｉＧｅ層に最適の歪みを与
えるようにすることができる。Ｃを添加する場合は、例
えば所定量のＣＨ３ＳｉＨ３を、上記混合ガスに加える
ことにより行うことが可能である。
【００２２】ＣＭＯＳＦＥＴ１７、１８を形成する本実
施の形態においては、Ｓｉ層／ＳｉＧｅ層／Ｓｉ層の各
層は、特に人為的に不純物をドープしない層として形成
する。しかし、ＭＯＳトランジスタとして要求される電
気的特性を満たすため、所定の層に、例えば気相成長時
にまたは気相成長後のイオン注入により、所望の濃度の
ｐまたはｎ型層を形成する不純物を導入することも可能
である。
施の形態においては、Ｓｉ層／ＳｉＧｅ層／Ｓｉ層の各
層は、特に人為的に不純物をドープしない層として形成
する。しかし、ＭＯＳトランジスタとして要求される電
気的特性を満たすため、所定の層に、例えば気相成長時
にまたは気相成長後のイオン注入により、所望の濃度の
ｐまたはｎ型層を形成する不純物を導入することも可能
である。
【００２３】本発明においてｎＭＯＳＦＥＴ１７は、表
面の歪Ｓｉ層１をチャネルとする表面チャネル型の動作
をする。表面Ｓｉ層１の伝導帯位置はＳｉＧｅ層２の伝
導帯位置より低くなるため、ＳｉＧｅ層には埋め込みチ
ャネルは形成されず、表面歪Ｓｉ層１に表面チャネルが
形成される。この表面の歪Ｓｉ層１における電子の移動
度は、通常の単結晶中の電子の移動度と比較しおよそ
１．８倍の値を有する。
面の歪Ｓｉ層１をチャネルとする表面チャネル型の動作
をする。表面Ｓｉ層１の伝導帯位置はＳｉＧｅ層２の伝
導帯位置より低くなるため、ＳｉＧｅ層には埋め込みチ
ャネルは形成されず、表面歪Ｓｉ層１に表面チャネルが
形成される。この表面の歪Ｓｉ層１における電子の移動
度は、通常の単結晶中の電子の移動度と比較しおよそ
１．８倍の値を有する。
【００２４】ｐＭＯＳＦＥＴ１８は、表面Ｓｉ層４に表
面反転層が形成されて、表面チャネルが形成されるほ
か、正孔に対する歪ＳｉＧｅ層５の価電子帯位置が表面
Ｓｉ層４の価電子帯位置より低くなるために、正孔がＳ
ｉＧｅ層５に閉じ込められ、埋め込みチャネルが形成さ
れる。
面反転層が形成されて、表面チャネルが形成されるほ
か、正孔に対する歪ＳｉＧｅ層５の価電子帯位置が表面
Ｓｉ層４の価電子帯位置より低くなるために、正孔がＳ
ｉＧｅ層５に閉じ込められ、埋め込みチャネルが形成さ
れる。
【００２５】このため、ｐＭＯＳＦＥＴ１８は、歪Ｓｉ
Ｇｅ層５（または、Ｃを含む歪ＳｉＧｅ層）による埋め
込みチャネルと、表面の歪Ｓｉ層４をチャネルとする表
面チャネルの二重チャネルにより動作する。特に、歪Ｓ
ｉＧｅ層５における正孔の移動度は通常の単結晶中の正
孔の移動度と比較しおよそ２〜３倍の値を有することが
確認できた。また、歪Ｓｉ層４の正孔移動度は１．４〜
１．８倍に向上するため、これらの効果によりｐＭＯＳ
ＦＥＴ１８の電流は大きく増大する。
Ｇｅ層５（または、Ｃを含む歪ＳｉＧｅ層）による埋め
込みチャネルと、表面の歪Ｓｉ層４をチャネルとする表
面チャネルの二重チャネルにより動作する。特に、歪Ｓ
ｉＧｅ層５における正孔の移動度は通常の単結晶中の正
孔の移動度と比較しおよそ２〜３倍の値を有することが
確認できた。また、歪Ｓｉ層４の正孔移動度は１．４〜
１．８倍に向上するため、これらの効果によりｐＭＯＳ
ＦＥＴ１８の電流は大きく増大する。
【００２６】ｎMOSＦＥＴ１７のソースおよびドレイン
のｎ＋領域１１、１２は、Ｓｉ層／ＳｉＧｅ層／Ｓｉ層
の積層領域１、２、３および４、５、６を形成した後、
この積層領域に所定のパターンのマスクを用いて高濃度
の砒素または燐をイオン注入、アニールすることにより
形成される。イオン注入に換えて拡散によりｎ＋領域１
１、１２を形成することも可能である。
のｎ＋領域１１、１２は、Ｓｉ層／ＳｉＧｅ層／Ｓｉ層
の積層領域１、２、３および４、５、６を形成した後、
この積層領域に所定のパターンのマスクを用いて高濃度
の砒素または燐をイオン注入、アニールすることにより
形成される。イオン注入に換えて拡散によりｎ＋領域１
１、１２を形成することも可能である。
【００２７】ｐMOSＦＥＴ１８のソースおよびドレイン
のｐ＋領域１５、１６も、ｎMOSＦＥＴの場合と同様
に、所定のパターンのマスクを用いて高濃度のホウ素を
イオン注入、アニールすることにより形成される。な
お、イオン注入に換えて拡散により形成することも可能
である。
のｐ＋領域１５、１６も、ｎMOSＦＥＴの場合と同様
に、所定のパターンのマスクを用いて高濃度のホウ素を
イオン注入、アニールすることにより形成される。な
お、イオン注入に換えて拡散により形成することも可能
である。
【００２８】ｎMOSＦＥＴ１７およびｐMOSＦＥＴ１８を
互いに分離する酸化膜層１９は、Ｓｉ層／ＳｉＧｅ層／
Ｓｉ層の積層領域を形成した後、この酸化膜層１９を形
成する部分の積層領域半導体層をエッチングにより除い
て溝部２０を形成し、この溝部２０内に通常の方法によ
り例えばＳｉＯ２膜等の絶縁膜を埋め込むことにより形
成する。
互いに分離する酸化膜層１９は、Ｓｉ層／ＳｉＧｅ層／
Ｓｉ層の積層領域を形成した後、この酸化膜層１９を形
成する部分の積層領域半導体層をエッチングにより除い
て溝部２０を形成し、この溝部２０内に通常の方法によ
り例えばＳｉＯ２膜等の絶縁膜を埋め込むことにより形
成する。
【００２９】ゲート酸化膜１０、１４、ゲート電極９、
１３、ゲート電極側壁２１、２２、および絶縁膜２３等
は通常のＣＭＯＳの製造工程を用いて形成することがで
きるので製造工程の説明は省略する。
１３、ゲート電極側壁２１、２２、および絶縁膜２３等
は通常のＣＭＯＳの製造工程を用いて形成することがで
きるので製造工程の説明は省略する。
【００３０】以上の説明では主にＣＭＯＳ集積回路への
適用を念頭において説明したが、本発明はＣＭＯＳ集積
回路に限定されるものではなく、少なくともｎMOSＦＥ
ＴおよびｐMOSＦＥＴの双方を含む半導体装置に適用し
得るものである。
適用を念頭において説明したが、本発明はＣＭＯＳ集積
回路に限定されるものではなく、少なくともｎMOSＦＥ
ＴおよびｐMOSＦＥＴの双方を含む半導体装置に適用し
得るものである。
【００３１】
【発明の効果】この発明によれば、次のような効果を奏
する。図１に示すように、ｎＭＯＳＦＥＴ１７とｐＭＯ
ＳＦＥＴ１８を同一積層構造内に形成するため、ＣＭＯ
Ｓ集積回路への適用が容易である。ｎＭＯＳＦＥＴ１７
は表面の歪Ｓｉ層１をチャネルとする表面チャネル型の
動作をしており、歪Ｓｉによる電子移動度の向上効果に
よってドレイン電流が増大し高性能化している。
する。図１に示すように、ｎＭＯＳＦＥＴ１７とｐＭＯ
ＳＦＥＴ１８を同一積層構造内に形成するため、ＣＭＯ
Ｓ集積回路への適用が容易である。ｎＭＯＳＦＥＴ１７
は表面の歪Ｓｉ層１をチャネルとする表面チャネル型の
動作をしており、歪Ｓｉによる電子移動度の向上効果に
よってドレイン電流が増大し高性能化している。
【００３２】ＰＭＯＳＦＥＴ１８は、二重チャネル動作
することと、表面の歪Ｓｉ４および歪ＳｉＧｅ５による
正孔移動度向上効果によりドレイン電流が増大し高性能
化している。さらに、基板等に対する寄生容量が小さい
ため、より高速の動作が可能となる。
することと、表面の歪Ｓｉ４および歪ＳｉＧｅ５による
正孔移動度向上効果によりドレイン電流が増大し高性能
化している。さらに、基板等に対する寄生容量が小さい
ため、より高速の動作が可能となる。
【００３３】以上、本発明の実施の形態について図示し
また説明したが、本発明の技術的範囲を逸脱せずに、種
々の変形が可能であることは明らかである。
また説明したが、本発明の技術的範囲を逸脱せずに、種
々の変形が可能であることは明らかである。
【００３４】なお、本願発明は、上記実施形態に限定さ
れるものではなく、実施段階ではその要旨を逸脱しない
範囲で種々に変形することが可能である。更に、上記実
施形態には種々の段階の発明が含まれており、開示され
る複数の構成要件における適宜な組合わせにより種々の
発明が抽出され得る。例えば実施形態に示される全構成
要件から幾つかの構成要件が削除されても、発明が解決
しようとする課題の欄で述べた課題の少なくとも１つが
解決でき、発明の効果の欄で述べられている効果の少な
くとも１つが得られる場合には、この構成要件が削除さ
れた効果が発明として抽出され得る。
れるものではなく、実施段階ではその要旨を逸脱しない
範囲で種々に変形することが可能である。更に、上記実
施形態には種々の段階の発明が含まれており、開示され
る複数の構成要件における適宜な組合わせにより種々の
発明が抽出され得る。例えば実施形態に示される全構成
要件から幾つかの構成要件が削除されても、発明が解決
しようとする課題の欄で述べた課題の少なくとも１つが
解決でき、発明の効果の欄で述べられている効果の少な
くとも１つが得られる場合には、この構成要件が削除さ
れた効果が発明として抽出され得る。
【図１】本発明実施の形態を示す図である。
【図２】従来技術によるｎＭＯＳＦＥＴの構造を示す図
である。
である。
【図３】従来技術によるｐＭＯＳＦＥＴの構造を示す図
である。
である。
１…ｎＭＯＳ歪Ｓｉ領域 ２…ｎＭＯＳ歪ＳｉＧｅ領域 ３…ｎＭＯＳ無歪Ｓｉ領域 ４…ｐＭＯＳ歪Ｓｉ領域 ５…ｐＭＯＳ歪ＳｉＧｅ領域 ６…ｐＭＯＳ無歪Ｓｉ領域 ７…埋め込み酸化膜 ８…Ｓｉ基板 ９…ｎＭＯＳゲート電極 １０…ｎＭＯＳゲート絶縁膜 １１…ｎＭＯＳソースｎ＋層 １２…ｎＭＯＳドレインｎ＋層 １３…ｐＭＯＳゲート電極 １４…ｐＭＯＳゲート絶縁膜 １５…ｐＭＯＳソースｐ＋層 １６…ｐＭＯＳドレインｐ＋層 １７…ｎＭＯＳＦＥＴ １８…ｐＭＯＳＦＥＴ １９…酸化膜層 ２０…溝部 ２１…ｎＭＯＳゲート側壁 ２２…ｐＭＯＳゲート側壁 ２３…絶縁膜 ３１…ｎＭＯＳＦＥＴ ３２…歪Ｓｉ層 ３３…無歪ＳｉＧｅ層 ３４…ＳｉＧｅ傾斜バッファ層 ３５…Ｓｉ基板 ３６…ゲート電極 ３７…ソース領域 ３８…ドレイン領域 ３９…ゲート酸化膜 ４１…ｐＭＯＳＦＥＴ ４２…歪Ｓｉ層 ４３…歪ＳｉＧｅ層 ４４…無歪ＳｉＧｅ層 ４５…ＳｉＧｅ傾斜バッファ層 ４６…Ｓｉ基板 ４７…ソース領域 ４８…ドレイン領域 ４９…ゲート酸化膜t ５０…ゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年７月３１日（２０００．７．３
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】ｐＭＯＳＦＥＴ１８は、表面Ｓｉ層４に表
面反転層が形成されて、表面チャネルが形成されるほ
か、正孔に対する歪ＳｉＧｅ層５の価電子帯位置が表面
Ｓｉ層４の価電子帯位置より低くなるために、正孔がＳ
ｉＧｅ層５に閉じ込められ、埋め込みチャネルが形成さ
れる。歪Ｓｉ層４の正孔移動度は１．４〜１．８倍に向
上する。
面反転層が形成されて、表面チャネルが形成されるほ
か、正孔に対する歪ＳｉＧｅ層５の価電子帯位置が表面
Ｓｉ層４の価電子帯位置より低くなるために、正孔がＳ
ｉＧｅ層５に閉じ込められ、埋め込みチャネルが形成さ
れる。歪Ｓｉ層４の正孔移動度は１．４〜１．８倍に向
上する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】このため、ｐＭＯＳＦＥＴ１８は、歪Ｓｉ
Ｇｅ層５（または、Ｃを含む歪ＳｉＧｅ層）による埋め
込みチャネルと、表面の歪Ｓｉ層４をチャネルとする表
面チャネルの二重チャネルにより動作し、通常の単結晶
Ｓｉのみで構成したｐＭＯＳＦＥＴに比べて、２倍以上
の相互コンダクタンスが得られることを確認している。
Ｇｅ層５（または、Ｃを含む歪ＳｉＧｅ層）による埋め
込みチャネルと、表面の歪Ｓｉ層４をチャネルとする表
面チャネルの二重チャネルにより動作し、通常の単結晶
Ｓｉのみで構成したｐＭＯＳＦＥＴに比べて、２倍以上
の相互コンダクタンスが得られることを確認している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 孝 宮城県仙台市太白区郡山６丁目５の13の 204 (72)発明者 櫻庭 政夫 宮城県仙台市若林区畳屋丁39 メゾン・エ スポワール101 Ｆターム(参考） 5F048 AA08 AC04 BA04 BA14 BA16 BD05 BG01 BG14 DA24 5F110 BB04 CC02 DD05 DD13 EE31 GG01 GG02 GG06 GG12 GG19 GG35 GG44 GG52 HJ01 HJ13 HJ15 HJ23 QQ17
Claims (4)
- 【請求項１】 基板と、 前記基板上に形成された絶縁層と、 前記絶縁層上に順次形成された第1のＳｉ層／ＳｉＧｅ
層／第2のＳｉ層を含む積層領域とを有し、 表面側の前記第2のＳｉ層と前記ＳｉＧｅ層は、前記積
層領域の各層のそれぞれの格子定数の差に基づく歪を有
しており、 前記積層領域にはｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴ
が形成され、 前記ｎＭＯＳＦＥＴは歪を有する前記第２のＳｉ層をチ
ャネルとする表面チャネルを有し、 前記ｐＭＯＳＦＥＴは、歪を有する前記ＳｉＧｅ層をチ
ャネルとする埋め込みチャネルと、歪を有する前記第2
のＳｉ層をチャネルとする表面チャネルとの二重チャネ
ルを有することを特徴とする半導体装置。 - 【請求項２】 前記ＳｉＧｅ層および前記第2のＳｉ層
は化学気相成長法により形成された層であることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記ＳｉＧｅ層はさらにＣ原子を含む層
であることを特徴とする請求項１または請求項２記載の
半導体装置。 - 【請求項４】 前記基板はＳｉ単結晶基板であることを
特徴とする請求項１記載の半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP2000222807A JP2002043576A (ja) | 2000-07-24 | 2000-07-24 | 半導体装置 |
| EP01117532A EP1178532A2 (en) | 2000-07-24 | 2001-07-20 | NMOS and PMOS with strained channel layer |
| US09/908,574 US20020008289A1 (en) | 2000-07-24 | 2001-07-20 | Mosfet with strained channel layer |
| KR1020010044099A KR20020008789A (ko) | 2000-07-24 | 2001-07-23 | 왜곡을 갖는 채널층을 포함하는 ｍｏｓ형 ｆｅｔ 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222807A JP2002043576A (ja) | 2000-07-24 | 2000-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043576A true JP2002043576A (ja) | 2002-02-08 |
Family
ID=18717003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000222807A Pending JP2002043576A (ja) | 2000-07-24 | 2000-07-24 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020008289A1 (ja) |
| EP (1) | EP1178532A2 (ja) |
| JP (1) | JP2002043576A (ja) |
| KR (1) | KR20020008789A (ja) |
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| US9595610B2 (en) | 2014-07-07 | 2017-03-14 | Samsung Electronics Co., Ltd. | Field effect transistor and method of fabricating the same |
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| CN1620728A (zh) * | 2002-01-21 | 2005-05-25 | 松下电器产业株式会社 | 半导体装置 |
| JP3782021B2 (ja) * | 2002-02-22 | 2006-06-07 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 |
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