CN1620728A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置，包括半导体层(10～15)，在上述半导体层上设置的栅极绝缘膜(16)，在上述栅极绝缘膜上设置的栅极电极(17)，上述半导体层中从俯视来看在上述栅极电极的两侧设置的第一导电型的源极区域(20a)和漏极区域(20b)，上述半导体层中在上述源极区域和上述漏极区域之间，从其与上述栅极绝缘膜的界面向下顺序设置的第二导电型的间隙层(25)、沟道区域(24)和沟道下方区域(23、22)和向上述沟道下方区域施加电压用的偏压电极部件(Vbs)，上述沟道区域由第一半导体构成，上述间隙层和沟道下方区域分别由带隙比上述第一半导体大的第二半导体和第三半导体构成，与上述栅极电极独立且可施加电压地设置上述偏压电极部件。

Description

半导体装置
技术领域
本发明涉及包括异型接合型MIS晶体管的半导体装置，尤其涉及维持了动作速度且实现了低电压化的半导体装置。
背景技术
近年来，广泛使用由电池驱动进行的便携信息终端装置。这种装置中，为延长电池寿命，强烈希望维持高速动作性且降低电源电压。
这里，由互补型MIS器件(cMIS器件)所构成的电路的消耗功率(P load)主要通过负载的充放电产生，而由下式(1)表示。
P load＝f·C load·VDD2      (1)
这里，f是负载的驱动频率，C load是负载电容，VDD是电源电压。由上式(1)，可以明白降低电源电压VDD对于低消耗功率化是非常有效的。但是，通常，若降低电源电压，MIS晶体管的动作速度也降低了。因此，要求维持MIS晶体管的高速动作性，且同时实现电源电压的低电压化。
MIS晶体管中，为了在低的电源电压下确保高打开电流，且实现高速动作(即，高驱动力)，虽然降低MIS晶体管的门限值电压是有效的，但是通常若降低门限值电压，则亚阈值(subthreshold)的泄漏电流呈指数函数增加。在包括cMIS器件的电路中，由于待机时没有因负载的充放电产生的消耗功率，所以芯片的消耗功率中由亚阈值的泄漏电流产生的功率消耗的比率变大。作为减小这种待机时的亚阈值的泄漏电流的技术，例如有如文献1(T.Kuroda et.Al.，“A 0.9V，150-MHz，10-mW，4mm2，2-D Discrete Cosine Transform Core Processor withVariable Threshold-Voltage(VT)Scheme，”IEEE J.Solid-State Circuits，vol.31，1996，p.1770.)所记载的，有根据基板偏压的变化来控制门限值电压的VTMIS器件(Variable Threshold-Voltage MIS器件)。在VTMIS器件中，动作时通过减弱施加基板偏压、降低MIS晶体管的门限值电压，而确保高速运动，另一方面，在待机时，通过增强施加基板偏压，提高MIS晶体管的门限值电压而抑制泄漏电流。另外，同样，文献2(特开2000-260991号公报的段落【0004】～【0007】)中记载了要通过基板偏压的变化来控制门限值电压的MOS晶体管。
但是，这种VTMIS器件中，存在下面的问题。
为实现MIS晶体管的动作时的高速动作和待机时的低泄漏电流，必须根据基板偏压的变化来大大偏移MIS晶体管的门限值电压。但是，今后，若电源电压更加低电压化，得到MIS晶体管的门限值电压的大大偏移是困难的。即，由下式(2)表示由基板偏压变化(ΔVbs)产生的门限值电压的变化(ΔVth)。
ΔVth＝γ·ΔVbs                    (2)
这里，γ是基板的偏压系数。
但是，如文献3(T.Hiramoto et.Al.，“Low Power and Low VoltageMOSFETs with Variable Threshold Voltage Controlled by Back-Bias，”IEICE Trans.Electron.，vol.E83-C，2000，p.161)所记载的，门限值电压Vth的降低和基板偏压系数γ的提高为折衷关系，在门限值电压Vth低的MIS晶体管中，基板偏压系数γ也减小了。因此，为了低电压化MIS晶体管的电源电压且得到高速动作(即，高驱动力)，若降低动作时的门限值电压Vth，随之基板系数γ也减少，所以从式(2)可看出，门限值电压Vth的变化量ΔVth减小。即，即使在MIS晶体管的待机时施加强的基板偏压，待机时的门限值电压Vth动作时的变化量ΔVth不充分大。结果，有充分抑制MIS晶体管的亚阈值的泄漏电流困难的危险。
另外，文献4(特开2001-210831号公报)中公开了减小门限值电压、动作电压范围宽的MIS晶体管。
发明内容
本发明的目的是提供一种半导体装置，通过寻求用于边降低MIS晶体管的门限值电压，边充分大地确保偏压系数γ用的手段，确保晶体管的高速动作，并实现低关闭泄漏电流。
并且，为实现这些目的，本发明的半导体装置，包括：半导体层；栅极绝缘膜，设置在所述半导体层上；栅极电极，设置在所述栅极绝缘膜上；第一导电型的源极区域和漏极区域，在所述半导体层中俯视来看设置在所述栅极电极的两侧；所述半导体层中在所述源极区域和所述漏极区域之间，从其与所述栅极绝缘膜的界面向下依次设置的间隙层、沟道区域和第二导电型的沟道下方区域；偏压电极部件，用于向所述沟道下方区域施加电压。所述沟道区域由第一半导体构成；所述间隙层和沟道下方区域分别由带隙比所述第一半导体大的第二半导体和第三半导体构成；与所述栅极电极相独立且可施加电压地设置所述偏压电极部件。
施加给所述偏压电极部件的电压优选为0V时的门限值电压的绝对值为0.2V以下。
另外，所述沟道下方区域的不纯物浓度优选为1×1018cm-3以上。
另外，优选施加给所述偏压电极部件的电压为0V左右时的门限值电压相对施加电压的变化的变化率的绝对值是0.45以上。
优选为，在向所述偏压电极部件施加分别沿顺方向和反方向偏置所述漏极区域或源极区域和所述间隙层、沟道区域和沟道下方区域之间形成的结的顺偏压电压和反偏压电压的情况下，门限值电压对于顺偏压电压施加时的施加电压的变化的变化率相对门限值电压对于反偏压施加时的施加电压的变化的变化率的比是1.3以上。
优选为，门限值电压对于顺偏压电压施加时的施加电压的变化的变化率相对门限值电压对于上述反偏压电压施加时的施加电压的变化的的变化率的比是1.318以上。
另外，所述间隙层的厚度优选是1nm以上10nm以下。
所述第一半导体也可以是包含SiGe来作为主成份的半导体，所述第二半导体和第三半导体由Si构成。
另外，所述源极区域和漏极区域具有p型导电性，在预定条件下也可在所述沟道区域上形成p沟道。
另外，所述第一半导体也可以是包含SiGeC来作为主成份的半导体，所述第二半导体和第三半导体也可以由Si构成。
另外，所述源极区域和漏极区域具有n型的导电性，在预定条件下也可在所述沟道区域下形成n沟道。
另外，在所述沟道下方区域上也可以掺杂硼。
另外，在所述半导体的下方也可以设置绝缘体层。
另外，包括由权利要求1所述的半导体装置构成的第一半导体装置和第二半导体装置；在所述第一半导体装置中所述源极区域和漏极区域具有p型的导电性，同时，在所述沟道区域在预定条件下形成p沟道；在所述第二半导体装置中所述源极区域和漏极区域具有n型导电性，同时，在所述沟道区域在预定条件下形成n沟道。
另外，在所述第一半导体装置和所述第二半导体装置中，所述第一半导体也可以是包含SiGeC来作为主成份的半导体，所述第二半导体和第三半导体由Si构成。
在参照附图的情况下，可以从下面的优选实施方式的细节中明白本发明的上述目的、其他目的、特征和优点。
附图说明
图1(a)，(b)是将本发明的第一实施方式的SiGe层用于沟道的异型接合型的pHVTMISFET的截面图和平面图；
图2(a)，(b)，(c)是通过图1(a)，(b)的pHVTMISFET的栅极电极、栅极绝缘膜、Si间隙层、SiGe沟道区域24、n-Si层和Si主体区域的截面的能带图，图2(a)是嵌入状态的能带图，图2(b)是栅极偏压施加时(动作时)的能带图，图2(c)是没有施加栅极偏压时(待机时)的能带图；
图3(a)，(b)是表示pVTMISFET的价电子带端的电势的模拟结果的图，图3(a)是表示现有的Si-pVTMISFET的模拟结果的图，图3(b)是表示本发明的SiGe-pHVTMISFET的模拟结果的图；
图4是表示Si-pVTMISFET与SiGe-pHVTMISFET的沟道电势的基板偏压依赖性的模拟结果的图；
图5是比较Si-pVTMISFET和SiGe-pHVTMISFET的Vg-Id特性的示意图；
图6(a)，(b)是表示Si-pVTMISFET和SiGe-pHVTMISFET的Vg-Id特性的变化的示意图；
图7是比较Si-pVTMISFET和SiGe-pHVTMISFET的低电场下的空穴的有效移动度的示意图；
图8(a)，(b)是表示现有的Si-pVTMISFET的Vg-Id特性的图，图8(a)是主体区域的不纯物浓度是2×1017cm-3情况下的图；图8(b)是主体区域的不纯物浓度是5×1017cm-3情况下的图；
图9(a)～(c)是表示本发明的SiGe-pHVTMISFET的Vg-Id特性的图，图9(a)是主体区域的不纯物浓度是2×1017cm-3情况下的图，图9(b)是主体区域的不纯物浓度是5×1017cm-3情况下的图，图9(c)是主体区域的不纯物浓度是1×1018cm-3情况下的图；
图10是表示Si-pVTMISFET和SiGe-pHVTMISFET的门限值电压的基板偏压依赖性的图；
图11(a)，(b)是将基板偏压作为参数表示现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET的门限值电压彼此一致时的Vg-Id特性的图；图11(a)是现有的Si-pVTMISFET的Vg-Id特性的图，图11(b)是本发明的SiGe-pHVTMISFET的Vg-Id特性的图；
图12是将图11所示的Si-pVTMISFET和SiGe-pHVTMISFET的Vg-Id特性作为Ion-Ioff特性来表示的图；
图13(a)，(b)，(c)是表示本发明的第二实施方式的cHVTMIS器件的构成的图，图13(a)是表示本实施方式的cHVTMIS器件的构造的截面图，图13(b)是表示pHVTMISFET的栅极偏压施加时(动作时)的带状态的能带图，图13(c)是表示nHVTMISFET的栅极偏压施加时(动作时)的带状态的能带图；
图14(a)，(b)，(c)是表示本实施方式的cHVTMIS器件的构成的图，图14(a)是表示本实施方式的cHVTMIS器件的构造的截面图，图14(b)是表示pHVTMISFET的栅极偏压施加时(动作时)的带状态的能带图，图14(c)是表示nHVTMISFET的栅极偏压施加时(动作时)的带状态的能带图；
图15是表示向第三实施方式的nHVTMISFET和pHVTMISFET施加基板偏压Vbs用的电路构成的框图；
图16是表示相互电导的变化相对栅极电压和门限值电压的差电压的变化的图；
图17是表示图10的各块的数值、基板偏压系数和顺偏压时的基板偏压系数相对反偏压施的基板偏压系数的比的表。
具体实施方式
本发明中，通过将由异型接合部中产生的带的不连续而形成的异型障壁用于沟道区域，而同时实现门限值电压Vth的降低和基板偏压系数γ的增大，由此，实现了VTMIS器件的高驱动力化·低功率消耗化。下面，参照附图依次说明本发明的实施方式。
(第一实施方式)
图1(a)，(b)是将本发明的第一实施方式的SiGe层用于沟道的异型接合型的p沟道VTMIS晶体管(下面，称为pHVTMISFET)的截面图和平面图。
如图1(a)，(b)所示，本实施方式的pHVTMISFET包括p型的Si基板10、在Si基板10上通过UHV-CVD法外延生长的厚度约10nm的Si缓冲层13、在Si缓冲层13上通过UHV-CVD法外延生长的厚度约15nm的SiGe膜14(Ge占有率为30％)和在SiGe膜14上通过UHV-CVD法外延生长的厚度约5nm的Si间隙层15。
进一步，pHVTMISFET包括在Si间隙层15上设置的由硅氧化膜形成的厚度约6nm的栅极绝缘膜16和在栅极绝缘膜16上设置的栅极电极17。栅极电极17通过掺杂不纯物而提供了导电性的多晶硅构成。并且，Si缓冲层13、SiGe膜14和Si间隙层15中从俯视来看位于栅极电极17的两侧的区域上分别设置包含高浓度的p型不纯物的源极区域20a和漏极区域20b，通过元件分离区域30包围源极区域20a和漏极区域20b。另外，Si基板10中源极区域20a和漏极区域20b之间的区域为包含n型不纯物的Si主体区域22，Si缓冲层13中位于Si主体区域22的正上方的区域为包含低浓度的n型不纯物的n-Si区域23。并且，SiGe膜14中源极区域20a和漏极区域20b之间的区域为包含较低浓度的n型不纯物的SiGe沟道区域24，Si间隙层15中位于栅极绝缘膜16的正下方的区域为包含低浓度的n型不纯物的Si间隙区域25。另外，这里，虽然将Si主体区域22、Si区域23、SiGe沟道区域24和Si间隙区域25都说明为包含n型不纯物，但是，至少可以在位于沟道的下方的Si主体区域22和Si区域23中含有n型不纯物，不需要必须在SiGe沟道区域24和Si间隙区域25中含有n型不纯物。
另外，设置连接栅极电极17和其上方的布线的栅极接触器35、电连接源极区域20a和其上方的布线的源极接触器26、电连接漏极区域20b和其上方的布线的漏极接触器26b、和电连接Si主体区域22和其上方的布线的作为导体部件的主体接触器27。该主体接触器27是与栅极电极17等的其他电极独立且将偏压(电压)施加到Si主体区域22用的导体部件(偏压电极部件)。另外，栅极电极17的沟道长度约为0.3um。
即，本实施方式的pHVTMISFET构成为可通过施加给栅极电极17的电压(栅极电压Vg)和经主体接触器27施加给主体区域22的电压(基板偏压Vbs)，调整通过栅极电极17、栅极绝缘膜16、Si间隙层25、SiGe沟道区域24、n-Si层23和Si主体区域22的截面的能带状态。
接着，说明如上这样构成的pHVTMISFET的动作。
通常，p沟道型MISFET中，向主体区域(本实施方式中Si主体区域22)施加的负电压为在源极区域(本实施方式中为源极区域20a)和主体区域间形成的pn结的顺方向(下面，仅称为顺方向)的基板偏压(门限值电压降低方向的偏压)。施加给主体区域的正的电压是在源极区域和主体区域间形成的pn结的反方向(下面，仅称为反方向)的基板偏压(门限值升高的方向的偏压)。n沟道型MISFET中，施加给主体区域的正的电压是顺方向的基板偏压，负的电压是反方向的基板偏压。因此，p沟道型MISFET中，向主体区域施加正的电压时，电压值越大，反方向的基板偏压越大，将负的电压施加给主体区域时，电压的绝对值越大，顺方向的基板偏压越大。另一方面，n沟道型MISFET中，向主体区域施加负的电压时，电压的绝对值越大，反方向的基板偏压越大，将正的电压施加给主体区域时，电压值越大，顺方向的基板偏压越大。
并且，本实施方式中，通过图15所示的基板偏压控制电路50，向异型接合型的n沟道VTMIS晶体管(下面，称为nHVTMISFET)的p阱(well)(p主体区域)经图1(b)的主体接触器27，施加基板偏压Vbs，使得动作时降低门限值电压，待机时提高门限值电压。施加了基板偏压Vbs的区域可以是沟道区域的下方，是被称为阱和主体区域等的区域。该区域在n沟道型晶体管中为p型区域，在p沟道型晶体管中为n型区域。
图2(a)，(b)，(c)是通过图1(a)，(b)的pHVTMISFET的栅极电极17、栅极绝缘膜16、Si间隙层25、SiGe沟道区域24、n-Si层23和Si主体区域22的截面的能带图，图2(a)是嵌入(build in)状态的能带图，图2(b)是施加栅极偏压时(动作时)的能带图，图2(c)是没有施加栅极偏压时(待机时)的能带图。
如图2(a)所示，嵌入状态下，Ge占有率为30％的SiGe沟道区域24的带隙与Si间隙层25和n-Si区域23相比，约小220meV，所以在SiGe沟道区域24与Si间隙层25和n-Si区域23之间形成可闭合空穴(hole)的价电子带端的异型障壁。并且，通过将p型不纯物掺杂到栅极电极17，而在没有施加偏压的状态下(嵌入状态下)，SiGe沟道区域24中与Si间隙层25接触的部分的价电子带端的能量很高，所以在与SiGe沟道区域24的异型障壁接触的部分形成闭合空穴所合适的凹部。
因此，如图2(b)所示，通过仅施加一点栅极偏压Vg，通过带的弯曲，而可在SiGe沟道区域24中与Si间隙层25接触的部分形成p沟道，而可容易减小门限值电压Vth。本实施方式中，将动作时的基板偏压Vbs设为0。在与栅极绝缘膜16分开Si间隙层25的厚度的位置上形成SiGe沟道区域24，本发明的SiGe-pHVTMISFET可以说具有嵌入沟道构造。
并且，在设计为门限值电压Vth低的状态下，由于施加给栅极电极1 7的打开动作用的负电压已减小，所以可设计为Si间隙层25的与栅极绝缘膜16接触的部分几乎不生成反转层。结果，可以防止与SiGe沟道区域24不同的部分上产生的所谓的寄生沟道的发生。因此，使用作为SiGe沟道区域24的特征的空穴的高速性，可兼实现MISFET的低电压化和高速动作。
另一方面，如图2(c)所示，在pHVTMISFET的待机时，由于施加了大的正的基板偏压Vbs(反偏压)，价电子带端向下方大大弯曲。其相当于沟道区域的价电子带端的电势相对源·漏极区域的价电子带端的电势变大(即，障壁变高)。因此，为打开pHVTMISFET，作为施加给栅极电极17的电压的门限值电压变大，降低了栅极偏压为0V时的漏极电流(关闭泄漏电流)。
另外，也可构成为pHVTMISFET动作时，施加顺方向(负)的基板偏压Vbs，而降低门限值，待机时，施加0的基板偏压Vbs，而提高门限值。
接着，说明基板偏压系数。本实施方式中，即使降低门限值电压Vth，也可变大作为门限值电压Vth的变化对基板偏压Vbs的变化的比的基板偏压常数γ，由此，可根据基板偏压的变化大大偏移MIS晶体管的门限值电压。其由下面的数据来证实。
图3(a)，(b)是表示pVTMISFET的价电子带端的电势的模拟结果的图，图3(a)是表示现有的Si-pVTMISFET的模拟结果的图，图3(b)是表示本发明的SiGe-pHVTMISFET的模拟结果的图。
图3(a)、(b)中，横轴表示从基板的上面开始的向深度方向的位置，纵轴表示电势。但是，p沟道型MISFET中，由于载流子是空穴，所以越向负的方向，电势(对空穴的移动的电势)越大。现有的Si-pVTMISFET和本发明的SiGe-pVTMISFET中，主体区域的不纯物浓度都是1×1018cm-3，基板偏压Vbs从0.6V(反偏压)变化到-0.6V(顺偏压)，栅极偏压Vg为0V。另外，图3(a)，(b)中，表示价电子带端的曲线的端部原来位于横轴的同一位置上，但为容易看，表示价电子带端的曲线偏移其端部来描述。图3(a)，(b)的虚线分别表示Si沟道的电势和SiGe沟道的电势。
如比较图3(a)和图3(b)所看到的，本发明的pHVTMISFET的SiGe沟道的电势与现有的Si-pVTMISFET的栅极绝缘膜的界面附近的区域上形成的Si沟道的电势相比变为降低。这是因为SiGe的带隙比Si小。
另外，图3(b)所示的SiGe沟道的电势的斜率ΔP/ΔVbs(＝约0.45/1.0)比图3(a)所示的Si沟道的电势的斜率ΔP/ΔVbs(＝约0.40/1.0)大。即，SiGe沟道的价电子带端的电势的变化对于基板偏压Vbs的依赖性比Si沟道大。即，SiGe-pHVTMISFET表示基板偏压系数γ大。推测为因下面的原因而引起。即，现有的Si-pVTMISFET中，在与栅极绝缘膜接触的部分，即半导体基板的上面附近形成Si沟道。相反，本发明的pHVTMISFET中，SiGe沟道为在与栅极绝缘膜离开Si间隙层厚度的位置上形成的、可以说为嵌入沟道构造，所以认为更强受到基板偏压Vbs的影响。
图4是表示现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET的沟道电势的基板偏压依赖性的模拟结果的图。图4中，横轴表示基板偏压Vbs，纵轴表示沟道电势。但是，p沟道型MISFET中，由于载流子为空穴，所以越向负方向，电势(对于空穴移动的电势)越大。现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET都分别使主体区域的不纯物浓度变为1×1018cm-3、2×1018cm-3和5×1018cm-3。栅极偏压Vg为0V。
如图4所示，更明确表示出本发明的SiGe-pHVTMISFET中，沟道电势的变化(各直线的斜率)相对基板偏压Vbs的变化比现有的Si-pVTMISFET大。即，VTMISFET中，代替现有的Si沟道结构，而通过采用嵌入型的SiGe异型接口沟道结构，可得到可同时实现为现有的折衷关系的门限值电压Vth的降低和基板系数γ的增大的显著效果。若重点强调，本发明在着眼于SiGe异型接合沟道构造所特有的高速动作的特性的同时根据嵌入沟道构造更强受到基板偏压Vbs的影响的知识而作出，由此，可首次解决现有技术中不能解决的门限值电压Vth的降低和基板系数γ的增大的折衷关系的问题。
另外，若去除基板偏压Vbs强的反偏压的区域(Vbs为0.3V以上的区域)，由于SiGe沟道的电势比Si沟道的电势小，所以SiGe-pHVTMISFET的门限值电压Vth比Si-pVTMISFET的门限值电压Vth低，可明白即使提高主体区域的不纯物浓度，也可较低保持门限值电压Vth。并且，由此，可看出本发明的SiGe-pHVTMISFET可实现进一步大的基板偏压系数γ，以及即使对于短沟道效果也得到加强。
另外，本实施方式中，虽然Si间隙层25的厚度为5nm，但是Si间隙层25的厚度优选为1nm以上，10nm以下的范围。其原因是为热氧化Si间隙层25而稳定形成栅极绝缘膜，需要1nm左右的厚度，当Si间隙层25过厚时，SiGe沟道区域24远离栅极绝缘膜16，虽然基板偏压系数γ变大，但是有门限值电压Vth的降低程度变小，短沟道效果也变得显著的危险等。
虽然优选为SiGe沟道区域24的Ge占有率越高，门限值电压Vth越低，但是若过高，作为由Si-SiGe间的晶格不匹配引起的变形缓和的膜厚的临界膜厚为不现实地薄，所以SiGe沟道区域Ge占有率优选在15％以上40％以下的范围。SiGe沟道区域24的厚度优选处于3nm以上20nm以下的范围。Si缓冲层13越厚，基板偏压系数γ越小，门限值电压Vth降低。另一方面，如果过厚，则由于门限值电压Vth过低，所以其厚度优选在0nm以上20nm以下。
接着，与现有的Si-VTMISFET比较本实施方式的SiGe-HVTMISFET的基本特性，即，没有施加基板偏压Vbs的状态下的特性。
图5是比较现有的Si-pVTMISFET与本发明的SiGe-pHVTMISFET的Vg-Id特性的示意图，图16是表示相互电导的变化相对栅极过激励电压(Vg-Vth)的变化的图。图5中，基板不纯物浓度都是1×1018cm-3，基板偏压Vbs都是0V。如上面已经说明的，可明白SiGe-pHVTMISFET中，降低了门限值电压Vth。另外，如图16所示，明白SiGe-pHVTMISFET中，相互电导(gm)也增大了。这是由于SiGe沟道中的空穴的移动度比Si沟道中大引起的。
图6(a)，(b)是比较现有的Si-pVTMISFET与本发明的SiGe-pHVTMISFET的Vd-Id特性的变化的示意图。图6(a)，(b)中，将栅极过激励电压(Vg-Vth)作为参数变化。可明白对于超过了门限值电压Vth的栅极过激励电压，本发明的SiGe-pHVTMISFET中可得到现有的Si-pVTMISFET的约1.2倍的漏极饱和电流。
图7是表示现有的Si-pVTMISFET与本发明的SiGe-pHVTMISFET的低电场下的空穴的有效移动度(Effective Mobility：μeff)的示意图。本发明的SiGe-pHVTMISFET相对现有的Si-pVTMISFET有约2倍高的空穴移动度。这样，VTMISFET中，若将SiGe用于沟道，由于不仅降低了门限值电压Vth，增加了基板偏压系数γ，而且可得到高的空穴移动度，所以可发挥已经说明的相互电导(gm)的提高和漏极饱和电流的增大的效果，在实现晶体管的高速动作化的方面非常有效。
图8(a)，(b)是表示现有的Si-pVTMISFET的Vg-Id特性的图，图8(a)是主体区域的不纯物浓度为2×1017cm-3情况下的图，图8(b)是主体区域的不纯物浓度为5×1017cm-3情况下的图。图9(a)～(c)是表示本发明的SiGe-pHVTMISFET的Vg-Id特性的图，图9(a)是主体区域的不纯物浓度为2×1017cm-3情况下的图，图9(b)是主体区域的不纯物浓度为5×1017cm-3情况下的图，图9(c)是主体区域的不纯物浓度为1×1018cm-3情况下的图。
图8(a)，(b)和图9(a)～(c)中，图示了使基板偏压Vbs从-0.6V到1V在0.2V刻度下变化时的各Vg-Id特性曲线。例如，从图9(b)的特性可看出，通过在SiGe-pHVTMISFET的动作时将基板偏压Vbs控制为-0.6V，待机时将基板偏压Vbs控制为0V，可得到动作时的高电流驱动力(例如栅极电压Vg＝-1.0V时，漏极电流Id＝约1×10-4A)、待机时的高门限值电压Vth(Vth＝约0.3V)。另外，明白即使通过在SiGe-pHVTMISFET的动作时将基板偏压Vbs控制为0V，在待机时将基板偏压Vbs控制为1V，也可得到动作时的高电流驱动力和待机时的高门限值电压Vth。
比较图8(a)、(b)和图9(a)～(c)可看出，在主体区域的不纯物浓度和基板偏压Vbs相同的情况下，本发明的SiGe-pHVTMISFET的门限值电压小，且Vg-Id特性的变化幅度相对基板偏压Vbs的变化大。例如，若以主体区域的不纯物浓度5×1017cm-3且基板偏压Vbs为0V的情况(图8(b)和图9(b))相比较，相对现有的Si-pVTMISFET中门限值电压Vth约0.0V，本发明的SiGe-pHVTMISFET中门限值电压Vth约0.3V。由于p沟道型的MISFET中门限值电压向负的方向绝对值越大则越高，所以本发明的SiGe-pHVTMISFET门限值电压低。另外，例如，若比较图8(b)和图9(b)，对应于各基板偏压Vbs的Vg-Id特性曲线群的向附图右下方的宽度的大小是图9(b)，即本发明的SiGe-pHVTMISFET大。
这样，VTMISFET中，通过设置SiGe沟道，可以证实可实现门限值电压Vth的低电压化和门限值电压Vth相对基板偏压Vbs的偏移(基板偏压系数γ)的增大。
另外，本发明的SiGe-pHVTMISFET中，施加顺方向的基板偏压Vbs时的门限值电压Vth降低变得显著。即，通过施加顺方向的基板偏压Vbs，而可得到大的漏极电流Id。由于SiGe的带隙比Si小，所以施加该顺方向的基板偏压时的门限值电压Vth的大大降低的原因是从源极看的SiGe沟道区域相对空穴移动的电势小。
另一方面，从图8(a)到图8(b)向对应于各基板偏压Vbs的Vg-Id特性曲线群的附图右下方的宽度大小变大，另外，以图9(a)、图9(b)、图9(c)的顺序向对应于各基板偏压Vbs的Vg-Id特性曲线群的附图右下方的宽度大小变大可看出，若主体区域的不纯物浓度变高，本发明的SiGe-pHVTMISFET、现有的Si-pVTMISFET基板偏压系数γ都增大。另外，主体区域的不纯物浓度越高，本发明的SiGe-pHVTMISFET与现有的Si-pVTMISFET的基板偏压系数γ的差越明显。
图10是将主体区域的不纯物浓度作为参数而表示现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET的门限值电压Vth的基板偏压依赖性的图，图17是表示图10的各块的数值、基板偏压系数、和顺偏压时的基板偏压系数对反偏压时的基板偏压系数的比的表。图17中，反偏压时的基板偏压系数γ1是将基板偏压Vbs为0V时的门限值电压Vth和基板偏压Vbs为-0.4V时的门限值电压Vth的差电压除以其间的偏压Vbs的变化量所得到的值，表示该区间的平均基板偏压系数。顺偏压时的基板偏压系数γ2是基板偏压Vbs为-0.4V时的门限值电压Vth与基板偏压Vbs为0V时的门限值电压Vth的差电压除以其间的基板偏压Vbs的变化量的值，表示该区间的平均基板偏压系数。基板偏压系数比表示顺偏压时的基板偏压系数γ2相对反偏压时的基板偏压系数γ1的比。
从图10和图17可看出，若主体区域的不纯物浓度高，门限值电压Vth变高，同时，基板偏压系数γ(图10的各曲线的斜率)也变大。另外，也可很容易明白通过作成嵌入型的SiGe沟道，可实现门限值电压的降低和基板偏压系数γ的增大。进一步，在SiGe-pHVTMISFET中，在沿顺方向施加基板偏压(负的电压)的情况下，门限值电压Vth的降低(正的方向)尤其显著。如上所述，其原因是SiGe沟道的电势比Si沟道小，表示具有更高的驱动力。
若以数值对上述情况进行表示，如图17可看出，现有的Si-pVTMISFET中，基板偏压Vbs为0V时的门限值电压的绝对值最低为0.273(主体区域的不纯物浓度：5×1017cm-3)，相反，本发明的SiGe-pHVTMISFET中，基板偏压Vbs为0V时的门限值电压的绝对值最低为0.132(主体区域的不纯物浓度：1×1018cm-3)。即，通过本发明，可首次得到基板偏压Vbs为0V时的门限值电压的绝对值小于0.2V的VTMISFET。另外，与此相对来说，若本发明的SiGe-pHVTMISFET中，基板偏压Vbs为0V时的门限值电压与现有的Si-pVTMISFET相同，则主体区域的不纯物浓度提高，由此，意味着可以提高基板偏压系数γ。具体的，从图17可以看出，本发明的SiGe-pHVTMISFET中，主体区域的不纯物浓度可以为1×1018cm-3以上。
另外，现有的Si-pVTMISFET中，相对基板偏压Vbs为0V左右时的基板偏压系数γ0的绝对值最大为0.440(主体区域的不纯物浓度：1×1018cm-3)，本发明的SiGe-pHVTMISFET中，即使基板偏压Vbs为0V左右时的基板偏压系数γ0的绝对值最小也为0.573(主体区域的不纯物浓度：1×1018cm-3)。即，通过本发明，可首次得到基板偏压Vbs为0V左右时的基板偏压系数γ0的绝对值为0.45V以上的VTMISFET。由此，可比现有的VTMISFET更大地偏移基板偏压Vbs，由此，VTMISFET动作时即使降低门限值电压也可增大打开电流，在VTMISFET的待机时，即使提高门限值电压，也可降低亚阈值的泄漏电流(关闭泄漏电流)。
进一步，从确保VTMISFET的动作时的大打开电流的观点来看，顺方向的基板偏压系数大为优选。为了评价该顺方向的基板偏压系数的大小，以相对反方向的基板偏压系数的比来表示的是图17的基板偏压系数比(下面，称为基板偏压系数比)。若看该基板偏压系数比，相对现有的Si-pVTMISFET中，基板偏压系数比最大为1.286(主体区域的不纯物浓度：5×1017cm-3)，本发明的SiGe-pHVTMISFET中，该基板偏压系数比即使最小也为1.318(主体区域的不纯物浓度：：5×1018cm-3)。即，根据本发明，可以首次得到基板偏压系数比为1.3以上的VTMISFET。由此，可以确保VTMISFET动作时的大打开电流。
并且，本发明的SiGe-pHVTMISFET中，通过调整主体区域的不纯物浓度，而可将基板偏压系数和门限值电压设定为希望的值。因此，本发明的SiGe-pHVTMISFET中，优选将基板偏压为0V时的门限值电压的绝对值设定为0.2V以下。另外，优选将基板的主体区域的不纯物浓度设定为1×1018cm-3以上。另外，优选将基板偏压为0V时的基板偏压系数γ0的绝对值设定为0.45以上。另外，优选将基板偏压系数比设定为1.3以上，更好设定为1.318以上。由此，可得到上述的效果。
图11(a)，(b)是表示将基板偏压作为参数来表示现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET的门限值电压彼此一致时的Vg-Id特性的图，图11(a)是表示现有的Si-pVTMISFET的Vg-Id特性的图，图11(b)是表示本发明的SiGe-pHVTMISFET的Vg-Id特性的图。图11(a)、(b)中，调整各VTMISFET的主体区域的不纯物浓度，使得在基板偏压Vbs为0V时，两者的门限值电压Vth大致相等。这时，Si-pVTMISFET的主体区域的不纯物浓度是5×1017cm-3，SiGe-HVTMISFET的主体区域的不纯物浓度是其两倍的1×1018cm-3。
因此，由于本发明的SiGe-HVTMISFET由SiGe构成沟道区域，所以可边提高主体区域的不纯物浓度，边将门限值电压调整为与Si-pVTMISFET相等。结果，实现了SiGe-pHVTMISFET中与Si-pVTMISFET相比，非常大的基板偏压系数γ。这是因为维持SiGe主体区域23的不纯物浓度较高和采用嵌入沟道构造。并且，通过本发明的SiGe-HVTMISFET，可实现在待机时增大基板偏压Vbs、抑制关闭泄漏电流，且在动作时减小基板偏压Vbs，而具有高驱动电流的高性能晶体管。
图12是将图11所示的现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET的Vg-Id特性作为打开电流Ion-关闭泄漏电流Ioff特性来表示的图。各VTMISFET的漏极电压固定为-1V。图12中，横轴表示打开电流Ion(漏极电流)，纵轴表示关闭电流Ioff。图12中，白圆点203(下面，仅称为点203)和白正方形点201(下面，仅称为点201)分别表示现有的Si-pVTMISFET打开电流Ion和关闭泄漏电流Ioff的数据，黑圆点204(下面，仅称为点204)和黑正方形点202(下面，仅称为点202)分别表示本发明的SiGe-pHVTMISFET打开电流Ion(漏极电流)和关闭泄漏电流Ioff的数据。另外，点203和点204是从动作时的基板偏压Vbs为-0.4V、待机时的基板偏压Vbs为0.8V的Vg-Id特性线得到的图，点201和点202是从动作时的基板偏压Vbs是0V，待机时的基板偏压Vbs是0.8V的Vg-Id特性线得到的图。
如图12可看出，现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET中，关闭泄漏电流Ioff的值相同时，本发明的SiGe-pHVTMISFET(点202、204)得到比现有的Si-pVTMISFET(点201、203)高的打开电流Ion。这是因为通过具有主体区域的不纯物浓度高且为嵌入沟道构造的SiGe-pHVTMISFET具有高的基板偏压系数γ，而大大偏移门限值电压，此外，SiGe沟道区域24中的空穴的移动度比Si沟道区域大。进一步，在动作时的基板偏压Vbs为顺方向偏压的情况下(Vbs＝-0.4V)，现有的Si-pVTMISFET和本发明的SiGe-pHVTMISFET相比，其打开电流Ion的差更显著。换而言之，可得到高的Ion/Ioff比。
即，本发明的SiGe-pHVTMISFET中，为得到更高的打开电流Ion(漏极电流Id)，将动作时的基板偏压Vbs设为顺方向的值是有效的。这是因为由于对于SiGe沟道区域24的载流子移动的电势小，所以动作时和待机时的门限值电压Vth相差显著。相反，在动作时的基板偏压Vbs为顺方向偏压的状态下驱动的MIS晶体管中，由带隙比间隙层小的材料构成沟道区域，且采用嵌入沟道构造是有效的。
如上所述，本实施方式中，即使降低门限值电压Vth，也可增大作为门限值电压Vth的变化相对基板偏压Vbs的变化的比的基板偏压系数γ，可以根据基板偏压的变化来大大移动VTMIS晶体管的门限值电压，所以可降低待机时的关闭泄漏电流，且增大动作时的电流驱动力。即，作为高速动作且低消耗功率的晶体管是有效的。
另外，由于即使提高主体区域的不纯物浓度，也可低地保持门限值电压Vth，所以对短沟道效果的耐性提高，在栅极长的短晶体管中也可维持正常的动作，所以可以实现高集成化·高性能化。
另外，本实施方式中，虽然说明了将本发明适用于具有SiGe沟道区域的pHVTMISFET的例子，但是当然本发明还可适用于在Si基板上含有微量C的SiC沟道区域(尤其是n沟道型)和含有微量C的SiGeC沟道区域(p沟道型和n沟道型)的HVTMISFET。将本发明适用于具有在Si基板上含有微量C的SiC沟道区域的HVTMISFET的情况下，利用在传导带端形成的大的带的不连续(异型障壁)，可得到作为高速动作且低消耗功率的晶体管功能的n沟道型MISFET(nHVTMISFET)。
另外，本实施方式中，虽然表示了使用大量(bulk)的Si基板的例子，但是也可使用SOI基板。在使用SOI基板的情况下，由于可以容易分离各HVTMISFET的各主体区域之间的电连接，所以可容易对每个HVTMISFET控制基板偏压Vbs。
(第二实施方式)
本实施方式中，说明将本发明适用于具有SiGe沟道的互补型的HVTMIS器件(cHVTMIS器件)的例子。
图13(a)，(b)，(c)是表示本实施方式的cHVTMIS器件的构成的图，图13(a)是表示本实施方式的cHVTMIS器件的构造的截面图，图13(b)是表示pHVTMISFET的栅极偏压施加时(动作时)的带状态的能带图，图13(c)是表示nHVTMISFET的栅极偏移施加时(动作时)的带状态的能带图。
如图13(a)所示，本实施方式的cHVTMIS器件具有p型的Si基板10、通过将氧离子注入到Si基板等的方法形成的嵌入氧化膜11、在嵌入氧化膜11上设置的p沟道型HVTMISFET(pHVTMISFET)用的半导体层30、在嵌入氧化膜11上设置的n沟道型HVTMISFET(nHVTMISFET)用的半导体层80。半导体层30包括分别构成SOI基板的上部的上部Si膜12、在上部Si膜12上通过UHV-CVD法外延生长的厚度约10nm的Si缓冲层13、在Si缓冲层13上通过UHV-CVD法外延生长的厚度约15nm的SiGe膜14(Ge占有率为30％)、在SiGe膜14上通过UHV-CVD法外延生长的厚度约5nm的Si间隙层15。另一方面，半导体层80包括在嵌入氧化膜11上设置的上部Si膜52、在上部Si膜52上通过UHV-CVD法外延生长的Si缓冲层53、在Si缓冲层53上通过UHV-CVD法外延生长的SiGe膜54、在SiGe膜54上通过UHV-CVD法外延生长的Si膜55。半导体层80的Si缓冲层53、SiGe膜54、Si膜55的厚度分别等于半导体30的Si缓冲层13、SiGe膜14和Si间隙层15的厚度。
另外，cHVTMIS器件包括半导体层30、80上分别设置的由硅氧化膜构成的栅极绝缘膜16、56、在栅极绝缘膜16、56上分别设置的栅极电极17、57和在栅极电极17、57的侧面上分别设置的侧壁18、58。并且，半导体层30中从俯视来看位于栅极电极17的两侧的区域中设置包含高浓度的p型不纯物的源极区域20a和漏极区域20b。另外，半导体层80中从俯视来看位于栅极电极57的两侧的区域上设置包含高浓度的n型不纯物的源极区域60a和漏极区域60b。另外，在上部Si膜12中位于源极·漏极区域20a、20b之间的区域中设置包含高浓度的n型不纯物的Si主体区域22，Si缓冲层13中位于源极·漏极区域20a、20b之间的区域上设置包含低浓度的n型不纯物的n-Si区域23，SiGe膜14中位于源极·漏极区域20a，20b之间的区域上设置包含低浓度的n型不纯物的SiGe沟道区域24，在Si膜15中位于源极·漏极区域20a，20b间的区域中设置包含低浓度的n型不纯物的Si间隙层25。另外，在上部Si膜52中位于源极·漏极区域60a，60b之间的区域上设置包含高浓度的p型不纯物的Si主体区域62，在Si间隙层53中位于源极·漏极区域60a，60b间的区域中设置低浓度的p型不纯物p-Si区域63，SiGe膜54中位于源极·漏极区域60a，60b间的区域设置包含低浓度的p型不纯物的SiGe沟道区域64，Si膜65中位于源极·漏极区域60a，60b间的区域上设置包含低浓度的p型不纯物的Si间隙层65。
另外，虽然没有图示，但是在基板上设置层间绝缘膜、贯通层间绝缘膜而与源极·漏极区域20a，20b，60a，60b接触的接触器、与接触器相连并在层间绝缘膜上延伸的源·漏极电极等。
本实施方式的cHVTMIS器件的制造工艺中，作为SOI基板的一部分的上部Si膜(主体区域)为在结晶生长前预先通过离子注入而掺杂浓度约1×1018atoms·cm-3的不纯物的n+Si层(pHVTMISFET区域)和p+Si层(nHVTMISFET区域)，通过UHV-CVD法外延生长的Si缓冲层、SiGe沟道区域、Si间隙层都在as-grown的状态下为没有掺杂不纯物的非掺杂层。这时，Si间隙层的厚度为10nm，SiGe沟道层的厚度为15nm，Si间隙层的厚度是5nm。另外，SiGe沟道区域的Ge占有率为30％。SiGe膜、Si间隙层的结晶生长终止后，在nHVTMISFET区域的SiGe沟道区域附近通过离子注入而掺杂浓度约为1×1017atoms·cm-3的p型不纯物。另外，在pHVTMISFET区域的SiGe沟道区域的附近通过离子注入掺杂浓度约1×1017atoms·cm-3的n型不纯物。但是，SiGe膜、Si间隙层也可以是不掺杂层。并且，将通过热氧化最上层的Si间隙层得到的硅氧化膜作为栅极绝缘膜，在其上形成掺杂了高浓度的n型不纯物的多晶硅构成的n+型的栅极电极和掺杂了高浓度的p型不纯物的多晶硅构成的p+型的栅极电极。之后，在各栅极电极的两侧形成离子注入了高浓度的n型不纯物的n+型的源极·漏极区域和掺杂了高浓度的p型不纯物的p+型的源极·漏极区域，并在其上方分别形成源极电极·漏极电极。另外，虽然没有图示，但是上部Si膜(Si主体区域22、62)通过接触器连接到上层的布线。
如图13(b)所示，pHVTMISFET中，在动作时如第一实施方式所说明的，基板偏压Vbs是0偏压或顺偏压，通过施加栅极偏压，在SiGe沟道区域24形成相对空穴的移动的电势小的p沟道。
如图13(c)所示，nHVTMISFET中，在动作时基板偏压Vbs为0偏压或顺偏压，通过施加栅极偏压，而在Si间隙层65上形成n沟道。即，Si和SiGe的异型接合中，由于在传导带中几乎不产生带不连续，所以本实施方式的cHVTMIS器件中的nHVTMISFET具有与现有的n沟道型的Si-VTMISFET相同的动作功能。
本实施方式的cHVTMIS器件具有以简单的工艺来制造互补型的HVTMIS器件的优点。
尤其，在nHVTMISFET的Si主体区域62中使用硼来作为掺杂的不纯物的情况下，由于在Si缓冲区域63和Si间隙层65之间存在SiGe沟道区域64，所以抑制从Si主体区域62向Si间隙层65的硼的扩散。因此，降低了Si间隙层65中其与栅极绝缘膜56的界面附近的区域上形成的沟道区域的不纯物浓度。这是因为SiGe区域中的硼的扩散系数比Si区域中小。结果，可以降低nHVTMISFET的门限值电压Vth，同时，由于可以抑制随着不纯物的散乱，电子的移动度劣化，所以可以实现高的电流驱动力。另外，由于可以降低nHVTMISFET的门限值电压，所以还可以提高Si主体区域62的不纯物浓度、增大基板偏压系数γ。
(第三实施方式)
上述第一、第二实施方式中，虽然由SiGe构成了沟道区域，但是也可由C(碳)的占有率为0.01％～2％(例如约1％)的SiGeC构成沟道区域。若将C微量添加到SiGe沟道区域，其效果进一步提高。虽然由于SiGe结晶因离子注入引起结晶构造的不好变化的倾向变强，但是通过由SiGeC构成沟道区域，可以抑制因离子注入产生的结晶构造的不好变化。
图14(a)，(b)，(c)是表示本实施方式的cHVTMIS器件的构成的图，图14(a)是表示本实施方式的cHVTMIS器件的构造的截面图，图14(b)是表示pHVTMISFET的施加栅极偏压时(动作时)的带状态的能带图，图14(c)是表示nHVTMISFET的施加栅极偏压时(动作时)的带状态的能带图。本实施方式中，通过SiGeC构成沟道区域。
图14(a)所示的cHVTMIS器件在pHVTMISFET、nHVTMISFET中，代替图13所示的SiGe膜14、54而通过设置SiGeC膜19、59，代替SiGe沟道区域24、64，通过设置SiGeC沟道区域26、69来得到。其他部分的构造与图13所示的cHVTMIS器件的构造相同。
如图14(b)、(c)所示，本实施方式中，在pHVTMISFET、nHVTMISFET两者中形成嵌入沟道(SiGeC嵌入p沟道和SiGeC嵌入n沟道)。
图15是表示向本实施方式的nHVTMISFET和pHVTMISFET施加基板偏压Vbs用的电路构成的框图。如图15所示，通过基板偏压控制电路50，向nHVTMISFET的p阱(p主体区域)和pHVTMISFET的n阱(n主体区域)施加基板偏压Vbs，使得动作时门限值电压变低，待机时门限值电压变高。施加了基板偏压的区域可以是沟道区域的下方，是被称为阱和主体区域等的区域。该区域在n沟道型晶体管中为p型区域，在p沟道型晶体管中为n型区域。
根据本实施方式，通过由SiGeC构成沟道区域，在价电子带和传导带中同时产生Si/SiGeC异型接合部的带不连续(异型障壁)，n沟道·p沟道同时可以为嵌入的沟道构造。即，由于nHVTMISFET也具有嵌入n沟道，所以与第一实施方式的pHVTMISFET相同，可兼得到门限值电压Vth的降低和基板偏压系数γ的增大。因此，pHVTMISFET、nHVTMISFET可同时实现高的Ion/Ioff比。并且，由于通过一个外延工艺形成构成p沟道区域(SiGeC沟道区域29)和n沟道区域(SiGeC沟道区域69)的SiGeC膜19、59，所以可降低制造成本。
另外，如第二实施方式中所说明的，本实施方式的cHVTMIS器件中因存在SiGeC沟道区域69，所以可更显著地发挥抑制从Si主体区域62向Si间隙层65的硼的扩散的效果。即，认为由于C原子嵌入到为不纯物的快速扩散原因的原子空孔中。
从上面所说明的，本领域内普通技术人员可以明白本发明的多种改良和其他实施方式。因此，上述说明应解释为仅为示例，为启示本领域内普通技术人员的目的而提供执行本发明的最佳形态。可以实质上改变其构造和/或功能的细节，而不脱离本发明的精神。
[产业上的可用性]
本发明的半导体装置作为用于由电池驱动进行的便携信息终端装置等的MIS晶体管是有用的。

Claims (15)

1.一种半导体装置，其特征在于，包括：
半导体层；
栅极绝缘膜，设置在所述半导体层上；
栅极电极，设置在所述栅极绝缘膜上；
第一导电型的源极区域和漏极区域，设置在所述半导体层中从俯视来看所述栅极电极的两侧；
所述半导体层中在所述源极区域和所述漏极区域之间，从其与所述栅极绝缘膜的界面向下依次设置的间隙层、沟道区域和第二导电型的沟道下方区域；以及
偏压电极部件，用于向所述沟道下方区域施加电压，
所述沟道区域由第一半导体构成，
所述间隙层和沟道下方区域分别由带隙比所述第一半导体大的第二半导体和第三半导体构成，
与所述栅极电极相独立且可施加电压地设置所述偏压电极部件。
2.根据权利要求1所述的半导体装置，其特征在于：施加给所述偏压电极部件的电压为0V时的门限值电压绝对值为0.2V以下。
3.根据权利要求1所述的半导体装置，其特征在于：所述沟道下方区域的不纯物浓度为1×1018cm-3以上。
4.根据权利要求1所述的半导体装置，其特征在于：施加给所述偏压电极部件的电压为0V左右时的门限值电压相对施加电压的变化的变化率的绝对值是0.45以上。
5.根据权利要求1所述的半导体装置，其特征在于：在向所述偏压电极部件施加分别沿顺方向和反方向使所述漏极区域或源极区域和所述间隙层、沟道区域和沟道下方区域之间形成的结偏置的顺偏压电压和反偏压电压的情况下，门限值电压对于顺偏压电压施加时的施加电压的变化的变化率相对门限值电压对于反偏压电压施加时的施加电压的变化的变化率的比是1.3以上。
6.根据权利要求5所述的半导体装置，其特征在于：所述比是1.318以上。
7.根据权利要求1所述的半导体装置，其特征在于：所述间隙层的厚度是1nm以上10nm以下。
8.根据权利要求1所述的半导体装置，其特征在于：所述第一半导体是包含SiGe来作为主成份的半导体，所述第二半导体和第三半导体由Si构成。
9.根据权利要求8所述的半导体装置，其特征在于：所述源极区域和漏极区域具有p型导电性，在预定条件下在所述沟道区域上形成p沟道。
10.根据权利要求1所述的半导体装置，其特征在于：所述第一半导体是包含SiGeC来作为主成份的半导体，所述第二半导体和第三半导体由Si构成。
11.根据权利要求10所述的半导体装置，其特征在于：所述源极区域和漏极区域具有n型的导电性，在预定条件下在所述沟道区域下形成n沟道。
12.根据权利要求11所述的半导体装置，其特征在于：在所述沟道下方区域上掺杂硼。
13.根据权利要求1所述的半导体装置，其特征在于：在所述半导体的下方设置绝缘体层。
14.一种互补型的半导体装置，其特征在于，
包括由权利要求1所述的半导体装置构成的第一半导体装置和第二半导体装置，
在所述第一半导体装置中所述源极区域和漏极区域具有p型的导电性，同时，在所述沟道区域在预定条件下形成p沟道，
在所述第二半导体装置中所述源极区域和漏极区域具有n型导电性，同时，在所述沟道区域在预定条件下形成n沟道。
15.根据权利要求14所述的半导体装置，其特征在于：在所述第一半导体装置和所述第二半导体装置中，所述第一半导体是包含SiGeC来作为主成份的半导体，所述第二半导体和第三半导体由Si构成。
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