CN102165594A - 在金属衬底上的半导体异质结构中具有应变沟道的功率mosfet - Google Patents

在金属衬底上的半导体异质结构中具有应变沟道的功率mosfet Download PDF

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Abstract

具有覆于金属衬底上的异质结构半导体上的应变半导体沟道区的场效应晶体管包括覆于第一金属层上的第一半导体层。第一半导体层具有处于弛豫异质结构中的第一半导体材料和第二半导体材料并且是重度掺杂的。第二半导体层覆于第一半导体层上并具有处于弛豫异质结构中的第一半导体材料和第二半导体材料。第二半导体层比第一半导体层更轻度地掺杂。沟槽延伸至第二半导体层中并且沟道区具有靠近沟槽侧壁的第一半导体材料的应变层。应变沟道区提供增强的载流子迁移率并改善场效应晶体管的性能。

Description

在金属衬底上的半导体异质结构中具有应变沟道的功率MOSFET
本申请要求2008年9月29日提交的申请号为61/101,116的美国临时申请的权益，其全部内容为了所有目的而通过引用结合于此。
背景技术
本发明通常涉及功率晶体管，且更具体地涉及在金属衬底上的半导体异质结构中具有应变半导体沟道区的金属氧化物半导体栅控(MOS-栅控)功率晶体管。
传统的半导体制造利用许多工艺来在衬底上形成半导体结构。在某些器件中，用衬底作为导电路径的一部分。例如，衬底通过固态开关起重要作用，所述固态开关是用于离散器件应用和集成电路的关键半导体结构。固态开关包括，例如，功率金属氧化物半导体场效应晶体管(功率MOSFET)、绝缘栅双极晶体管(IGBT)和各种类型的晶闸管。功率开关的部分限定性能特性是其导通电阻(即，漏极-源极导通电阻，RDSon)、击穿电压和开关速度。
通常，布局、尺寸和材料等会影响典型的MOSFET器件的器件特性，例如开关速度、导通电阻、击穿电压和功率耗散。工业设计实践已寻找出，将MOSFET的导通电阻保持得尽可能低，以降低导电功率损耗并增大电流密度。例如，在垂直功率MOSFET器件中，导通电阻由几个电阻组成，例如沟道电阻、漂移区(外延层)电阻和衬底电阻。用来形成漏极至源极导电路径的材料的类型和尺寸会直接影响这种垂直功率MOSFET器件(以及其它MOSFET器件)的导通电阻。因此，对于垂直功率器件，诸如功率MOSFET，衬底是关键的性能元件。
虽然传统技术已广泛用于制造垂直功率器件，但是这些传统技术存在局限性。下面会详细讨论这些限制中的一些。
因此，需要用于制造在保持简单的制造过程的同时具有期望的器件特性的垂直器件的改进技术。
发明内容
根据本发明的实施方式，描述了各种用于增强半导体器件中载流子迁移率的技术，所述半导体器件在具有至少两种不同半导体材料的异质结构上具有应变半导体沟道区。此外，在支撑性金属衬底上设置薄的重度掺杂区，以降低衬底电阻。在一个具体实施方式中，在弛豫的硅-锗(SiGe)异质结构上的硅层中形成应变沟道区。晶格失配导致沟道区产生应变并提供更高的载流子迁移率。另外，提供了一种利用分级浓度结构形成弛豫的SiGe层的方法。
可将根据本发明的形成高迁移率沟道区和具有厚支撑性金属的薄衬底的方法应用于各种不同的功率MOSFET方法的工艺流程。在一个实施方式中，可在沟槽MOSFET的制造中使用此方法。替代地，可在形成其它沟槽FET结构(诸如屏蔽栅极FET)中使用此方法。
根据本发明的一个实施方式，场效应晶体管器件(具有覆于(overlying)金属衬底上的异质结构半导体上的应变半导体沟道区)包括覆于第一金属层上的第一半导体层。第一半导体层具有处于弛豫异质结构中的第一半导体材料和第二半导体材料并且其是重度掺杂的。第二半导体层覆于第一半导体层上并具有处于弛豫异质结构中的第一半导体材料和第二半导体材料。第二半导体层比第一半导体层更轻度地掺杂。沟槽延伸至第二半导体层中并且沟道区具有靠近沟槽侧壁的第一半导体材料的应变层。应变沟道区提供增强的载流子迁移率，并改善场效应晶体管的性能。
根据本发明的另一实施方式，可如下所述地描述一种形成半导体器件的方法，所述半导体器件具有覆于金属衬底上的异质结构半导体上的应变半导体沟道区。形成覆于半导体结构上的分级异质结构层。半导体衬底包括第一半导体材料，并且分级异质结构层包括第一半导体材料和第二半导体材料。在上述实施方式中，半导体衬底可以是硅衬底，并且分级层可以是具有逐渐增加的Ge浓度的SiGe层。然而，也可使用半导体材料的其它适当组合。形成覆于分级异质结构层上的第一弛豫异质结构。第一弛豫异质结构包括第一半导体材料和第二半导体材料并且是重度掺杂的且其特征在于第一导电率。在上述实例中，第一弛豫异质结构可以是重度掺杂的SiGe层。该方法以形成覆于第一弛豫异质结构层上的第二弛豫异质结构继续。第二弛豫异质结构包括第一半导体材料和第二半导体材料并具有比第一导电率低的第二导电率。在上述实例中，第二弛豫异质结构可以是轻度掺杂的外延SiGe层。
在上述方法中，形成场效应晶体管的各部件。在一个实施方式中，场效应晶体管具有延伸至第二弛豫异质结构中的沟槽和包括衬于沟槽侧壁的应变第一半导体材料层的沟道区。形成顶部导体层和底部导体层，以对场效应晶体管提供接触。在上述实例中，场效应晶体管器件可以是沟槽栅极MOSFET或屏蔽栅极MOSFET，其具有形成于弛豫SiGe沟槽侧壁上的应变硅沟道区。在这种器件中，沟道区中的导电的特征在于应变半导体层中的增强的载流子迁移率。
以下详细描述和附图提供了对本发明性质和优点的更好的理解。
附图说明
图1是示出了传统沟槽栅极MOSFET的简化横截面图；
图2是示出了根据本发明的一个实施方式的在金属衬底上具有应变半导体沟道区和重度掺杂漏极区的沟槽栅极MOSFET的简化横截面图；
图3是示出了根据本发明的一个实施方式的在金属衬底上具有应变半导体沟道区和重度掺杂漏极区的屏蔽栅极MOSFET的简化横截面图；
图4A至图4G是示出了根据本发明的一个实施方式的用于在金属衬底上形成具有重度掺杂漏极区的垂直半导体器件的方法的简化横截面图；
图5A至图5D是示出了根据本发明的一个实施方式的用于形成具有应变半导体沟道区和重度掺杂漏极区的沟槽栅极MOSFET器件的方法的简化横截面图；
图6A至图6D是示出了根据本发明的一个实施方式的用于形成具有应变半导体沟道区和重度掺杂漏极区的屏蔽栅极MOSFET器件的方法的简化横截面图；
图7是示出了根据本发明的一个实施方式的在金属衬底上具有应变半导体沟道区和重度掺杂漏极区的横向功率MOSFET的简化横截面图。
具体实施方式
图1是示出了传统沟槽栅极MOSFET的简化横截面图。该器件利用硅衬底构建而成并且包括n型源极区110、由p阱形成的本体120、n型漏极区130、衬底160、栅极140和金属接触150。如下所述，存在与图1的沟槽MOSFET相关的器件性能限制。
在诸如图1的沟槽栅极功率MOSFET的垂直器件中，在其他因素中，器件性能受沟道阻抗和漏极阻抗限制。也就是说，希望降低MOS-栅极功率晶体管器件的导通电阻(RDSon)和漏极电阻，特别是在低压应用中。例如，在同步DC-DC转换器的应用中，用于p沟道MOSFET的栅极驱动器比用于n沟道器件的驱动器消耗更少的功率。因此，对于高侧驱动器，非常希望使用p沟道器件来代替n沟道器件。
但是，p沟道器件的RDSon比相似的n沟道MOSFET高得多，并且，这将其应用仅限制于小电流区。在低压应用中，沟道电阻在器件RDSon中占主要地位。沟道电阻(Rch)为：
R ch = L Z μ p C ox ( V G - V T )
其中，L是沟道长度，Z是沟道宽度，Cox是每单位面积的栅极氧化物电容，VG是栅极电压且VT是阈值电压。为了降低沟道电阻，希望缩短沟道长度、栅极氧化物厚度并降低阈值电压。由于工艺限制或子阈值问题的原因，会限制这些方法。
在传统的垂直功率器件中，漏极电阻在限制器件性能方面也起着重要作用。传统器件通常具有相对厚的半导体衬底(例如，几百μm的数量级)并且有时具有薄的金属接触层。通过衬底的长导电路径会使功率器件的性能进一步降级。
为了改进垂直功率器件的性能，本发明的实施方式提供各种用于形成具有应变半导体沟道区的半导体器件的技术，以获得更高的载流子迁移率以及降低的沟道阻抗。此外，在支撑性金属衬底上设置薄的重度掺杂漏极区，以降低衬底电阻。在一个具体实施方式中，在弛豫硅-锗(SiGe)上的硅层中形成应变沟道区。晶格失配使得沟道区产生应变并提供更高的载流子迁移率。另外，提供了一种利用分级浓度结构形成弛豫SiGe层的方法。
可将根据本发明的形成高迁移率沟道区和具有厚的支撑性金属的薄衬底的方法应用于各种不同的功率MOSFET工艺的工艺流程。在一个实施方式中，可在沟槽MOSFET的制造中使用此方法。替代地，可在形成其它沟槽FET结构(诸如，屏蔽栅极FET)中使用此方法。下面提供了沟槽栅极MOSFET和屏蔽栅极MOSFET的实例。
图2是示出了根据本发明的一个实施方式的在金属衬底上具有应变半导体沟道区和重度掺杂漏极区的沟槽栅极MOSFET的简化横截面图。如图2所示，MOSFET 200形成在弛豫硅-锗(SiGe)异质结构衬底和形成于应变硅层中的沟道区中。MOSFET 200包括形成于沟槽202内的栅电极210。沟槽202从终止于SiGe p型漂移区或外延区206中的SiGe N阱本体区(或阱区)204的顶表面延伸。在一个实施方式中，沟槽202沿应变硅层205布置(line)。另外，栅极介电层208覆于应变硅层205上。MOSFET200还包括诸如掺杂多晶硅的导电材料210，其作为栅电极。p型源极区212形成在N阱本体区204内靠近沟槽202。MOSFET 200包括形成于N阱本体区204内的N+重本体区217。MOSFET 200的漏极端子包括设置于p型重度掺杂SiGe层214的背面上的金属衬底218。外延层206和本体区204形成设置于重度掺杂p型SiGe层214上的半导体结构层207。源极金属216对源极区212和重本体区217提供接触，而介电区219将金属区216与栅电极210隔离。
如图2所示，p型重度掺杂层214、p型漂移或外延区206和n阱本体区204都形成在弛豫硅-锗(SiGe)异质结构中。弛豫Si1-xGex异质结构的晶格常数基本上大于硅层的晶格常数。已知，当在弛豫SiGe合金缓冲器上以假晶形式(pseudomorphically)生长薄Si层时，晶格失配产生双轴向张应力，与未产生应变的Si相比，其由于改变的带结构和电子特性而提高了Si层的传输特性。在导带中，张应变将六个硅导带最少分成两组：具有较低能量的2重谷(2-fold valley)和具有较高能量的4重谷(4-foldvalley)。电子有效质量和谷间散射(inter-valley scatter)明显降低。理论上，最大电子增强因子是大约1.8并且其在大约15％的Ge含量饱和。最大空穴增强因子是大约2.4并且其在大约30％的Ge含量饱和。然而，实验值可被改变。
在图2中，由于硅层和弛豫SiGe异质结构的晶格失配，硅层205产生应变。因此，形成于应变硅层205中的沟道区203中的载流子迁移率基本上得以增强。因此，由于较高的载流子迁移率和较低的沟道阻抗，沿着应变硅沟道区203从顶金属层216到底金属层218的导电增加。因此，通过应变硅沟道区中的增强的载流子迁移率，沟槽栅极MOSFET 200的器件性能得以改善。此外，应变硅沟道区中的空穴和电子的迁移率都增强了。
图2的SiGe异质结构提供了其他好处。例如，抑制了SiGe异质结构中的共用掺杂剂(诸如硼和磷)的扩散。该降低的掺杂剂扩散可使得能够实现器件结形成中的更严密的工艺控制。因此，可减小epi层的厚度，并可减小漂移区电阻，从而使得器件性能得以改善。
此外，通过减小衬底的电阻，图2的金属结构上的重度掺杂SiGe进一步减小了器件导通电阻。在图2中，重度掺杂的SiGe衬底在一个具体实施方式中具有大约1至2μm的厚度。在一个实施方式中，MOSFET结构(排除金属衬底218)可具有大约3至10μm的厚度。为了对这种薄器件结构提供支撑，在本发明的实施方式中，金属衬底218具有足够的厚度和强度。例如，在一个具体实施方式中，金属衬底218可以是铜层并可具有大约30至100μm的厚度。还可使用其它导体，诸如铝。另外，由于金属的更好的导热性，厚金属衬底还明显改善了功率MOSFET的热消散。
因此，与传统的p型沟槽MOSFET相比，在沟槽栅极MOSFET 200中体现出的特征提供了增强的载流子迁移率和更低的漏极与衬底电阻。
注意，和其它所包括的图一样，仅为了说明性目的而示出图2，并且，其不限制本发明的可能的实施方式或权利要求。而且，虽然在此图和其它图中示出了p沟道晶体管，但是，本发明的实施方式可类似地用来改进n沟道器件。在其它图中示出的特征也可包括在此图中。然而，应理解，本发明的技术适用于利用任何工艺技术的离散器件和集成电路。与这里描述的所有其它图一样，在图中描述的各种元件和部件的相对尺寸和大小并不精确地反映实际尺寸并且仅是为了说明性的目的。
图3是示出了根据本发明的一个实施方式的在金属衬底上具有应变半导体沟道区和重度掺杂漏极区的屏蔽栅极MOSFET的简化横截面图。如所示出的，图3中的MOSFET 300形成在硅-锗(SiGe)异质结构衬底中并且包括与图2中的MOSFET 200相似的特征。例如，p型重度掺杂层214、p型漂移或外延区206以及n阱本体区204都形成在弛豫硅-锗(SiGe)异质结构中。此外，沟槽202沿应变硅层205布置，并且形成于应变硅层205中的沟道区203内的载流子迁移率基本上得以增强。
图3中的MOSFET 300包括由导电材料(诸如掺杂多晶硅)制成的屏蔽栅极电极211，其通过屏蔽介电层209与沟槽202的下部隔离。电极间电介质213覆于屏蔽栅极电极211上并将栅电极210与屏蔽电极211隔离。在一个实施方式中，可对屏蔽栅极211应用不同电势的偏压，例如，地电势，以减小栅极/漏极耦合电容。
与图2的器件200相似，图3中的屏蔽栅极沟槽MOSFET 300包括构建在弛豫SiGe异质结构上的应变硅沟道区203。因此，MOSFET 300也提供相似的益处，诸如增强的载流子迁移率、减小的衬底电阻、改进的导热性等。此外，虽然图3示出了p-沟道屏蔽栅极MOSFET，但是，本发明的实施方式可类似地用来改进n-沟道器件。
另外，应理解，本发明的原理技术不限于硅或硅锗异质结构。本发明的实施方式提供具有覆于金属衬底上的异质结构半导体上的应变半导体沟道区的场效应晶体管器件。在一个实施方式中，该器件包括第一金属层和覆于第一金属层上的第一半导体层。第一半导体层具有处于弛豫异质结构的第一半导体材料和第二半导体材料。第一半导体层是重度掺杂的并且其以第一导电率为特征。第二半导体层也具有处于弛豫异质结构的第一半导体材料和第二半导体材料。第二半导体区具有比第一导电率低的第二导电率。该器件还具有延伸入第二半导体层中的沟槽。沟道区具有靠近沟槽侧壁的第一半导体材料层。由于沟道区和弛豫异质结构区之间的晶格失配，增强了载流子迁移率。此外，第二金属层覆于第二半导体层上。在此器件中，沟道区中的导电的特征在于应变半导体沟道区中的增强的载流子迁移率。在一个实施方式中，由于薄且重度掺杂的第一半导体层和也用作支撑层的厚的第一金属层，衬底电阻降低。
图4A至图4G是示出了根据本发明的一个实施方式的用于形成在金属衬底上具有重度掺杂漏极区的垂直半导体器件的方法的简化横截面图。在图4A中，在硅衬底401上形成SiGe分级层(graded layer)402，并在SiGe分级层402上形成弛豫SiGe层214。可用已知的技术形成SiGe分级层402，诸如在超高真空中的化学蒸汽沉积，以形成具有增加的锗(Ge)含量的Si1-xGex层。在一个具体实施方式中，将Ge含量从0增加至20％或30％。例如，对于每1或2μm的厚度，可增加2-3％级别的浓度，直到分级层中的Ge浓度达到例如20％。接下来，用相似的技术在SiGe分级层402上形成重度掺杂的弛豫SiGe层214。在一个实施方式中，弛豫SiGe层214可具有大约25％的Ge含量，即Si0.75Ge0.25。在图4A中，例如通过1×1019或1×1020cm-3数量级的浓度对弛豫SiGe层214进行重度硼掺杂。可利用原位掺杂(in-situ dope)或离子注入技术实现重度掺杂。
在图4B中，在弛豫重度掺杂SiGe层214上外延地生长轻度掺杂弛豫SiGe层206。在一个实施方式中，层214可具有大约1μm至2μm的厚度，且层206可具有1μm至10μm的厚度。解析啦，图4B中的结构可经历器件制造工艺以形成例如诸如图2中所示的位于弛豫SiGe外延层206中及其上的垂直沟槽MOSFET器件结构。在图4C中，包括此器件结构的层表示为207。然后，在器件结构207上形成顶部金属层216。
应理解，由207和216表示的结构可以是任何适当的器件结构。例如，图4C中的结构207可表示图2中的沟槽栅极MOSFET结构层207或图3中的屏蔽栅极MOSFET结构层207。
为了便于去除硅衬底401和SiGe分级层402，将图4C的器件结构结合至支撑衬底403，例如图4D所示的玻璃晶片(wafer，晶圆)。
在图4E中，通过机械研磨和酸蚀刻去除大部分(例如90％)的硅衬底401。在一个实施方式中，可用包括氢氧化钾(KOH)或乙烯乙二胺邻苯二酚(EDP)湿法蚀刻工艺来去除硅衬底。可用诸如四甲基氢氧化铵(TMAH)的蚀刻剂去除衬底的剩余部分401A和SiGe分级层402的大部分。由于TMAH的高蚀刻选择性，当SiGe的Ge含量达到大约20％时，蚀刻基本上停止。也就是说，Si0.80Ge0.20层可用作TMAH蚀刻的蚀刻停止层。此特性可有利地用于更好的工艺控制。
图4F示出了去除了剩余的Si层401A和分级SiGe层402之后的器件结构。在图4G中，将背面金属218形成为接触重度掺杂的漏极层214。用金属衬底218作为支撑，去除玻璃衬底403，从而形成图4G所示的器件结构。
如上所述，图4A至图4G是示出了用于形成在金属衬底上包括重度掺杂弛豫半导体异质结构的垂直器件的方法的简化图。如所示出的，该方法包括在半导体衬底上形成一分级异质结构层。分级层的厚度足以使顶层弛豫。然后，在分级层上形成具有期望成分的重度掺杂弛豫异质结构。在在弛豫异质结构层上制造MOSFET器件之后，用上述晶片转移方法去除分级层。
可用上述弛豫异质结构构建具有应变沟道区的场效应晶体管。根据本发明的一个实施方式，可如下所述地描述一种用于形成具有覆于金属衬底上的异质结构半导体上的应变半导体沟道区的半导体器件的方法。形成覆于半导体衬底上的分级异质结构层。半导体衬底包括第一半导体材料，并且，该分级异质结构层包括第一半导体材料和第二半导体材料。在上述实施方式中，半导体衬底可以是硅衬底，并且，分级层可以是具有逐渐增加的Ge浓度的SiGe层。然而，也可使用半导体材料的其它适当组合。形成覆于分级异质结构层上的第一弛豫异质结构。第一弛豫异质结构包括第一半导体材料和第二半导体材料并且是重度掺杂的，且其特征在于第一导电率。在上述实例中，第一弛豫异质结构可以是重度掺杂的SiGe层。该方法以形成覆于第一弛豫异质结构层上的第二弛豫异质结构继续。第二弛豫异质结构包括第一半导体材料和第二半导体材料并具有比第一导电率低的第二导电率。在上述实例中，第二弛豫异质结构可以是轻度掺杂的外延SiGe层。
在以上方法中，形成场效应晶体管的各部件。在一个实施方式中，场效应晶体管具有延伸至第二弛豫异质结构中的沟槽和包括衬于沟槽侧壁的应变第一半导体材料层的沟道区。形成顶部导体层和底部导体层以对场效应晶体管提供接触。在上述实例中，场效应晶体管器件可以是具有形成于弛豫SiGe沟槽侧壁上的应变硅沟道区的沟槽栅极MOSFET或屏蔽栅极MOSFET。在这种器件中，沟道区中的导电的特征在于应变半导体层中的增强的载流子迁移率。
图5A至图5D是示出了根据本发明一个实施方式的用于形成具有应变半导体沟道区和重度掺杂漏极区的沟槽栅极MOSFET器件的方法的简化横截面图。在图5A中，在重度掺杂弛豫p型SiGe层214上形成弛豫p型SiGe层206。例如，可利用以上结合图4A和图4B描述的方法来形成层214和206。如图4B所示，在器件加工的此阶段，弛豫SiGe层214覆于SiGe分级层402上，SiGe分级层402继而覆于硅衬底401上。为了简化起见，在图5A至图5C中未示出层401和402。在SiGe层206中形成n型本体区204。上述层中的掺杂剂可以在层形成工艺期间原位引入或者通过注入并扩散掺杂剂来引入。
在图5A中，通过传统方法在本体区204的顶部上形成掩模层(未示出)。将掩模层图案化以限定开口，通过这些开口形成沟槽202。可利用传统的各向异性硅蚀刻来蚀刻贯穿本体区204并终止于本体区204的底表面下方的沟槽。
在图5B中，在本体区204和漂移(外延)区206的弛豫硅-锗(SiGe)异质结构上外延地生长硅层205。硅层205产生应变，这是因为弛豫Si1-xGex异质结构的晶格常数基本上大于硅的晶格常数。因此，可充分增强形成于应变硅层205中的沟道区中的载流子迁移率。
在图5C中，形成薄栅电介质208，其衬于沟槽202的侧壁和底部。可利用已知的方法形成栅电介质208。另外，利用传统技术在沟槽202中形成凹槽式栅电极210(例如，包括多晶硅)。
在图5D中，利用注入和扩散技术形成源极区212和重本体区217。因此，沿着每个沟槽202的侧壁在源极区212和漂移区216之间形成场效应晶体管的有源区。在图5D中，通过介电区219覆盖凹槽式栅电极210，并且形成源极金属216以与源极区212和重本体区217接触。另外，可利用图4E至图4G中描述的方法来去除硅衬底和分级SiGe层。接下来，形成金属支撑层218以用作支撑层并用作与SiGe漏极区214接触的漏极端子。
注意，图5D中的p型沟槽栅极器件结构与图2中的器件结构200相似，具有覆于金属衬底上的薄的重度掺杂p型弛豫SiGe漏极层214和具有增强的载流子迁移率的应变硅沟道区203。
图6A至图6D是示出了根据本发明一个实施方式的用于形成具有应变半导体沟道区和重度掺杂漏极区的屏蔽栅极MOSFET器件的方法的简化横截面图。如所示出的，图6A至图6B示出了与图5A至图5B相似的方法和器件结构。在图6B中，在本体区204和外延(漂移)区206中形成沟槽202，这两个区都是弛豫SiGe异质结构。另外，在沟槽202的侧壁上形成应变硅层205。
在图6C中，沿着沟槽202的侧壁形成屏蔽电介质209。接下来，利用已知技术在沟槽202的底部中形成屏蔽电极211。例如，首先形成填充沟槽并在台面区(mesa region)上延伸的导电材料(例如，包含掺杂或未掺杂的多晶硅)。利用已知技术将导电材料深凹到沟槽202中，以形成屏蔽电极211。然后，沿着所暴露的上部沟槽侧壁并在台面表面上去除屏蔽电介质。
在图6C中，在屏蔽电极211上形成厚的电极间电介质(IED)层213。接下来，形成沿着上部沟槽侧壁延伸的栅极介电层208。利用例如多晶硅沉积和深腐蚀(etch back)的已知技术在沟槽202中形成凹槽式栅电极210。在图6D中，在栅电极210上形成介电区219。可利用在图4E至图4G中描述的方法来去除硅衬底和分级SiGe层并增加金属衬底218，以形成图6中的p型屏蔽栅极MOSFET。
注意，图6D中的p型屏蔽栅极器件结构与图3中的器件结构300相似，具有覆于金属衬底上的薄重度掺杂p型弛豫SiGe漏极层214和具有增强的空穴迁移率的应变硅沟道区。
根据本发明的实施方式，屏蔽栅极FET中的屏蔽电极可以是浮动的(即，未通过电力施加偏压的)、偏压至源极电势(例如，地电势)或偏压至与栅电极相同的电势。可在任何非有源区中形成栅极和屏蔽电极之间的电接触，诸如在芯片的端部或边缘区。
虽然以上包括本发明的具体实施方式的描述，但是，可使用各种修改、变化和替代方式。例如，虽然将硅作为衬底材料的一个实例，但可使用其它材料。利用沟槽MOSFET示出了本发明，但是，仅通过反转衬底的极性，便可将其容易地应用于诸如IGBT的其它沟槽栅极结构。类似地，将注入作为引入掺杂剂的一个实例，但是可利用其它掺杂方法(诸如气体或局部掺杂剂源)来提供掺杂剂以进行扩散，这取决于所使用的适当的掩模。所描述的工艺顺序是用于p-沟道FET的，但是，鉴于本公开，对于本领域的技术人员来说，修改这些工艺顺序来形成N-沟道FET将是显而易见的。而且，虽然将以上讨论的一些沟槽示出为在外延层内终止，但是，沟槽可能替代地穿过外延层并在衬底区内终止。此外，本发明不限于沟槽栅极结构并可用于形成其它器件中，诸如平面栅极垂直MOSFET、平面栅极垂直IGBT、二极管以及各种类型的晶闸管。
仅作为一个实例，图7示出了显示出根据本发明一个实施方式的p型平面功率MOSFET 700的简化横截面图。p型平面功率MOSFET 700在形成于弛豫SiGe异质结构704上的应变硅层722中具有导电沟道720。如以上参考图2的沟槽器件200和图3的器件300所描述的，沟道区720中的载流子迁移率可增强，从而使得MOSFET 700的器件性能更好。
如图7所示，轻度掺杂p型漂移区704在设置于金属衬底718上的薄重度掺杂p型半导体区702上延伸。两个区702和704均是弛豫SiGe异质结构，且区702是重度掺杂的，而区704是轻度掺杂的。N型本体区(或阱区)706位于漂移区704的上部中。高度掺杂p型源极区710位于本体区706的上部中，且重本体接触区708位于本体区706中靠近源极区710。
在图7中，栅极718在本体区706的表面上延伸并与源极区710和漂移区704交叠(overlap)。栅极718通过栅电介质716与其下面的层区隔离。本体区706的直接位于栅极718下方的部分形成MOSFET沟道区720。在本发明的实施方式中，应变沟道区720提供导电路径，其中载流子迁移率得以增强。
在图7中，源极导体730与源极区710和重本体区708电接触。金属衬底718接触用作漏极区的重度掺杂p型SiGe异质结构半导体区702。可利用诸如铜、铝等的金属形成源极和漏极导体。在平面MOSFET 700中，顶部和底部金属层对器件中的导电提供外部接触。
如上所指出的，希望具有重度掺杂p型SiGe异质结构半导体区702的薄层，以减小电阻。根据本发明的实施方式，可利用以上讨论的方法形成SiGe漂移区704和下面层的重度掺杂SiGe半导体区702。可利用各种衬底转移工艺来获得重度掺杂p型SiGe异质结构半导体区702的薄层，例如，以上结合图4A至图4G描述的转移工艺。
虽然已经示出并描述了本发明的某些实施方式，但是，理解本教导的本领域技术人员将认识到，本发明不仅仅限于这些实施方式。对于本领域技术人员来说，许多修改、改变、变化、替代和等同物将是显而易见的。因此，应理解，本发明旨在覆盖权利要求的范围内的所有变化、修改和等同物。

Claims (20)

1.一种场效应晶体管器件，具有覆于金属衬底上的异质结构半导体上的应变半导体沟道区，包括：
第一金属层；
第一半导体层，覆于所述第一金属层上，所述第一半导体层具有处于弛豫异质结构中的第一半导体材料和第二半导体材料，所述第一半导体层是重度掺杂的并且特征在于第一导电率；
第二半导体层，覆于所述第一半导体层上，所述第二半导体层具有处于弛豫异质结构中的所述第一半导体材料和所述第二半导体材料，所述第二半导体层具有比所述第一导电率低的第二导电率；
沟槽，延伸至所述第二半导体层中；
沟道区，具有靠近沟槽侧壁的所述第一半导体材料的应变层；
第二金属层，覆于所述第二半导体层上，
其中，所述沟道区中的导电的特征在于所述应变半导体层中的增强的载流子迁移率。
2.根据权利要求1所述的器件，其中，所述第一半导体层包括弛豫硅-锗(SiGe)异质结构。
3.根据权利要求2所述的器件，其中，所述第一半导体层包括大约20-30％的Ge。
4.根据权利要求2所述的器件，其中，所述第二半导体层包括弛豫SiGe结构。
5.根据权利要求2所述的器件，其中，所述沟道区包括应变硅层。
6.根据权利要求1所述的器件，其中，所述第一半导体层具有不大于大约3μm的厚度。
7.根据权利要求1所述的器件，其中，所述第一半导体层的特征在于1×1020cm-3或更高的掺杂浓度。
8.根据权利要求1所述的器件，其中，所述第一半导体层的特征在于1.0×1019cm-3或更高的掺杂浓度。
9.根据权利要求1所述的器件，其中，所述第一半导体层的厚度在大约0.5μm至大约3μm之间。
10.根据权利要求1所述的器件，其中，所述第一和第二半导体层是外延层。
11.根据权利要求1所述的器件，其中，所述底部金属层具有足够的厚度以支撑MOSFET器件。
12.根据权利要求1所述的器件，其中，所述底部导体层具有大约30-100μm的厚度。
13.根据权利要求1所述的器件，其中，所述场效应晶体管器件包括沟槽栅极MOSFET，所述沟槽MOSFET进一步包括：
栅极介电层，衬于所述沟道区附近的沟槽侧壁；
栅电极，所述栅电极通过所述栅极介电层与所述沟道区隔离；
源极区，在侧面与所述沟槽中的栅电极的每一侧相接；
漏极区，包括所述重度掺杂的第一半导体层的至少一部分；
漂移区，覆于所述漏极区上；以及
本体区，在所述漂移区上延伸。
14.根据权利要求1所述的器件，其中，所述场效应晶体管器件包括屏蔽栅极沟槽MOSFET，所述屏蔽栅极沟槽MOSFET进一步包括：
屏蔽电介质，衬于所述沟槽的侧壁和底表面；
屏蔽电极，位于所述沟槽的下部中，所述屏蔽电极通过所述屏蔽电介质与所述第二半导体层隔离；
电极间电介质，覆于所述屏蔽电极上；
所述沟道区，靠近沟槽侧壁的上部；
所述栅极介电层，衬于所述沟道区附近的沟槽侧壁；以及
栅电极，位于所述电极间电介质上的沟槽的上部中，所述栅电极通过所述栅极电介质与所述沟道区隔离。
15.根据权利要求14所述的器件，其中，所述第二p型半导体层包括：
源极区，在侧面与所述沟槽中的栅电极的每一侧相接；
漏极区，包括所述重度掺杂的第一半导体层的至少一部分；
漂移区，覆于所述漏极区上；以及
本体区，在所述漂移区上延伸。
16.一种场效应晶体管器件，具有覆于金属衬底上的异质结构半导体层上的应变半导体沟道区，所述器件包括：
第一金属层；
第一半导体层，覆于所述第一金属层上，所述第一半导体层具有处于弛豫异质结构中的第一半导体材料和第二半导体材料，所述第一半导体层是重度掺杂的且特征在于第一导电率；
第二半导体层，覆于所述第一半导体层上，所述第二半导体层具有处于弛豫异质结构中的第一半导体材料和第二半导体材料，所述第二半导体层具有比所述第一导电率低的第二导电率；
沟道区，具有覆于所述第二半导体层上的所述第一半导体材料的应变层；
栅极介电层，覆于所述沟道区上；以及
栅电极，覆于所述栅极介电层上；以及
第二金属层，覆于所述第二半导体层上，
其中，所述沟道区中的导电的特征在于，所述第一半导体材料的应变层中的增强的载流子迁移率。
17.根据权利要求16所述的器件，其中，所述第一半导体材料包括硅并且所述第二半导体材料包括锗。
18.根据权利要求16所述的器件，其中，所述沟道区包括应变硅层。
19.根据权利要求16所述的器件，其中，所述第一金属层具有足够的厚度以支撑所述场效应晶体管。
20.根据权利要求16所述的器件，其中，所述第一导体层具有大约30-100μm的厚度。
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