JP2003518749A - ゲートのブレークダウン保護機能付きのシリコンカーバイトｌｍｏｓｆｅｔ - Google Patents

ゲートのブレークダウン保護機能付きのシリコンカーバイトｌｍｏｓｆｅｔ

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Abstract

(57)【要約】 ゲート・リーチスルー（gate reach-through）保護機能付きの自己整合型ゲートをもつシリコンカーバイトLMOSFETとそれを製造する方法。LMOSFETは、ｐ型導電性のＳｉＣ半導体材料からなる第１層と、この第１層上に形成されｎ型導電性のＳｉＣ半導体材料からなる第２層とを有する。ｎ型導電性のソースおよびドレイン領域は、第２のＳｉＣ半導体層の内部に形成される。エッチされた溝は、第２のＳｉＣ半導体層と部分的に第１のＳｉＣ半導体層とに延びる。溝は、電気的に絶縁性の酸化物材料の層で覆われ、金属性の材料の層で部分的に充填され、これにより、ゲート構造を形成する。チャネル領域は、ゲート構造の下部の第１層に規定される。ゲート構造は、丸められて充填され、狭小な角部のないチャネル領域内に電流経路を設ける。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、特にシリコンカーバイト（ＳｉＣ）技術に優れているＵＨＦ伝送の
ような高電力応用に用いられる横型の金属−酸化物−半導体からなる電界効果ト
ランジスタ（LMOSFET）に関する。特に、本発明は、改良されたゲート・リーチ
スルー保護を備えた自己整合のゲート構造をもつSiC LMOSFETと、その製造方法
と、に関する。
【０００２】 （背景技術） 近年、高電力と高周波数応用において、シリコンの横型の二重拡散された金属
−酸化物−半導体からなる電界効果トランジスタ（Si LDMOSFET）を使用するこ
とが非常な勢いで増えてきた。これは、Si LDMOSFETが、バイポーラデバイスよ
りも単純なゲート駆動とより高速な応答を提供するためである。
【０００３】 Si LDMOSFETは、一般的には、自己整合型の技術を用いて製造され、ソースお
よびドリフト／ドレイン領域とオーバーラップするゲートを最小化する。オーバ
ーラップの最小化は、ゲート−ソース間容量とゲート−ドリフト／ドレイン容量
とを低く維持するために、批判される。この最小化は、デバイスの高周波性能に
も悪く影響する。セルピッチを減らすためにオーバーラップを減らし、デバイス
によって使用されるシリコン領域を確保することも望ましい。
【０００４】 シリコンカーバイト（ＳｉＣ）は、高周波数と高電力応用のための魅力的な半
導体材料である。高電力ＵＨＦ応用のためにＳｉＣを魅力的にする特性は、その
大きな臨界電界（Ｓｉの１０倍）とその大きな電子飽和速度（Ｓｉの２倍）であ
る。その大きな臨界電界はデバイスのブレークダウン電圧を増大させ、その大き
な飽和速度はピーク電流を増加させる。
【０００５】 図１は「自己整合シリコンカーバイトLMOSFET」という発明の名称で米国特許
出願されてペンディング中のNo.09/469454という番号の出願に開示されているLM
OSFET１０を示す図である。このSiC LMOSFETは、自己整合のゲート構造を含んで
おり、ゲート・リーチスルー(gate reach through)に対する保護を行う。図１の
LMOSFET１０は、大量にｎドープされたソースおよびドレイン領域１１，１２と
、Ｎエピタキシャル層１４により形成され少量だけｎドープされたドリフト層１
３と、ゲート酸化膜１６およびゲート金属１７からなる電気的に絶縁された自己
整合ゲート構造１５とを、少量だけドープされたＳｉＣのエピタキシャル層１８
（Ｐ−エピ層）上に形成している。ゲート構造１５は、ソースとドリフト領域１
１，１３のエッジ２０に対して略面一になったエッジ１９を有する。したがって
、ゲート−ソース間のオーバーラップとゲート−ドリフト領域間のオーバーラッ
プは、ゲート金属１７の厚さにより制御できるという利点が得られ、これらオー
バーラップを非常に小さくすることができる。Ｐ型のエピ層１８内のチャネル領
域２１は、LMOSFET１０のスレッショルド電圧より高い正電圧がゲート１５に印
加されたとき、極性反転により、ｐ型からｎ型に変換する。これにより、ソース
領域１１とドレイン領域１２のドリフト拡張領域１３との間の低抵抗電流経路が
形成される。
【０００６】 図１のLMOSFET１０は、類似の周波数と比べて線形性、効率および電力密度が
いずれもより優れており、またSi LDMOSFETより高い周波数で動作するという点
で多くの利点がある。しかしながら、このLMOSFETは、ソース側での電流がゲー
ト酸化膜１６がより大きな厚さをもつコーナー２２付近で流れなければならない
という事実により、より高いフォワード電圧の降下が生じる。すなわち、オン抵
抗がより高くなる。酸化膜がより厚くなると、反転層中の抵抗がより高くなり、
フォーワード電圧の降下がより大きくなる可能性がある。
【０００７】 そこで、SiC LMOSFETは、上述した問題を解決しなければならない。
【０００８】 （発明の概要） 以下に、ゲート・リーチスルー（gate reach through）保護付きの自己整合ゲ
ートをもつLMOSFETとその製造方法の概略を説明する。LMOSFETは、ｐ型LMOSFET
をもつＳｉＣ半導体材料の第１層と、第１層上に形成されｎ型導電性をもつ半導
体材料の第２層とを有する。ｎ型導電性をもつソースおよびドレイン領域は、第
２のＳｉＣ半導体層中に形成される。エッチされた溝は第２のＳｉＣ半導体層と
部分的に第１のＳｉＣ層とに形成される。その結果、ソースとドレイン領域は、
その溝に対して略横方向に形成される。その溝は、電気的に絶縁された酸化材料
の層で形成され、金属材料の層で部分的に充填され、これにより、ゲート構造が
形成される。チャネル領域は、ゲート構造の下の第１層に規定される。ゲート構
造のソース側の角部は、ソース領域によって一部か全体を取り囲まれ、チャネル
領域が狭小な角部をもたないようにして電流経路を形成する。ソース・ドレイン
領域とゲート構造にそれぞれ接続される電気的な接触部は、それぞれソース、ド
レインおよびゲート電極になる。
【０００９】 （発明の最良の実施形態） 本発明の利点、原理および種々の付加的な特徴は、図を含んだ実施形態を考慮
に入れてより十分に説明され、添付した図面を参照しながらより詳細に説明され
る。
【００１０】 図面は、本発明の概念を示す目的のものであり、寸法は省略していることを理
解するべきである。
【００１１】 図２は、本発明の一実施形態による、改良されたゲート・リーチスルー（gate
reach-through）保護付きの自己整合ゲート構造をもつＳｉＣ横型の金属−酸化
物−半導体からなる電界効果トランジスタ（LMOSFET）を製造するために用いら
れる層状のウエハ３０を示す図である。ウエハ３０は、基板３２の上面に形成さ
れたＰ−エピタキシャル層３４（Ｐ−エピ層）と、Ｐ−エピ層の上面に形成され
たＮ型のエピタキシャルＳｉＣ層３６（Ｎ−エピ層）とが形成された基板３２を
有する。基板３２は、ｎまたはｐドープされたＳｉやＳｉＣ半導体材料か、ある
いはドープされていないＳｉやＳｉＣ、またはガラスなどの絶縁材料で形成可能
である。Ｐ型およびＮ−エピ層３４，３６は、化学気相反応法（ＣＶＤ）のよう
な従来の手法でエピタキシャル成長され、そのエピタキシャル成長の最中に従来
のアルミニウム、ボロンおよび窒素を用いて不純物注入する。Ｐ−エピ層の厚さ
とドープ量は、LMOSFETの所望の電気的なブレークダウン電圧により選択される
。Ｎ−エピ層３６の厚さ（できるだけ薄くなるように選択される）とドープ量は
、LMOSFETの所望のブレークダウン電圧による低減された表面電界（RESURF）効
果を用いて選択される。Ｎ−エピ層３６のドープ量はまた、Ｐ−エピ層３４のド
ープ量とは無関係に選択される。
【００１２】 図３に示すように、ソースおよびドレイン領域４０，４２は、まず最初に、そ
の上面に選択的にＮ+の不純物を注入することにより、層状のウエハ３０を形成
する。イオン注入の深さは、図示のように、Ｎ−エピ層３６の厚さとほぼ同じか
、わずかに深くなるように選択される。Ｎ+の不純物は、所望の処理温度を使っ
て活性化される。Ｎ−エピ層が、ドリフト領域４３として知られる、少量だけｎ
ドープされたドレイン領域の拡張領域を都合よく形成することに注目されたい。
【００１３】 図４において、溝４４は、Ｎ−エピ層３６と部分的にＰ−エピ層３４をエッチ
したものである。溝４４は、カーブ状になった底部５０により接続された第１お
よび第２の対向側部４６，４８をもつ。これら側部４６，４８と底部５０が丸く
取り囲んでいるため、狭小な角部はほとんどなくなる。このような溝の形状は、
従来の反応性イオンエッチング（ＲＩＥ）と溝の底部５０の丸みを生成するエッ
チング方向性を提供する化学化合物とを用いて実現できる。丸みのある溝の底部
５０は、ウエットエッチング技術を用いても実現することができる。その技術は
通常、等方性エッチングによりカーブ状の底部をもつ溝を形成する。エッチング
は、溝４４の第１の側部４６がソース領域４０にオーバーラップし、溝４４がソ
ース領域４０より深い深さになるように行われる。
【００１４】 図５において、蒸着、熱酸化、またはその組み合わせ等の所望の従来の手法を
用いて、シリコン酸化物等の酸化材料の層５２が溝４４の側部４６，４８とカー
ブ状の底部５０の上面に形成される。カーブ状の溝の形状により、酸化層５２は
統一的な厚さに形成される。その後、溝４４は、ポリシリコン等の導電性材料の
層５４で部分的に充填される。層５４の導電性材料は、スパッタリングや化学気
相反応法（ＣＶＤ）等の好適な従来の手法を用いて溝４４に充填されうる。酸化
材料の下層５２に接続される導電性材料からなる層５４は、丸みのある角部６１
とエッジ部５７をもつ自己整合されたカーブ状のゲート構造５６を形成する。こ
れらエッジ５７は、ソースおよびドリフト領域４０，４３のエッジ５９と略面一
にされている。ゲート−ソース間領域とゲート−ドリフト間領域（エッジ）との
オーバーラップは、ゲート金属５４の厚さにより都合よく制御される。
【００１５】 図６は本発明によるSiC LMOSFET６０の完成図を示す図である。LMOSFET６０は
、図５に示す層状のウエハ３０の上面に二酸化シリコン等の酸化物からなる第２
の層６２を形成して完成される。酸化物からなる第２の層６２が溝４４の残りを
充填し、ウエハ３０の上面を電気的に絶縁する。開口部ウ６４，６６は、ソース
領域４０、自己整合のゲート構造５６（開口部は横方向に位置し、この図には見
えない）およびドレイン領域４２にアクセスするために酸化層６２，５２に定義
される。最後に、ソース領域４０、ゲート５６（不図示の接触部）およびドレイ
ン領域４への電気的な導電性を示す接触部６８，７０が従来の技術を利用して窓
６４，６６内に設けられる。接触部６８，７０（図面に図示されていない接触部
を含む）と、対応するソース領域４０、ドレイン領域４２およびゲート構造５６
は、LMOSFET６０のソース、ドレインおよびゲート電極を規定する。
【００１６】 LMOSFET６０は、ゲート電極構造５６の直下のＰ−エピ層３４内に規定される
チャネル領域７２を含む。チャネル領域７２は、LMOSFET６０のしきい値電圧よ
り高い正の電圧がゲート５６に印加されるとき、反転によりｐ型からｎ型に変換
する。ゲート構造５６は、丸い角部６１で曲がっているので、チャネル領域７２
内のキャリアは、反転の間、狭小な曲がりを形成しない（狭小な曲がりが減少す
ると、ゲート酸化膜の厚さが均一になってチャネル領域７２内のオン抵抗が減る
）。したがって、チャネル７２は、反転の間、ソース領域４０とドリフト領域４
３の間の非常に低い抵抗電流パスが徐々に曲がるようにする。これは、次に、LM
OSFET６０内のフォワード電圧の降下を減らす。
【００１７】 図７は本発明の第２の実施形態に係るゲート・リーチスルー（gate reach-thr
ough）付きの自己整合ゲートをもつSiC LMOSFET８０を示す図である。このLMOSF
ET８０は、（ゲート酸化膜８６とゲート金属８７を有する）ゲート構造８５が平
坦な底部の溝９０とともに形成され、その溝９０の側部９１，９２と底部９３が
角部９４，９５で接触している点を除いて、図６のLMOSFETと構造および製法が
ほとんど同じである。さらに、ソースおよびドレイン領域８２，８３は、Ｎ−エ
ピ層３６からＰ−エピ層３４にかけて全体的に延びる大きな不純物深さＤをもつ
。この大きな不純物深さＤは、（例えば、ゲート−ソース間領域のオーバーラッ
プを延ばして、ソース側の自己整合を犠牲にして）ソース領域８２を下方に延ば
し、ゲート電極のソース側角部９４を取り囲む。この結果、角部９４は、ソース
領域８２により完全に取り囲まれる。これで、ゲート構造８５のソース側部の角
部を曲げる必要がないチャネル領域８８が得られる。これにより、反転の間、チ
ャネル抵抗を低くし、結果としてLMOSFET８０のフォワード電圧の降下を減少さ
せる。ゲート構造８５のドレイン側の角部９５は、反転の間、抵抗値の増大には
ほとんど寄与しない。その理由は、Ｐ−エピ層３４に延びる拡散領域９６がゲー
ト構造８５のドレイン側の角部９５からキャリアを除去させるためである。この
ため、キャリアがドレイン領域に移動するとき、全体的に直線的な経路を通って
移動するようになり、キャリアがゲート構造８５のドレイン側の角部９５を通過
するとき、ドリフト領域にキャリアが急激に流れ込まなくなる。
【００１８】 ゲート−ソース間領域とゲート−ドリフト間領域のオーバーラップを最小にす
る自己整合の構造を与えることに加えて、本実施形態のLMOSFET構造は、都合よ
くＰ−エピ層内のチャネル領域を提供する。LMOSFETのチャネル領域は、LMOSFET
のしきい値電圧より高い正の電圧がゲートに印加されたとき、反転によりｐ型か
らｎ型に変わる。これにより、ソース領域とドレイン領域との間の低抵抗電流経
路を与える。
【００１９】 本実施形態のLMOSFETで得られる付加的な効果は、これらを設計する際に拡散
がソースの方向に横方向に延びないとき、ゲート・リーチスルー（gate reach t
hrough）の実質的な緩和を含む。これらの構造の空乏層はドリフト領域とドリフ
ト領域の下のＰ−エピ層に制限される。他の効果は、Ｎ−エピ層で形成されるド
リフト領域がインプラされたＮ−層よりも優れた移動度をもつことである。結果
として、エピタキシャルで形成されたドリフト領域は、オン抵抗を不所望に増や
すことなく、LMOSFETの電気的なブレークダウン電圧を増やす。エピタキシャル
で形成されたドリフト領域を使用することにより、設計者はこの領域のドーピン
グ濃度と厚さを特定する際に大きな自由度を得る。本発明のLMOSFETはまた、よ
り小さなピッチサイズをもつ。
【００２０】 さらに、本発明のSiC LMOSFETは、類似の周波数で比較した場合に、Si LDMOSF
ETよりも線形性、効率、電力密度および高周波動作がより優れている。さらに、
本発明のSiC LMOSFETは２GHzのＵＨＦ送信器内のSi LDMOSFETを置き換えること
ができ、伝送範囲を少なくとも４GHzまで広げることができる。
【００２１】 上述した発明は上述した実施形態を参照して説明されたが、本発明の精神を損
なわない波にで、種々の変形や変更が可能である。さらに、これら変形や変更の
すべては、添付の請求の範囲の範囲内で考慮される。
【図面の簡単な説明】
【図１】 「自己整合シリコンカーバイトLMOSFET」という発明の名称で米国特許出願さ
れてペンディング中のNo.09/469454という番号の出願に開示されているLMOSFET
１０を示す図。
【図２】 本発明の第１の実施形態によるゲート・リーチスルー保護機能付きの自己整合
型のゲートをもつSiＣ LMOSFETを製造するのに用いられる最初のウエハを示す断
面図。
【図３】 本発明のSiC LMOSFETの製造に用いられる種々のステップを示す図２のウエハ
の断面図。
【図４】 図３に続く図。
【図５】 図４に続く図。
【図６】 本発明の第１の実施形態によるSiC LMOSFETの断面図。
【図７】 本発明の第２の実施形態によるゲート・リーチスルー保護付きの自己整合ゲー
トをもつSiC LMOSFETの断面図。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA03 BB01 FF01 FF06 GG09 5F140 AA01 AA25 AA30 AC36 BA01 BA02 BA17 BB02 BB06 BB15 BC12 BD06 BE07 BE09 BF01 BF04 BF43 BG28 BG30 BG37 BG38 BH15 BH30 BK02 BK13 CC03

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ｐ型導電性のシリコンカーバイト半導体材料からなる第１層と、 前記第１層上に形成されるｎ型導電性のシリコンカーバイト半導体材料からな
    る第２層と、 前記第２のシリコンカーバイト半導体層内に形成されるｎ型導電性のソースお
    よびドレイン領域であって、前記第２のシリコンカーバイト半導体層のｎ型導電
    性よりｎ型の導電性が大きい、前記ソースおよびドレイン領域と、 第２のシリコンカーバイト半導体層と部分的に第１のシリコンカーバイト半導
    体層とに形成される溝であって、前記溝の略横方向に前記ソースおよびドレイン
    領域が形成され、前記溝は電気的に絶縁性の酸化物の層で覆われ、前記溝は金属
    材料の層で部分的に充填され、前記酸化物の層と前記金属材料の層とは自己整合
    型のゲート構造を形成する、前記溝と、 前記ゲート構造の下方の前記第１層内に規定されるチャネル領域と、 ソース、ドレインおよびゲート電極を形成するために、前記ソースおよびドレ
    イン領域と前記ゲート構造とに接続される電気的接触部と、を備え、 前記ゲート構造は、狭小な角部を持たないチャネル領域内に電流経路を設ける
    ことを特徴とする横型の金属−酸化物−半導体からなる電界効果トランジスタ（
    ＬＭＯＳＥＴ）。
  2. 【請求項２】 前記第１および第２のシリコンカーバイト半導体層を支持する基板をさらに備
    えることを特徴とする請求項１に記載のＬＭＯＳＦＥＴ。
  3. 【請求項３】 前記第１のシリコンカーバイト半導体層はエピタキシャル層であることを特徴
    とする請求項１に記載のＬＭＯＳＦＥＴ。
  4. 【請求項４】 前記第２のシリコンカーバイト半導体層はエピタキシャル層であることを特徴
    とする請求項１に記載のＬＭＯＳＦＥＴ。
  5. 【請求項５】 前記エピタキシャルの第２のシリコンカーバイト半導体層は、前記ドレイン領
    域から前記ゲート構造にかけて横方向に延びるドリフト領域を規定し、前記ゲー
    ト構造は前記ソースおよびドリフト領域に実質的に面一にされることを特徴とす
    る請求項４に記載のＬＭＯＳＦＥＴ。
  6. 【請求項６】 前記ソースおよびドレイン領域のそれぞれは、前記第２のシリコンカーバイト
    半導体層の厚さに少なくとも等しい深さをもつことを特徴とする請求項１に記載
    のＬＭＯＳＦＥＴ。
  7. 【請求項７】 前記溝は、丸い角部をもつ前記ゲート構造を与えるためにカーブ状の底部を含
    むことを特徴とする請求項６に記載のＬＭＯＳＦＥＴ。
  8. 【請求項８】 前記ソース領域は、前記第２のシリコンカーバイト半導体層に部分的に延び、
    前記溝の深さよりも大きな深さをもつことを特徴とする請求項１に記載のＬＭＯ
    ＦＥＴ。
  9. 【請求項９】 前記ソースおよびドレイン領域は、不純物注入された領域であることを特徴と
    する請求項１に記載のＬＭＯＳＦＥＴ。
  10. 【請求項１０】 ｐ型導電性のシリコンカーバイト半導体材料からなる第１層と、この第１層の
    上面に形成されｎ型導電性のシリコンカーバイト半導体材料からなる第２層とを
    有するウエハを用意するステップと、 前記シリコンカーバイト半導体層内にｎ型導電性のソースおよびドレイン領域
    を形成するステップと、 前記第２のシリコンカーバイト半導体層と部分的に前記第１のシリコンカーバ
    イト半導体層とをエッチングして溝を形成するステップであって、前記溝の略横
    方向に前記ソースおよびドレイン領域が形成され、電気的に絶縁性の酸化物材料
    からなる層で前記溝を覆い、金属性の材料からなる層で部分的に前記溝を充填し
    、前記酸化物材料の層と前記金属性の材料の層とが自己整合型のゲート構造を規
    定し、前記ゲート構造が前記第１層にチャネル領域を形成するステップと、 ソース、ドレインおよびゲート電極を形成するために、前記ソース領域および
    前記ドレイン領域と前記ゲート構造とに接続する電気的接触部を形成するステッ
    プと、を備え、 前記ゲート構造は、狭小な角部を持たないチャネル領域内に電流経路を設ける
    ことを特徴とする横型の金属−酸化物−半導体からなる電界効果トランジスタ（
    ＬＭＯＳＦＥＴ）を製造する方法。
  11. 【請求項１１】 前記ウエハは、前記第１および第２のシリコンカーバイト半導体層を支持する
    半導体基板をさらに備えることを特徴とする請求項１０に記載の方法。
  12. 【請求項１２】 前記ウエハを用意するステップは、基板上に前記第１のシリコンカーバイト半
    導体層をエピタキシャル的に形成することを特徴とする請求項１０に記載の方法
    。
  13. 【請求項１３】 前記ウエハを用意するステップは、基板上に前記第２のシリコンカーバイト半
    導体層をエピタキシャル的に形成することを特徴とする請求項１０に記載の方法
    。
  14. 【請求項１４】 前記エピタキシャルの第２のシリコンカーバイト半導体層は、前記ドレイン領
    域から前記ゲート構造にかけて横に延びるドリフト領域を規定し、前記ゲート構
    造は、前記ソースおよびドレイン領域と略面一にされることを特徴とする請求項
    １３に記載の方法。
  15. 【請求項１５】 前記ソースおよびドレイン領域を形成するステップは、イオン注入により行わ
    れることを特徴とする請求項１０に記載の方法。
  16. 【請求項１６】 前記ソースおよびドレイン領域は、前記第２のシリコンカーバイト半導体層の
    厚さ以上の深さをもつことを特徴とする請求項１０に記載の方法。
  17. 【請求項１７】 前記溝は、丸い角部をもつ前記ゲート構造を得るために、カーブ状の底部にな
    るようにエッチされることを特徴とする請求項１６に記載の方法。
  18. 【請求項１８】 前記ソース領域は、前記溝の深さより深くなるように、前記第１のシリコンカ
    ーバイト半導体層中に部分的に形成されることを特徴とする請求項１０に記載の
    方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049407A (ja) * 2009-08-28 2011-03-10 National Institute Of Advanced Industrial Science & Technology リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3428459B2 (ja) * 1998-09-01 2003-07-22 富士電機株式会社 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法
US6323506B1 (en) * 1999-12-21 2001-11-27 Philips Electronics North America Corporation Self-aligned silicon carbide LMOSFET
DE10223822A1 (de) * 2001-05-30 2002-12-05 Fuji Electric Co Ltd Halbleiterbauteil und Verfahren zu seiner Herstellung
US6620697B1 (en) * 2001-09-24 2003-09-16 Koninklijke Philips Electronics N.V. Silicon carbide lateral metal-oxide semiconductor field-effect transistor having a self-aligned drift region and method for forming the same
US7307309B2 (en) * 2004-03-04 2007-12-11 Texas Instruments Incorporated EEPROM with etched tunneling window
US7598134B2 (en) * 2004-07-28 2009-10-06 Micron Technology, Inc. Memory device forming methods
KR101910975B1 (ko) 2012-10-08 2018-10-23 삼성전자주식회사 트렌치 게이트를 포함한 파워 모스 트랜지스터 및 그 제조방법
EP3024018B1 (en) * 2013-07-19 2018-08-08 Nissan Motor Co., Ltd Semiconductor device
CN108735798A (zh) * 2018-04-02 2018-11-02 上海芯研亮投资咨询有限公司 具有低起始电压的SiC FET组件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070766A (ja) * 1983-09-26 1985-04-22 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63287064A (ja) 1987-05-19 1988-11-24 Fujitsu Ltd Ｍｉｓ形半導体装置およびその製造方法
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
JPH02110973A (ja) 1988-10-19 1990-04-24 Toshiba Corp Ｍｏｓ型半導体装置およびその製造方法
US5726463A (en) * 1992-08-07 1998-03-10 General Electric Company Silicon carbide MOSFET having self-aligned gate structure
US5399515A (en) * 1993-07-12 1995-03-21 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET and device
EP0676814B1 (en) 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JPH0888283A (ja) * 1994-09-16 1996-04-02 Fuji Electric Co Ltd 炭化ケイ素相補形ｍｏｓｆｅｔ
JPH08213606A (ja) * 1995-02-06 1996-08-20 Fuji Electric Co Ltd 炭化ケイ素横形高耐圧ｍｏｓｆｅｔ
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
JP3405681B2 (ja) * 1997-07-31 2003-05-12 株式会社東芝 半導体装置
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049407A (ja) * 2009-08-28 2011-03-10 National Institute Of Advanced Industrial Science & Technology リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ

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