JPH0294477A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0294477A
JPH0294477A JP63243814A JP24381488A JPH0294477A JP H0294477 A JPH0294477 A JP H0294477A JP 63243814 A JP63243814 A JP 63243814A JP 24381488 A JP24381488 A JP 24381488A JP H0294477 A JPH0294477 A JP H0294477A
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region
conductivity type
semiconductor
gate electrode
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Katsuhiko Hieda
克彦 稗田
Fumio Horiguchi
文男 堀口
Hiroshi Takatou
高東　宏
Fujio Masuda
舛田　富士雄
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Original Assignee
Toshiba Corp
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    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に微細なトランジスタ
の構造及びその製造方法に関する。
（従来の技術） ＭＯＳ　　ＬＳＩの高密度化、高集積化及び高速動作化
への傾向は、個々のＭＯＳ　　ＦＥＴの小型化、微細化
を指向している。ＭＯＳ　　ＦＥＴにおいて、ソース及
びドレイン領域間のいわゆるチャネル長を短かくするこ
とは、ＭＯ３Ｉ”ＥＴ全体の集積度を向上させゲート部
分の容量を減少させ素子の高速動作を可能とする。しか
し、逆にいわゆる短チヤネル効果によるＶＬｂの低下を
もたらす。
すなわち、例えば第１５図に示すＭＯＳ　　ＦＥＴにお
いて第１５図（ａ）のようにチャネル長りがソース及び
ドレイン部の拡散深さＸｊや空乏層の＋１１にくらべて
充分に大きい場合は、チャネル内の等電位線は図示の如
くほぼ平行となって、素子の動作はＬやＸｊに依存せず
に安定しているがＬが２μｓ程度以下となって、ソース
及びドレイン部の拡散深さや空乏層の巾と同程度の大き
さとなってくると。
第１５図（ｂ）のようにチャネル部の空乏層内の等電位
線はゆがめられてその分布は、ソース、ドレイン部の拡
散深さや空乏層のｉ］に依存するようになる。
このためにＭＯＳ　　ＦＥＴ　のしきい値電圧Ｖｔｈは
、Ｌの減少と共に低下し、又、Ｌの値の微小なバラツキ
がＶｔｈの大きなバラツキを招くこととなる。さらにソ
ース、ドレイン部の拡散深さやドレインに印加するドレ
イン電圧に依存してソース。
ドレイン間のパンチスルーを起こしやすくなる。
この困難を軽減するため、　ＸＪの小さいＭＯＳＦＥＴ
を作ることは１重要であるが製造工程での熱処理により
、Ｘｊを小さくできない。　このような不安定性や困難
性は、高集積化ＬＳＩを製造する上で大きな障害となっ
ている。
（発明が解決しようとする課題） 以上のように、従来のＭＯＳ　　ＦＥＴでは、短チヤネ
ル効果により、　　ＭＯＳ　　ＦＥＴの縮小化が困難で
ある等の問題点があった。
本発明は、　この様な問題点を解決したＭＯ８ＦＥＴ構
造と、その製造方法を提供するものである。
〔発明の構成〕
（６１題を解決するための手段） 本発明は一導電型半導体基板の素子領域表面に形成され
た溝に設けられたゲート電極と、前記素子形成領域表面
に形成された逆導電型でより高濃度の半導体領域と、前
記ゲート電極の両側の前記溝上部の基板表面に形成され
た基板と逆導電型の第１のソース、ドレイン領域と、前
記ゲート電極から離隔した基板表面に、第１のソース、
トレインに隣接して設けられた基板と逆導電型で第２の
ソース、ドレイン領域とを備え、前記第１のソース。
ドレイン領域は前記第２のソース、ドレイン領域より低
濃度である半導体装置を提供する。また本発明はその製
造に好適な半導体装置の製造方法を提供する。
また本発明は、一導電型半導体基板の素子領域表面に形
成された基板と逆導電型の第１の半導体領域と、この半
導体領域を貫通して前記基板に形成された溝に設けられ
たゲート電極と、前記溝の両側にあって前記半導体領域
に隣接して基板表面に設けられた前記第１の半導体領域
と共にソース。
ドレイン領域を構成する基板と逆導電型の第２の半導体
領域とを備え、前記第１の半導体領域は前本発明のＭＯ
Ｓ、ＦＥＴ構造を用いると、微細ＭＯ３ＦＥＴの問題点
を解決することができる。
溝堀り型ＭＯ８ＦＥＴは、ゲート電極が半導体基板中に
埋め込まれている構造のため、第１５図に示すように、
ソース、ドレイン拡散層がら空乏層は、従来ＭＯ３ＦＥ
Ｔのように、　チャネル中に深く侵入することはない。
したがって、　ＭＯＳ　　ＦＥＴ製造工程中の熱処理に
より、　ソース、ドレイン拡散層のＸ、が伸びてもソー
ス、トレイン拡散層から伸びる空乏層の拡がりにともな
う短チヤネル効果の影響を極力抑制することが可能とな
る。
またソース、ドレイン領域から離して素子形成領域表面
領域にのみ選択的にチャネルイオン注入層を形成し、実
効的にＶｔｈを溝の底のＭＯＳ　　ＦＥＴで決め、電流
駆動能力を維持している。ソース、ドレイン領域は、　
ｎ十不純物層と溝の側壁上部に溝が貫通するｎ−不純物
層により設けられる。このｎ不純物層によりドレイン耐
圧が著しく向上する。
また、ソース、ドレインとグーｊ−が接する領域のゲー
ト絶縁膜を選択的に厚くし、グー１−オーバーラツプ容
景を減らすことができる。このため、高速動作が可能と
なる。
（実施例） 以下１本発明の詳細な説明する。
第１図（ａ）、（ｂ）、（ｃ）は、一実施例のＭＯＳＦ
ＥＴの平面図とそのＡ−Ａ’断面図、Ｂ−Ｂ’断面図で
ある。不純物濃度Ｉ　Ｘ　１０”ｃｍ−’のｐ−型Ｓｉ
基板１の素子分離絶縁膜３で分離されたＭＯ３ＦＥＴ領
域内に、不純物濃度５　Ｘ　１０１１１ａｎ−’　、拡
散層深さ０．２ｐのｎ−型拡散層５が形成されていて、
その中に深さｄ＝０．５μｍの溝がこれを貫通して形成
されている。ｐ−型Ｓｉ基板は半導体ウェハーでもよい
し該ウェハーにｐ型不純物をドープしたｐ−型ウェルで
あってもよい。
素子形成領域表面領域にソース、ドレイン拡散層５から
離れて、不純物濃度５　Ｘ　１０１″ｃｍ−’のｐ型不
純物層であるチャネルイオン注入層８があり、ここでし
きい値電圧Ｖｔｈをコントロールしている。
また、溝の上を覆うように半導体表面にグー１へ絶縁膜
９があり、さらにその上にリンをドープしたポリＳｉか
ら成るゲート電極ｌＯが形成されている。このとき、ソ
ース、ドレイン電極が対面する絶縁膜の膜厚は、チャネ
ル部のゲート絶縁膜より厚く形成する。
例えば溝内で２０ｎｍ　、基板上面で２００ｎｍ厚であ
る。
また、ゲート電極１０をマスクにソース、ドレインの濃
い不純物層、ｎ型不純物−度５　Ｘ　ｔｏ２Ｇｃｍ−’
拡散層深さ０．２５趣のｎ十数散層１２がゲート電極を
マスクに自己整合的に形成されている。溝のチャネル方
向のｒｌＪＬは０．４５μｓである。
第５図（ａ）〜（ｄ）を用いて、このようなＭＯＳＦＥ
Ｔの製造工程の一実施例を説明する。（ａ）〜（ｄ）は
第１図Ａ−Ａ’の製造工程断面図である。
まず第５図（ａ）に示すように、不純物濃度１ｘ１０”
（！１１−’程度のｐ−型Ｓｉ基板１に例えば５０ｎｍ
程度の酸化膜（図示しない）を形成し、５ｉＪＮ４膜（
図示しない）をパターニングしてこれをマスクに、チャ
ネルストッパ不純物となるボロンを例えば８０ＫｅＶで
２　Ｘ　１０”　ａｎ−”イオン注入する。次に選択酸
化法により１例えば１０００℃０□／Ｈ２ｏ雰囲気で熱
酸化し、厚さ７００ｎｍ程度のＳｉｏ２膜により、素子
分離膜３を形成する。
この時の酸化により、チャネル・ストッパ不純物は、素
子分離絶縁膜の下及び横方向に拡散して。
領域２を形成する。この素子分離形成法は一例であって
、他の素子分離形成法を用いてもかまわない。　この後
、Ｓｉ表面を露出させ、新たに２Ｏｒ＋ｍ程度の熱酸化
膜４を形成した後、この厚い素子分離絶縁膜３をマスク
に全面に例えばリン（ｐ＋）イオンの注入を１ｏＯＫｅ
Ｖ、　　４Ｘ１０”ａｎ−”程度行ないｎ″型型数散層
５形成する。
次に第５図（ｂ）に示すように、全面にＣＶＤＳｉｏ２
膜６を２００ｎｍ程度堆積し、　ホトリソグラフィによ
りレジスト（図示せず）をパターニングし、これをマス
クにして反応性イオンエツチング（ＲＩＥ）？Ａにより
まずＣＶＤ　　ＳｉＯ，ｌ１％６をエツチングし、次い
で例えば塩素系または弗素系ガスを用いたＲＩＥにより
Ｓｉ基板に溝を形成する。Ｓｉエツチング前にレジスト
を除去しても良いし、溝を形成してからレジストを除去
しても良い。
このＣＶＤ　　ＳｉＯ，１ＩＣＩはここでは溝形成のマ
スク材として用いているから、この他にＣＶＤＳｉ３Ｎ
、膜や、それとの複合膜などでも良い。
次いで、溝の内壁のＲＩＥによるダメージ層を例えばド
ライ０□酸化とＮＨ４Ｆ液によるエツチングで除去した
後、熱酸化膜７を形成し、その後、例えばボロン（Ｂ＋
）イオンを１０ＫｅＶ、５Ｘ１０１１１１２１””程度
イオン注入し、素子形成領域表面領域にのみ選択的にｐ
型チャネル不純物層８を形成する。この熱酸化膜７の膜
厚を調整することによって素子形成領域表面に選択的に
ｐ型層を形成することを制御することが出来る。イオン
注入はチャネリング防止のため僅かに傾けて行なうが垂
直イオン注入法を用いても良い。
次に第５図（ｃ）に示すように、曲記熱酸化膜７を除去
した後、約２０ｎｍ程度の熱酸化膜９を介して。
例えばリンをドープしたポリＳｉ膜を堆積し、　パター
ニングすることによりゲート電極ＩＯを形成する。　こ
の後、例えば８５０℃のＯ，／Ｈよｏ雰囲気で熱酸化す
ることによりポリＳｉゲート電極１０の表面に１５０ｎ
ｍ程度の厚い酸化膜１１を形成する。　これはポリＳｉ
ゲート電極の対イオン注入マスク性を向−ヒさせる役割
をもつ。
次にソース、ドレイン領域のＳｉ基板表面を例えばＮｉ
１４Ｆ液等を用いてエツチングし露出させる。
その後、例えばヒ素（Ａｓ”）を５０ＫｅＶで５ＸＩＯ
１５１−′程度イオン注入し、　ｎ＋型不純物拡散層１
２を形成する。
次に第５図（ｄ）に示すように、全面に層間絶縁膜ＣＶ
Ｄ　　ＳｉＯ２／ＢＰＳＧを６００ｎｍ程度堆積し。
９００℃８０分のＢＰＳＧメルト工程を行ない全面を平
坦化した後、ソース、ドレイン、ゲート電極へ遺 のコンタクト１４を開口し、　ＡＱを全面にＷ積してホ
トリソグラフィ技術とＲＩＥ法により　ＡＭ層をパター
ニングし配線１５を形成する。このようにしてＭＯＳ　
　ＦＥＴの基本構造が完了する。
本構造によれば溝の深さｄがソース、ドレイン５．１２
の拡散層深さｘＪより深く形成され、　ソース、ドレイ
ン領域５，１２がチャネル８より上にあるので短チヤネ
ル効果が改善される。
また溝の底面に選択的に９層８があるためここでＶｔｈ
が決まり、溝の他の側面のチャネル領域はＶｔｈ決定に
寄与しない。つまり素子形成領域表面のしきい値は溝の
側面のｐ−のしきい値より低い。
　このため動作時、側面部の抵抗が小さく、ショートチ
ャネル効果を防止しながら９層８により大きな駆動能力
を得ることができる。
また、ソース、ドレインから溝の底のチャネル領域に至
る領域の不純物濃度の型は　ｎ十型不純物層１２−Ω−
型不純物層５−ｐ−型不純物領域（ウェハーまたはウェ
ル）−ｐ型不純物Ｎ！Ｊ８　（チャネル領域）となり、
　溝が貫通するｎ−型不純物層５を設けたことによりド
レイン耐圧が著しく向上する。
第２図（ａ）は　ｎ−型不純物層５を設けない比較例、
（ｂ）はｎ−型不純物層５を設けた本実施例の、夫々ブ
ー１−　’、！圧１〜５ｖにおけるドレイン電圧Ｖｄ−
トレイン電流Ｉｄの測定値である。チャネル＋ｉ＋Ｗ／
チャネル長Ｌ（溝ｒｌ）＝ｌＯμ＋ｎ１０．４５μｌ、
基板電圧Ｖｓｕｂ＝ＯＶである。比較例の１−レイン耐
圧が７Ｖ強であるのに対し本実施例ではＩＯＶ以上であ
る。これは５ｖ電源を用い、内部回路のドレイン電圧が
８ｖ程度までブー１−ストランプされたとしても正常に
動作することを示している。
第３図は種々のドレイン電圧Ｖｄに対するブーｈ・ トＰａ　／＠　Ｖ　ｇと基板電流［Ｉ　ｓｕｂ／　Ｗｅ
ｆ　（Ｌｌコの関係を示している。基板電流は比較例に
比べて１桁程度小さい。これはトレインでのインバクミ
ーイオン化により発生した電子正孔対の数が小さい事を
示しでいる。　この結果は本実施例のＭＯ）ＳＦＥＴが
比較例に比べて高い信頼性を持つことを予測させる。
第４図はストレス時間とドレイン電流Ｉｄの減少との関
係を示している。ブー１〜電圧は基板電流のピーク状態
にセラ！−された。　ドレイン電流Ｉｄの減少が最も顕
著となるゲート電圧である。ドレイン電流減少値−ｄＩ
ｄ／Ｉｄが先述の比較例に比べて改善されていることが
判った。これらの値は平面構造のＭＯＳＦＥＴ　に比べ
てもはるかに優れている。
第１図に示した構造は更に幾つかの特徴を有している。
１つは同構造が溝堀り型であるためソス、ドレイン間の
パンチスルーに対して強いというＩｔである。平面型Ｍ
Ｏ３ＦＥＴではチャネル下に高濃度層を設けてパンチス
ルーを押えることが良く行なわれるが逆に高濃度層の形
成は基板バイアスに対してしきい値が変化する基板バイ
アス効果を招き易い。本構造はパンチスルーに対して元
来強いので同観点で余り高濃度にする必要はなく基板バ
イアス効果は現われ難い。
また第１図（ｃ）に示したように、チャネルストソバ不
純物２のチャネルへの横方向拡散した領域が溝により削
り取られているため、狭チャネル効果にも強い構造にな
っている。この不純物層２により溝の側面の寄生チャネ
ルを防止している。
また構造的な特徴としては　０−型不純物層５を溝が貫
通する構造となっているので同不純物層は合せマスクな
く形成できることである。ゲート電極ｌＯに自己整合し
て　ｎ十型不純物層１２が形成されるのもこの構造の特
徴である。
更に基板表面のゲート電極とソース、ドレイン層が対す
る領域のゲート絶縁膜が選択的に厚くされ、ゲートとソ
ース、ドレイン間のオーバーラツプ容量が小さくなり素
子の動作速度を一層向−トさせている。
ｎ＋型不純物層１２の濃度は好ましくは　］、ＸＩＯ”
１４以上であり、　ｎ−型不純物層５は好ましくは５Ｘ
１０１１１〜ｌＸｌ０１９Ｇ−１である。
第６図〜第１１図は、本発明の他の実施例を説明するた
めの図である。まず第６図（ａ）〜（ｄ）の実施例につ
いて説明する。第６図（ａ）〜（ｄ）は、第１図（、）
のＡ−Ａ’断面工程図である。第５図の実施例では、溝
形成のマスクとして、　ＣＶ　Ｄ　　Ｓ　ｉＯＪ　ｌｌ
ｕを用いたが、第６図のようにＣＶＤ　Ｓｉ３Ｎ４膜６
□とＣＶＤ　　５ｉｎ２膜６２の複合膜を用いても良い
。
このようにすると、第６図（ａ）に示すように８１基板
のエツチングには、ＣＶＤ５ｉＯ□ＩＩ’Ｊ　６．を第
５図の場合と同じように用いることが可能である。
また第６図（ｂ）に示すようにゲート電極１０を形成し
た後、　ＣＶＤ　　ＳｉＯ□膜６□を例えばＮ　Ｈ４Ｆ
液を用いて、容易に選択的に除去することができる。次
に第６図（Ｃ）に示すように、　例えば８５０°ＣＯ、
／　ＨよＯ雰囲気で１０分程度酸化することによりポリ
Ｓｉゲート電極ｌＯの表面のみ選択的に　Ｓｉｏ。
膜１１を形成できる。　次に第６図（ｄ）に示すように
、このＳｉＯ２膜１１をマスクとしテ、　ＣＶＤ　Ｓｉ
、Ｎ４膜６．Ｑ熱すン酸でソース、ドレイン領域から選
択的に除去し、続いて、希弗酸でソース、ドレイン領域
のＳ　ｉ　Ｏ、ＤＩ　４を除去し、ソース、ドレイン領
域を露出させることができる。第６図（ａ）〜（ｄ）に
示した方法を用いると、ソース、ドレイン部を露出させ
るときに素子分離絶縁膜３の膜べりをバラツキ少なく、
小さく抑えることができる。また、ゲートとソース、ド
レイン間の絶縁膜をＳｉｎ、膜４、　ＣｖＤ　５１３Ｎ
４膜６□、ＣＶＤ　５ｉｎ２膜６□の積層膜で構成でき
るため厚くでき、ゲートとソース、ドレイン間のオーバ
ーランプ容量を小さくできる。
次に第７図の実施例について説明する。第７図（ａ）〜
（ｃ）は、第１図のＡ−Ａ’断面図の製造工程断面図で
ある。第５図の実施例では、ソース、ドレインへのコン
タクトを通常のＡ　Ｑ　Ｉｌｘを用いて行なったが、こ
の方法では、ゲート′ｒＩｊ、極ｌＯとコンタクト間の
マスク合わせの余裕を取る必要があり、集積度が向上し
にくいという問題があった。本方法では、第７図（ａ）
に示すように、第６図（ｃ）の工程の後、選択的にソー
ス、ドレイン領域を露出させ、全面にポリＳｉを例えば
１１００ｎ〜４００ｎｍ程度ＣＶＤ堆積し、９００℃６
０分のリン拡散等により、ドーピングする。ポリＳｉ膜
１６へのドーピングは、ヒ素やリンのイオン注入で行な
っても良い。また、ポリＳＬとソース、ドレインの界面
付近にイオンを注入するため、まず１１００ｎ程度堆積
し、　イオン注入し、さらに残りの膜厚分だけ堆積する
という２段階の堆積法とドーピング法を用いても良い。
次に第７図（ｂ）に示すように、９００℃、３０分程度
のアニールを行ない、　ポリＳ１膜１６からの不純物の
拡散を行ないソース、ドレイン領域にｎ十数散層１７を
形成する。
ここで、　ｎ十数散層１７はｎ−拡散層５のＸｊを越え
ないように形成しても良いし、又、越えても良い。さら
に通常のホトリソグラフィ技術と、ＲＩＥによりパッド
電極１６を加工する。
次に第７図（ｃ）に示すように、第５図（ｄ）の場合と
同じように層間絶縁膜１３を堆積し、平坦化した後、コ
ンタクトを開は配線層１５を形成して完成する。
この方法を用いると、■パッド電極は、ブー１〜？１ｉ
ｔｉｉと自己整合的に形成され、また、ブー１へ電極１
０の上部で加工できるため、ゲート電極１０が溝の外へ
延在しているため起こる面積の増加を克服することがで
きる。
すなわち、例えばコンタクトをブー１へ電極１０．１−
にあるパッド電極１６上で取ることが可能となり微細化
が達成できる。また■パッド電極１６は、ゲート電極１
０上や、素子分離絶縁膜３上に延在させることができる
ため、素子分離絶縁膜３−にでもコンタク１−・ホール
を開けることが可能となり、同じ素子面積で、大きなコ
ンタクトホールを開けることができ、コンタクト抵抗を
下げ素子の駆動電流を大きくすることができる。
次に第８図の実施例について説明する。第１図の実施例
では、素子分離絶縁膜として、選択酸化法により形成し
たフィールド絶縁膜を用いた。しかし、素子分離はこの
手段にこだわる必要はない。
第８図は、８１基板に例えば０．７μｍ程度の深さの溝
を形成した後、素子分前用堆積絶縁１１侍１８を埋め込
んだトレンチ型の素子分前を用いる実施例を示している
。素子分離絶縁膜としては、５ｊＯ２膜またはノンドー
プのポリＳｉ膜、または、　それらを組み合わせた多層
膜等を用いる。これらの素子分離法を用いると、素子分
離形状が平坦であるため、上の層の加工が極めて容易に
なる。　またＭＯＳＦＥＴの溝を素子分前膜上にも堀っ
て、ブー＋−′７Ｍ。
極１０を完全に、またはその一部を素子分離膜中に埋め
込むと、より平坦性が向上し、さらに加工性が向上する
。　さらに、ＭＯＳ　　ＦＥＴのチャネル巾方向（第８
図（Ｃ））において、ＭＯＳ　　ＦＥＴの溝の側面をこ
の素子分離絶縁膜１８で分離できるため、従来ｐ＋チャ
ネル・ストッパ層２で抑制していた寄生チャネルを完全
に抑えることが可能となり、素子の信頼性が著しく向上
する。
次に第９図の実施例について説明する。第１図の実施例
では、　ソース、ドレインのｎ−不純物層１２の位置関
係は、ゲート電極１０の下のＳＬ基板表面にｎ−不純物
層５があり、他のソース、ドレイン領域にｎ＋不純物層
１２があったが、　これは、第９図に示すようにｎ十不
純物層１２のｘｊを浅くし、その全体がｎ−不純物層５
に覆われるようにしても良い。このようにすると、より
浅い接合が実現でき、パンチスルー等の特性が’ｒ＋′
Ｉ￥の深さｄの影響を受けにくくなる。
次に第１Ｏ図の実施例について説明する。第１図の実施
例では、　ソース、ドレインの拡散層にＩｌ型と　ｎ十
型の２種類の濃度差をもつ不純物層を用いたが、第１０
図に示すようにｎ−型不純物層５か、あるいは、ｎ型不
純物層にして、不純物層の抵抗増加を抑えるため例えば
チタンシリサイド又はタングステンシリサイド等をソー
ス、ドレイン拡散層をゲート電極１０表面に張りつけて
も良い。この工程は第５図（Ｃ）の工程のときに行なっ
て良い。
すなわち、ソース、トレイン領域を選択的に露出させた
後にチタンやタングステンを堆積し、下地シリコンと熱
処理合金化してシリサイドを形成し、合金化しなかった
チタンやシリサイドをエツチング除去することにより行
なう。第１θ図ではゲート電極ｌＯをパターニング形成
後、通常用いられているＣＶＤ　　５ｉｎ２膜１９のゲ
ート電極ｌＯへの全面ＲＩＥ法を用いた側壁残し工程を
用いてゲート電極１０の側壁に絶縁膜１９を残置し、上
述した方法によりチタンシリサイドやタングステンシリ
サイドを形成している。尚、熱処理合金化によるシリサ
イドに代えて選択ＣＶＤによりタングステン等を貼りつ
けてもよい。
又、以上の実施例では全てｎチャネルＭＯ８ＦＥＴにつ
いて述べたが、ｐチャネルＭＯ３ＦＥＴについても全く
同様であり、不純物あるいは基板の導電型を変えること
で対応できることは言うまでもない。　ｐチャネルＭＯ
８ＦＥＴの場合を第１１図に示す。
第１２図、第１３図に本発明の更に他の実施例を示す。
第１２図はゲート電極の端の部分を基板上に出さずに溝
の中に完全に埋め込んだ実施例である。このようにする
ことによって段差を減少させ平坦性が向上し、上の層の
加工をより容易にする。第１２図（ｃ）に示されるよう
に溝の加工時に素子分離１１傭もエツチングしておりゲ
ート電極１０を溝に埋めるようにしている。第１３図に
製造工程を示す如く、熱酸化膜４、ＣＶＤ　　Ｓｉ、Ｎ
４膜６□、ＣＶＤＳｉｏ２膜６□にホトリソグラフィに
より溝が形成され、この時ゲート電極延在部の素子分離
絶縁膜もエツチングされる（第１３図ａ）。　この後、
第１図と同様チャネルイオン注入し、ゲート酸化を行な
って（第１３図ｂ）ゲートポリシリコンを堆積する。ポ
リシリコンへの不純物ドープののち、レジスト（図示せ
ず）を塗布し全面をエッチバックして溝部に埋込む（第
１３図Ｃ）。　しかる後ＣＶＤ５ｉｎ、股６よ、Ｓｉ、
Ｎ４膜６□、熱酸化膜４を除去し、ＣＶＤ絶縁膜１９の
全面ＲＩＥによる側壁残しを行なって　ｎ十型不純物層
１２をイオン注入形成する。（第１３図Ｃ） 溝はゲートコンタクト部の中央部において台地を残すよ
うに形成され、溝を全て同−巾で形成してポリシリコン
が平坦に残るようにしている。
第１４図は、熱酸化膜４、ＣＶＤ　　Ｓｉｎ、１１５６
．形成後溝を形成し、更にＣＶ　Ｄ　Ｓ　ｉｏ２膜６４
を堆積して全面ＲＩＥによる側壁残しを行なって更にエ
ツチングして溝を堀下げ、側壁残し膜を残したままゲー
ト酸化を行なうようにした実施例である。
以上本発明を種々の実施例により説明したがこれに限ら
れるものではない。
構造上も種々変形が可能で、例えばチャネル領またチャ
ネル底部のｐ型層もイオン注入により形成するものの他
ｐ型基板基板上に　ｐ″型エピタキシャル層を形成して
Ｐ型基板に達するよう或いは更に深くブー１へ溝を形成
してもよい。また、ｎ十層のＸ、をｎ−層のＸＪより浅
くしつつ　ｎ＋層が溝側壁に達する構造でもよい。
尚、各領域の不純物６度も例示したものの他他の値でよ
く　ｐ−型半導体基板（またはウェル）は１×１０１５
〜１×１０１５■−１，チャネルのＰ型不純物層は１×
１０１５〜５Ｘ１０”■−３、ソース、ドレインのｎ−
型不純物層はＩ　Ｘ　１０”　〜Ｉ　Ｘ　１０”　ｅｘ
−３、ｎ＋型不純物層はｌ　Ｘ　１０”’−Ｉ　Ｘ　１
０”ｃｍ−’から選ばれる。
その池水発明の趣旨を逸脱しない範囲で種々変形して実
施できる。
〔発明の効果〕
本発明によれば従来のＭＯＳ　　ＦＥＴ　の問題点を改
善し、４Ｗ微廁ヘトレイン耐圧、電流１駆動能力に優れ
、信頼性の良いＦ　Ｅ　”Ｉ’を得ることができろ。
【図面の簡単な説明】
第１図は本発明の実施例の図、第２図、第３図。 第４図は本発明Ｆ”　Ｅ　Ｔの特性を説明する図、第５
図は製造方法を説明する図、第６図、第７図、第８図、
第９図、第１Ｏ図、第１１図は本発明の他の実施例の図
、第１２図、第１３図、第１４図は本発明の更に他の実
施例の図、第１５図は従来の問題点を説明する図である
。 代理人　弁理士　則　近　憲　佑 同　　松山光之 第 図 ＬＢ′ ドし仁ノ電圧Ｖ、ｌ （ｂ） ひ （Ｖ） 第 図 ！、４゜ 第 図 第 図 Ｌ８′ 第 図 第 図 第 図

Claims (14)

    【特許請求の範囲】
  1. （１）一導電型半導体基板の素子領域表面に形成された
    溝に設けられたゲート電極と、前記溝の底部に形成され
    た基板と同導電型でより高濃度の半導体領域と、前記ゲ
    ート電極の両側の前記溝上部の基板表面に形成された基
    板と逆導電型の第１のソース、ドレイン領域と、前記ゲ
    ート電極から離隔した基板表面に、第１のソース、ドレ
    インに隣接して設けられた基板と逆導電型の第２のソー
    ス、ドレイン領域とを備え、前記第１のソース、ドレイ
    ン領域は前記第２のソース、ドレイン領域より低濃度で
    ある半導体装置。
  2. （２）一導電型半導体基板の素子領域表面に形成された
    基板と逆導電型の第１の半導体領域と、この半導体領域
    を貫通して前記基板に形成された溝に設けられたゲート
    電極と、前記溝の両側にあって前記半導体領域に隣接し
    て基板表面に設けられた前記第１の半導体領域と共にソ
    ース、ドレイン領域を構成する基板と逆導電型の第２の
    半導体領域とを備え、前記第１の半導体領域は前記第２
    の半導体領域より低濃度である半導体装置。
  3. （３）前記第２の半導体領域はゲート電極の基板表面へ
    の張り出し部に自己整合して設けられている請求項２記
    載の半導体装置。
  4. （４）溝内部のゲート絶縁膜より基板上面のゲート絶縁
    膜が厚い事を特徴とする請求項３記載の半導体装置。
  5. （５）前記ゲート電極は基板の溝に自己整合して基板上
    に突出して設けられ、その側壁から間隔を置いてゲート
    電極に自己整合して前記第２の半導体領域が設けられて
    成ることを特徴とする請求項２記載の半導体装置。
  6. （６）一導電型半導体基板の素子領域表面に形成された
    基板と逆導電型の半導体領域と、この半導体領域を貫通
    して前記基板に形成された溝に設けられたゲート電極と
    、前記溝の両側にあって前記半導体領域に隣接した基板
    表面に設けられた高融点金属又はそのシリサイド膜とを
    備えた半導体装置。
  7. （７）一導電型半導体基板の素子表面に形成された基板
    と逆導電型の第１の半導体領域と、この半導体領域を貫
    通して前記基板に設けられた溝に形成したゲート電極と
    、前記溝の両側にあって前記半導体領域に隣接して基板
    表面に設けられたソース、ドレインを構成する基板と逆
    導電型の第２の半導体領域とを備え、前記ゲート電極の
    設けられた溝は溝側壁部に溝底部よりしきい値が低い領
    域を有し、前記第１の半導体領域は第２の半導体領域よ
    り低濃度に設けられている半導体装置。
  8. （８）溝底部には基板と同導電型の不純物層が設けられ
    、素子間領域にはフィールド絶縁膜が設けられ、フィー
    ルド絶縁膜周囲のチャネルストップ層が溝側壁に隣接し
    ていることを特徴とする請求項７記載の半導体装置。
  9. （９）素子間領域には堆積膜によるフィールド絶縁膜が
    埋込まれ、溝のチャネル幅がこのフィールド絶縁膜によ
    り規定されている事を特徴とする請求項７記載の半導体
    装置。
  10. （１０）基板の不純物濃度が１×１０＾１＾５〜１×１
    ０＾１＾７ｃｍ＾−＾３であることを特徴とする請求項
    １、２、６、又は７記載の半導体装置。
  11. （１１）溝底部の基板と同導電型の不純物層の不純物濃
    度が１×１０＾１＾６〜５×１０＾１＾７ｃｍ＾−＾３
    である事を特徴とする請求項１、２、６又は７記載の半
    導体装置。
  12. （１２）第１の領域の不純物濃度が１×１０＾１＾０〜
    １×１０＾２＾０ｃｍ＾−＾３である事を特徴とする請
    求項１、２、６又は７記載の半導体装置。
  13. （１３）第２の領域の不純物濃度が１×１０＾２＾０〜
    １×１０＾２＾１ｃｍ＾−＾３である事を特徴とする請
    求項１、２又は７記載の半導体装置。
  14. （１４）一導電型半導体基板の素子間領域にフィールド
    絶縁膜を形成する工程と、素子形成領域表面に逆導電型
    の不純物層を形成する工程と、この不純物層を貫通して
    溝を形成する工程と、溝の底部に基板と同導電型の不純
    物を導入する工程と、前記溝にゲート電極を配設する工
    程と、このゲート電極に自己整合してソース、ドレイン
    領域を溝から隔離して形成する工程とを備えてなる半導
    体装置の製造方法。
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