DE69518684T2 - Herstellungsverfahren für ein Feldeffekt-Halbleiterbauelement - Google Patents

Herstellungsverfahren für ein Feldeffekt-Halbleiterbauelement

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Description

  • Die vorliegende Erfindung bezieht sich im allgemeinen auf ein Herstellungsverfahren einer Halbleiteranordnung. Insbesondere bezieht sich die vorliegende Erfindung auf ein Herstellungsverfahren einer Halbleiteranordnung, welche als Leistungshalbleiteranordnung verwendet wird und beispielsweise geeignet für einen MOSFET (metal oxide semiconductor field effect transistor) eines Vertikaltyps, einen IGBT (insulated gate bipolar transistor) oder einen MOSIC als einzige Einheit oder in Verbindung mit einer Leistungshalbleiteranordnung verwendet werden kann.
  • Die EP-A-0 583 023 offenbart ein Verfahren zur Herstellung eines mit Graben versehenen DMOS-Transistors, bei welchem Gräben in einem Halbleitersubstrat durch reaktives Ionentrockenätzen (RIE) unter Verwendung einer Maskenschicht gebildet werden. Die Gräbenwände und Ecken werden durch ein isotropes Plasmapunktlochätzen (plasma round hole etch) und das Aufwachsen eines Opferoxids geglättet, welches nachfolgend abgestreift wird. Benachbart zu den Gräben werden Basisschichten und Sourcegebiete durch Implantieren von Verunreinigungen bzw. Störstellen gebildet. Schließlich werden Source- Gate- und Drainelektroden gebildet.
  • Die Druckschrift H.-R. Chang et al. IEEE Transactions on Electron Devices, Bd. ED-34, Nr. 11 (1987), Seiten 2329 bis 2334, ist auf das Herstellen von selbstjustierten UMOSFET's gerichtet, in welchen Gräben durch RIE unter Verwendung einer Maske gebildet werden. Eine dünne Schicht eines Opferoxids wächst nach der Grabenbildung auf und wird danach weggeätzt, um die beschädigten Oberflächen der Gräben zu entfernen und um ebenfalls die Grabenecken partiell zu glätten. Schließlich werden Elektroden zur Bildung der Sourceelektroden, der Gatelektroden und der Drainelektrode hergestellt.
  • Die EP-A-550 770 offenbart ein Verfahren für Halbleiteranordnung entsprechend dem Oberbegriff des Anspruchs 1.
  • Vor kurzem wurde ein Leistungs-MOSFET eines Vertikaltyps in vielen technischen Gebieten bezüglich verschieder Merkmale davon wie einer Hochfrequenzcharakteristik, einer schnellen Umschaltgeschwindigkeit und einer Ansteuerung mit geringer Energie verwendet. Die Nikkei Electronics (Nikkei- McGraw-Hills, Inc., May 19, 1986, S. 165-188) besagt, dass sich der Brennpunkt der Entwicklung des Leistungs-MOSFET's sich auf einen Typ mit geringer Halte- bzw. Aushaltespannung (withstand voltage) und auf einen Typ mit hoher Aushaltespannung verschoben hat und dass der Durchlasswiderstand (ON-resistance) des Leistungs-MOSFET's mit einer Aushaltespannung von 100 V oder weniger auf einen Pegel von 10 m Ω aus dem Grund verringert worden ist, dass die Kanalbreite pro Einheitsfläche unter Verwendung der Mikroverarbeitung der LSI für die Herstellung des Leistungs-MOSFET's oder durch eine Verbesserung der Form des Leistungs- MOSFET's vergrößert worden ist. Die Beschreibung dieses Magazins konzentriert sich auf die vorherrschenden Leistungs- MOSFET's eines Vertikaltyps unter Verwendung von Zellen eines DMOS-Typs (doppelter Diffusionstyp), wobei erörtert wird, dass der DMOS-Typ Vorteile eines hohen Herstellungsertrags und niedriger Kosten infolge der Verwendung des planaren Prozesses besitzt, welcher sich durch die Verwendung einer ebenen Hauptoberfläche eines Siliziumwafers für den Kanalteil zeigt.
  • Demgegenüber ergibt sich zusammen mit dem Ausbreiten des vertikalen Leistungs-MOSFET's eine erhöhte Nachfrage nach einem verringerten Verlust und verringerten Kosten, während die Verringerung des Durchlasswiderstands der Mikroverarbeitung und der Verbesserung der Zellenform die Grenzen erreicht hat. Entsprechend der japanischen Veröffentlichung eines nicht geprüften Patents mit der Nr. 63- 266882 besitzt beispielsweise der DMOS-Typ den Minimalpunkt, von welchem aus sich der Durchlasswiderstand nicht verringern wird, wie klein auch immer die Dimension der Einheitszelle durch Mikroverarbeitung gestaltet wird, und es ist bekannt, dass der Hauptgrund des Vorhandenseins des Minimalpunkts in einem Ansteigen des Widerstands des JFET's (junction filed effect transistor) liegt, welcher eine Komponente des Durchlasswiderstands darstellt. Des weiteren beträgt wie in der japanischen Veröffentlichungsschrift des nicht geprüften Patents mit der Nr. 2-86136 offenbart die Dimension der Einheitszelle, mit welcher der Durchlasswiderstand den Minimalpunkt annimmt, unter der derzeitigen Mikroverarbeitungstechnologie etwa 15 um.
  • Verschiedene Konstruktionen wurden bei einem Versuch vorgeschlagen, diese Grenze zu überwinden. Gemeinsam ist bei diesen Vorschlägen eine Konstruktion, bei welcher ein Graben auf einer Elementeoberfläche gebildet wird und ein Kanalteil auf einer Seitenoberfläche des Grabens gebildet wird, und diese Konstruktion kann den obigen JFET-Widerstand deutlich verringern. Des weiteren ist bei einer Konstruktion, bei welcher der Kanalteil auf der Oberfläche der Grabenseite gebildet wird, sogar dann, wenn die Dimension der Einheitszelle verringert ist, das nachfolgende Ansteigen des JFET-Widerstands vernachlässigbar. Daher gibt es dahingehend keine Grenzen, dass der Durchlasswiderstand den Minimalpunkt gegenüber der Verringerung der Dimension der Zelle annimmt, anders als bei der Beschreibung der japanischen Veröffentlichungsschrift des nicht geprüften Patents mit der Nr. 63-266882, und die Dimension der Einheitszelle kann weiter bis zu den Grenzen der Mikroverarbeitung verringert werden, wobei 15 um nach unten überschritten werden.
  • Beispiele des herkömmlichen Herstellungsverfahrens mit der obigen Konstruktion mit dem Kanalteil auf der Oberfläche der Grabenseite wurden beispielsweise in der internationalen Veröffentlichungsschrift Nr. PCT WO93/03502 und der japanischen Veröffentlichungsschrift des nicht geprüften Patents mit der Nr. 62-12167 offenbart, und die Ergebnisse der Untersuchung wurden in der ISPSD '93, Seiten 135 bis 140 offenbart.
  • Fig. 25(a) und 25(b) zeigen eine Draufsicht auf den in der internationalen Veröffentlichungsschrift Nr. PCT WO93/03502 offenbarten MOSFET und eine entsprechende Querschnittsansicht, und Fig. 26 bis 37 zeigen Querschnittsansichten des MOSFET's, welche das Herstellungsverfahren davon entsprechend derselben Veröffentlichung veranschaulichen.
  • Das obige Herstellungsverfahren wird im folgenden beschrieben.
  • Zu allererst wird wie in Fig. 26 veranschaulicht ein Wafer 21 mit einer n&supmin;-Typ Epitaxialschicht 2 bereitgestellt, welche auf der Hauptoberflächen eines aus n&spplus;-Typ Silizium hergestellten Halbleitersubstrats 1 gebildet wird. Dieses Halbleitersubstrat 1 besitzt eine Störstellenkonzentration von etwa 10²&sup0; cm&supmin;³, während sich die n&supmin;-Typ Epitaxialschicht 2 auf eine Dicke von etwa 7 um und eine Störstellenkonzentration von etwa 10¹&sup6; cm&supmin;³ entwickelt. Eine Feldoxidschicht 60 wird auf eine Dicke von etwa 60 nm durch thermisches Oxidieren der Hauptoberfläche des Wafers 21 gebildet, und danach wird eine Resistschicht 61 aufgetragen und durch die der Öffentlichkeit bekannte Fotolithographietechnik strukturiert, wobei der mittlere Teil davon geöffnet ist, dessen Ort mit einem Ort der Zellenbildung übereinstimmt. Danach werden Borionen (B&spplus;) durch die Feldoxidschicht 60 unter Verwendung der Resistschicht 61 als Maske implantiert.
  • Nach dem Entfernen der Resistschicht 61 wie in Fig. 27 erläutert wird eine p-Typ Diffusionsschicht 62 auf eine Übergangstiefe von etwa 3 um gebildet. Die p-Typ Diffusions schicht 62 wird ultimativ Teil einer p-Typ Basisschicht 16 (wird hierin später beschrieben) und spielt eine Rolle beim Verbessern des Stoßwiderstands bzw. Wellenwiderstands (surge resistance) durch stabiles Hervorrufen eines Durchschlags auf dem Bodenteil der p-Typ Diffusionsschicht 62, wenn eine hohe Spannung an eine Drainelektrode und eine Sourceelektrode angelegt wird.
  • Als nächstes wird wie in Fig. 27 veranschaulicht eine Siliziumnitridschicht 63 auf eine Dicke von etwa 200 nm auf der Hauptoberfläche des Wafers 21 aufgetragen. Die Siliziumnitridschicht 63 wird in eine gitterähnliche offene Struktur mit Öffnungen einer Teilung (Dimension einer Einheitszelle 15) a strukturiert. Nebenbei bemerkt, es wird eine Maskenausrichtung derart auf die offene Struktur angewandt, dass die p-Typ Diffusionsschicht 62 in dem mittleren Teil der Teilung positioniert werden kann.
  • Darauf folgend wird wie in Fig. 28 veranschaulicht die Feldoxidschicht unter Verwendung der Siliziumnitridschicht 63 als Maske geätzt, danach wird ein Graben 64 durch Ätzen der n-Typ Epitaxialschicht 2 auf eine Tiefe von etwa 1,5 um gebildet.
  • Wie in Fig. 29 veranschaulicht wird zu dieser Zeit der Graben 64 unter Verwendung der Siliziumnitridschicht 63 als Maske thermisch oxidiert, wobei eine bekannte Oxidationstechnik wie LOCOS angewandt wird (local oxidation of silicon). Durch diese Oxidation wird eine selektive Oxidschicht, d. h. eine LOCOS-Oxidschicht 65, gebildet, und es wird gleichzeitig ein U-Graben 50 auf der Oberfläche der durch die LOCOS-Oxidschicht 65 erodierten n&supmin;-Typ Epitaxialschicht 2 gebildet, und es wird die Form des Grabens 50 festgelegt.
  • Danach werden wie in Fig. 30 veranschaulicht Borionen durch eine dünne Feldoxidschicht 60 unter Verwendung der LOCOS-Oxidschicht 65 als Maske zur Bildung der p-Typ Basisschicht 16 implantiert. Bei diesem Prozess stimmt die Grenzoberfläche zwischen der LOCOS-Oxidschicht 65 und der Feldoxidschicht 60 mit einer Selbstjustierungsposition überein, und dementsprechend kann ein Gebiet, in welches Borionen zu implantieren sind, genau definiert werden.
  • In dem nächsten Prozess wird wie in Fig. 31 veranschaulicht eine thermische Diffusion durchgeführt, um eine Übergangstiefe von etwa 3 um zu erlangen. Durch diese thermische Diffusion werden die vorausgehend in dem in Fig. 27 veranschaulichten Prozess gebildete p-Typ Diffusionsschicht 62 und die Diffusionsschicht der in dem in Fig. 30 veranschaulichten Prozess implantierten Borionen in der einzigen p- Typ Basisschicht 16 integriert, und es werden beide Endoberflächen der p-Typ Basisschicht 16 selbstjustierend an der Position der Seitenwände des U-Grabens 50 definiert.
  • Im folgenden werden wie in Fig. 32 veranschaulicht Phosphorionen durch die dünne Feldoxidschicht 60 unter Verwendung sowohl einer Resistschicht 66, welche durch eine auf dem mittleren Teil der Oberfläche der p-Typ Basisschicht 16 belassenen Struktur strukturiert wird, die von der LOCOS-Oxidschicht 65 umgeben ist, welche auf der Oberfläche des Wafers 21 durch eine gitterähnliche Struktur gebildet wird, als auch der LOCOS-Oxidschicht 65 zur Bildung der n&spplus;-Typ Sourceschicht 4 implantiert. In diesem Prozess stimmt ähnlich wie bei der mit Borionen in dem in Fig. 30 veranschaulichten Prozess durchgeführten Ionenimplantierung der Grenzteil zwischen der LOCOS-Oxidschicht 65 und der Feldoxidschicht 60 mit einer Selbstjustierungsposition überein, und dementsprechend kann ein Gebiet, in welches Phosphorionen zu implantieren sind, genau definiert werden.
  • Danach wird wie in Fig. 33 veranschaulicht die n&spplus;-Typ Sourceschicht 4 gebildet, und gleichzeitig wird der Kanal 5 durch thermische Diffusion auf eine Übergangstiefe von 0,5 bis 1 um festgelegt. Durch diese thermische Diffusion wird die Endoberfläche, welche sich in Kontakt mit dem U-Graben 50 in dem Gebiet der n&spplus;-Typ Soruceschicht 4 befindet, selbstjustierend definiert.
  • Als Ergebnis der in Fig. 30 bis 33 veranschaulichten Prozesse können die Übergangstiefe und die Form der p-Typ Basistyp 16 festgelegt werden.
  • Wie in Fig. 34 veranschaulicht wird nun die LOCOS-Oxidschicht 65 durch Nassätzen entfernt, um eine innenseitige Wand 51 des U-Grabens 50 bloßzulegen, und danach wird eine Gateoxidschicht 8 auf eine Dicke von etwa 60 nm durch thermische Oxidation gebildet.
  • Als nächstes wird wie in Fig. 35 veranschaulicht eine Polysiliziumschicht auf eine Dicke von etwa 400 nm auf die Hauptoberfläche des Wafers 21 aufgetragen.
  • Darauf folgend werden wie in Fig. 36 veranschaulicht Borionen durch die Oxidschicht 67 unter Verwendung der strukturierten Resistschicht 68 als Maske bei der Präparierung zur Bildung einer p&spplus;-Typ Basiskontaktschicht 17 implantiert.
  • Danach wird wie in Fig. 37 veranschaulicht die p&spplus;-Typ Basiskontaktschicht 17 durch die thermische Diffusion auf eine Übergangstiefe von etwa 0,5 um gebildet.
  • Nachfolgend wird wie in Fig. 25(b) veranschaulicht ein Zwischenschicht-Isolierfilm 18 mit BPSG (boron phosphate silicate glass) auf der Hauptoberfläche des Wafers 21 gebildet, und es werden Kontaktlöcher in Teilen des Zwischenschicht-Isolierfilms 18 gebildet, um die p&spplus;-Typ Basiskontaktschicht 17 und die n&spplus;-Typ Sourceschicht 4 bloßzulegen. Des weiteren wird eine Sourceelektrode 19 mit einer Aluminiumschicht gebildet, um einen ohmschen Kontakt zwischen der Sourceelektrode 19 und der p&spplus;-Typ Basiskontaktschicht 17 und der n&spplus;-Typ Sourceschicht 4 durch die Kontaktlöcher zu erzielen. Darüber hinaus wird eine (nicht veranschaulichte) Passivierungsschicht zum Schutz der Aluminiumschicht durch das Plasma-CVD-Verfahren oder dergleichen unter Verwendung von Siliziumnitrid gebildet. Demgegenüber wird auf der Rückseitenoberfläche des Wafers 21 eine Drainelektrode 20 mit drei Schichten einer Ti-Schicht, einer Ni- Schicht und einer Au-Schicht gebildet und ohmisch mit dem n&spplus;-Typ Halbleitersubstrat 1 kontaktiert.
  • Jedoch wird bei dem obigen Herstellungsverfahren für eine Halbleiteranordnung ein bestimmtes Gebiet der Halbleiterschicht mit geringer Störstellenkonzentration durch die Ätztechnik vor der selektiven Oxidation entfernt. Als Ergebnis wird ein Krümmungs- bzw. Biegungsteil mit der Seitenoberfläche des geätzten Grabens und der Oberfläche der Halbleiterschicht (709 in Fig. 8(a)) gebildet. Es wurde erwartet, dass dieses bzw. dieser Biegungsteil während des nachfolgenden selektiven Oxidationsprozesses glatt wird, es hat sich jedoch durch Experimente gezeigt, dass dieses sogar nach der gewählten Oxidation als Biegungsteil mit einem kleinen Krümmungsradius zurückbleibt (710 in Fig. 8(b)).
  • Entsprechend diesem herkömmlichen Herstellungsverfahren wird daher ein Kanalgebiet einschließlich dieses Biegungsteils gebildet, und es wird die Trägerbeweglichkeit durch diesen Biegungsteil verringert, und es kann eine niedrige Durchlasszustandsspannung nicht erzielt werden.
  • Im Hinblick auf die obige Schwierigkeit ist es eine Hauptaufgabe der vorliegenden Erfindung ein Herstellungsverfahren für eine Halbleiteranordnung zu erzielen, bei welcher eine niedrige Durchlasszustandsspannung erzielt wird.
  • Zur Lösung der obigen Aufgabe enthält das Herstellungsverfahren der vorliegenden Erfindung die in den Ansprüchen definierten Merkmale.
  • Es wird bei dem Herstellungsverfahren für eine Halbleiteranordnung, welche sich wie oben beschrieben zusammensetzt, bevorzugt, dass der Prozess des Einführens von Störstellen einen Prozess aufweisen sollte, bei welchem die Störstellen des zweiten Leitfähigkeitstyps und des ersten Leitfähigkeitstyps doppelt von der Seite der Hauptoberfläche aufeinanderfolgend in Selbstjustierung mit der selektiven Oxidschicht eindiffundieren, um den Kanal auf der Oberfläche der Halbleiterschicht zu bilden, welche sich in Kontakt mit einer Seitenoberfläche der selektiven Oxidschicht befindet, und es wird der Kanal durch die doppelte Diffusion auf dem Teil gebildet, welcher tiefer als der Biegungsteil ist, welcher auf dem Eingangsteil des Grabens lokalisiert ist, und gleichzeitig wird die Halbleiterschicht in die Drainschicht des ersten Leitfähigkeitstyps unter Bildung der Basisschicht des zweiten Leitfähigkeitstyps und der Sourceschicht des ersten Leitfähigkeitstyps umgekehrt.
  • Bei der wie oben beschrieben konstruierten vorliegenden Erfindung wird ein bestimmtes Gebiet der Oberfläche der Halbleiterschicht mit geringer Störstellenkonzentration durch Ätzen vor der selektiven Oxidation entfernt. Bei diesem Prozess wird ein Kurventeil mit der Seitenoberfläche des geätzten Grabens und der Oberfläche der Halbleiterschicht gebildet, und dieser Kurventeil bleibt als Kurventeil sogar nach dem nachfolgenden selektiven Oxidationsprozess zurück. Damit dieser Kurventeil entgegenwirkt, wird das Kanalgebiet in einem Gebiet tiefer als der Kurventeil gebildet. Als Ergebnis wird das Kanalgebiet flach, in welchem Elektronen durch eine sehr dünne Inversionsschicht fließen, und es kann eine Störung des Elektronenflusses infolge des Einflusses des Kurventeils verhindert werden, wodurch das Herstellungsverfahren für eine Halbleiteranord nung erlangt werden kann, welche eine niedrige Durchlasszustandsspannung erreichen kann.
    • Kurze Beschreibung der Figuren
  • Diese und weitere Aufgaben, Merkmale und Charakteristiken der vorliegenden Erfindung werden aus einem Studium der folgenden detaillierten Beschreibung, der beigefügten Ansprüche und Figuren ersichtlich, welche insgesamt einen Teil dieser Anmeldung bilden.
  • Fig. 1(a) zeigt eine Draufsicht, welche einen Teil des Leistungs-MOSFET's eines Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht, und
  • Fig. 1(b) zeigt eine Querschnittsansicht entlang Linie A-A von Fig. 1(a);
  • Fig. 2 zeigt eine Ansicht, welche das Herstellungsverfahren des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 3 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 4 zeigt eine Querschnittsansicht, welche den Herstellungsprozess eines wichtigen Teils des Leistungs- MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 5 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 6 zeigt eine Draufsicht, welche den Herstellungsprozess eines wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 7 zeigt eine Ansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 8(a) und 8(b) zeigen Ansichten, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulichen;
  • Fig. 9 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 10 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 11 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 12 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 13 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 14 zeigt eine vergrößerte Ansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 15 zeigt eine Ansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 16 zeigt eine Ansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 17 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 18 zeigt eine Ansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 19 zeigt eine Ansicht, welche den Herstellungsprozess des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 20 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 21 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 22 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 23 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 24 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des Leistungs-MOSFET's des Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 25(a) zeigt eine Draufsicht, welche einen Teil eines herkömmlichen Leistungs-MOSFET's veranschaulicht, und
  • Fig. 25(b) zeigt eine Querschnittsansicht entlang Linie A-A von Fig. 25(a);
  • Fig. 26 zeigt eine Querschnittsansicht, welche den Herstellungsprozess eines wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 27 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 28 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 29 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 30 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 31 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 32 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 33 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 34 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 35 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 36 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
  • Fig. 37 zeigt eine Querschnittsansicht, welche den Herstellungsprozess des wichtigen Teils des herkömmlichen Leistungs-MOSFET's des Vertikaltyps veranschaulicht;
    • Detaillierte Beschreibung der gegenwärtig bevorzugten beispielhaften Ausführungsformen
  • Im folgenden wird eine Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Figuren beschrieben.
  • Fig. 1(a) zeigt eine Draufsicht auf einen Leistungs- MOSFET eines Vertikaltyps der ersten Ausführungsform der vorliegenden Erfindung, der sich aus einer Anzahl von quadratischen Einheitszellen zusammensetzt, und Fig. 1(b) zeigt eine Querschnittsansicht entlang Linie A-A von Fig. 1(a). Fig. 2 bis 24 zeigen erläuternde Ansichten der jeweiligen Stufen des Herstellungsverfahrens für einen Leistungs-MOSFET des Vertikaltyps der ersten Ausführungsform; Fig. 5 zeigt dabei eine Querschnittsansicht eines Wafers, in welchen Borionen implantiert worden sind, um einen mittleren Teil einer p-Typ Basisschicht zu bilden; Fig. 5 zeigt eine Querschnittsansicht des Wafers, dessen Siliziumnitridschicht entsprechend einer Teilung strukturiert worden ist, welche gleich der Dimension einer Einheitszelle a für die LOCOS (localized oxidation of siwicon) ist; Fig. 9 zeigt eine Querschnittsansicht des Wafers, auf welchem die LOCOS- Oxidschicht gebildet worden ist; Fig. 10 zeigt eine Querschnittsansicht des Wafers, in welchen Borionen implantiert worden sind, um eine p-Typ Basisschicht unter Verwendung der LOCOS-Oxidschicht als Maske zu bilden; Fig. 11 zeigt eine Querschnittsansicht des Wafers, auf welchem die p-Typ Basis mittels thermischer Diffusion gebildet worden ist; Fig. 12 zeigt eine Querschnittsansicht des Wafers, in welchen Phosphorionen implantiert worden sind, um eine n&spplus;-Typ Sourceschicht unter Verwendung der LOCOS-Oxidschicht als Maske zu bilden; Fig. 13 zeigt eine Querschnittsansicht des Wafers, auf welchem die n&spplus;-Typ Sourceschicht mittels thermischer Diffusion gebildet worden ist; Fig. 20 zeigt eine Querschnittsansicht des Wafers, auf welchem eine Gateoxidschicht mittels thermischer Oxidation seit der Entfernung der LOCOS-Oxidschicht gebildet worden ist; Fig. 21 zeigt eine Querschnittsansicht des Wafers mit der auf der Gateoxidschicht gebildeten Gateelektrode; Fig. 23 zeigt eine Querschnittsansicht des Wafers, in welchen Borionen implantiert worden sind, um eine p&spplus;-Typ Basiskontaktschicht zu bilden; Fig. 24 zeigt eine Querschnittsansicht des Wafers, auf welchem die p&spplus;-Typ Basiskontaktschicht mittels thermischer Diffusion gebildet worden ist; und Fig. 1(b) zeigt die Querschnittsansicht des vollendeten Wafers, auf welchem ein Zwischenschicht-Isolierfilm, eine Sourceelektrode und eine Drainelektrode gebildet worden sind.
  • Der Hauptteil (Einheitszellenteil) des Leistungs- MOSFET's des Vertikaltyps dieser Ausführungsform ist wie in Fig. 1(a) und 1(b) dargestellt konstruiert, wobei eine Anzahl von Einheitszellen 15 in Richtung der Länge und der Breite der Reihe nach in einer Teilung (Dimension der Einheitszelle) von a befindlich sind.
  • Entsprechend den Fig. 1(a) und 1(b) setzt sich ein Wafer 21 zusammen aus einem Halbleitersubstrat 1, welches n&spplus;-Typ Silizium mit einer Störstellendichte von 10²&sup0; cm&supmin;³ und einer Dicke von 100 bis 300 um aufweist, einer n&supmin;-Typ Epitaxialschicht 2 mit einer Störstellendichte von etwa 10¹&sup6; cm&supmin;³ und einer Dicke von etwa 7 um, welche auf dem Halbleitersubstrat 1 gebildet ist, und einer Einheitszelle 15, welche auf der Hauptoberfläche des Wafers 21 gebildet ist. Auf der Hauptoberfläche des Wafers 21 ist eine LOCOS-Oxidschicht auf eine Dicke von etwa 3 um gebildet, um einen U- Graben 50 an einer Teilung der Dimension der Einheitszelle a (etwa gleich 12 um) zu bilden, und es werden unter Verwendung dieser Oxidschicht eine p-Typ Basisschicht 16 auf eine Übergangstiefe von etwa 3 um und eine n&spplus;-Typ Sourceschicht 4 auf eine Übergangstiefe von etwa 1 um gebildet, wodurch ein Kanal 5 auf dem Seitenwandteil 51 des U-Grabens 50 festgelegt wird. Übrigens ist die p-Typ Basisschicht 16 auf eine Übergangstiefe festgelegt, welche nicht zulässt, dass die p-Typ Schicht 16 infolge eines Durchbruchs an einem Randteil 12 auf dem Boden des U-Grabens 50 gebrochen wird. Des weiteren sind Borionen in den mittleren Teil der p-Typ Basisschicht 16 vorher implantiert worden, um die Übergangstiefe in dem mittleren Teil der p-Typ Schicht 16 von dem Umfang aus hinab zu vertiefen, so dass ein Durchbruch hervorgerufen werden kann, wenn eine hohe Spannung an die Drainelektrode und die Sourceelektrode angelegt wird. Nach der Doppeldiffusion werden die zur Bildung des U-Grabens 50 verwendete Diffusionsmaske und die LOCOS-Oxidschicht entfernt, es wird eine Gateoxidschicht 8 auf eine Dicke von etwa 60 nm auf der inneren Wand des U-Grabens 50 gebildet, und auf der Gateoxidschicht 8 werden eine Gateelektrode 9 mit Polysilizium auf eine Dicke von etwa 400 nm und ein Zwischenschicht-Isolierfilm 18 mit einem BPSG auf einer Dicke von etwa 1 um gebildet. Des weiteren wird bzw. ist eine p&spplus;- Typ Basiskontaktschicht 17 auf eine Übergangstiefe von etwa 0,5 um in der Oberfläche des mittleren Teils der p-Typ Basisschicht 16 gebildet, und ein Umschaltkontakt ist zwischen einer auf dem Zwischenschicht-Isolierfilm 18 gebildeten Sourcelektrode 19 und der n&spplus;-Typ Sourceschicht 4 und der p&spplus;-Typ Basiskontaktschicht durch Kontaktlöcher gebildet. Demgegenüber ist eine Drainelektrode 20 auf der Rückseitenoberfläche des Halbleitersubstrats 1 gebildet, um einen ohmschen Kontakt dazwischen zu bilden.
  • Im folgenden wird ein Beispiel des Herstellungsverfahrens dieser Ausführungsform beschrieben.
  • Es wird ein Wafer 21 bereitgestellt bzw. präpariert, bei welchem wie in Fig. 2 und 3 veranschaulicht eine n&supmin;- Typ Epitaxialschicht 2 mittels eines epitaxialen Aufwachsens auf der Hauptoberfläche des Halbleitersubstrats 1 mit dem Index der Ebene von (100) gebildet wird. Die Störstellenkonzentration dieses Halbleitersubstrats 1 beträgt etwa 10 cm, und die Dicke der Epitaxialschicht 2 beträgt etwa 7 um, und die Störstellenkonzentration davon beträgt etwa 10¹&sup6; cm&supmin;³. Danach wird wie in Fig. 4 veranschaulicht eine Feldoxidschicht 60 auf eine Dicke von etwa 60 nm durch thermisches Oxidieren der Hauptoberfläche des Wafers 21 gebildet, und nachfolgend wird eine Resistschicht 61 auf der Feldoxidschicht 60 aufgetragen und die Resistschicht strukturiert, um eine Struktur zu bilden, die in dem mittleren Teil eines Gebiets geöffnet ist, wo eine Zelle gebildet werden soll, mittels der bekannten Fotolithographietechnik. Danach werden Borionen (B&spplus;) in die Feldoxidschicht 60 unter Verwendung der Resistschicht 61 als Maske implantiert.
  • Wie in Fig. 5 veranschaulicht wird nach dem Entfernen des Resists eine p-Typ Diffusionsschicht 62 auf eine Übergangstiefe von etwa 3 um mittels thermischer Diffusion gebildet. Diese p-Typ Diffusionsschicht 62 bildet im Grunde einen Teil der p-Typ Basisschicht 16 (wird später beschrieben) und spielt eine Rolle beim Verbessern des Stoßwiderstands der Anordnung durch stabiles Hervorrufen eines Durchbruchs an dem Bodenteil des p-Typ Diffusionsbereichs, wenn eine hohe Spannung an die Drainelektrode und die Sourceelektrode angelegt wird.
  • Des weiteren wird wie in Fig. 5 veranschaulicht eine Siliziumnitridschicht 63 auf eine Dicke von etwa 200 nm auf die Hauptoberfläche des Wafers 21 aufgetragen. Danach wird wie in Fig. 6 veranschaulicht die Siliziumnitridschicht 63 vertikal und parallel in bzw. zu der Richtung < 011> strukturiert, um eine gitterähnliche offene Struktur zu bilden, welche sich an einer Teilung einer Dimension einer Einheitszelle 15 öffnet. Diese offene Struktur wird derart maskenausgerichtet so dass die obige p-Typ Diffusionsschicht 62 in dem mittleren Teil der Teilung positioniert werden kann.
  • Die Feldoxidschicht 60 wird unter Verwendung der Siliziumnitridschicht 63 als Maske geätzt. Darauf folgend wird wie in Fig. 7 veranschaulicht eine chemisch aktive Sorte bzw. Spezies durch Erzeugen von Plasma innerhalb einer Entladungskammer 703 gebildet, welche Tetrafluorkohlenstoff- (carbon tetrafluoride) und Sauerstoffgas enthält, die aktive Sorte wird in eine Reaktionskammer 703 transportiert, und es wird ein Graben 64 durch isogonales Anwenden eines chemischen Trockenätzens auf die n&supmin;-Typ Epitaxialschicht 2 innerhalb der Reaktionskammer 703 gebildet. Bei diesem Prozess wird wie in Fig. 8(a) veranschaulicht ein Krümmungs- bzw. Biegungsteil 709 mit der Oberfläche des Halbleitersubstrats 1 und dem Graben 64 gebildet.
  • Danach wird wie in Fig. 8(b) und 9 veranschaulicht der Graben 64 unter Verwendung der Siliziumnitridschicht 63 als Maske thermisch oxidiert, was ein als das LOCOS-Verfahren (local oxidation of silicon) bekanntes Oxidierverfahren darstellt. Durch diese Oxidation wird eine LOCOS-Oxidschicht 65 gebildet, und es wird gleichzeitig der U-Graben 50 auf der Oberfläche der durch die LOCOS-Oxidschicht 65 erodierten n&supmin;-Typ Epitaxialschicht 2 gebildet, wodurch die U-Grabenform festgelegt wird, wobei der während des chemischen Trockenätzprozesses gebildete Biegungsteil 709 als Biegungsteil 710 auf der Seitenoberfläche des U-Grabens 50 zurückbleibt.
  • Bei dem obigen Prozess werden die Bedingungen des chemischen Trockenätzens und der LOCOS-Oxidation derart gewählt, dass der Index der Ebene des Kanalbildungsteils auf der Seitenoberfläche des U-Grabens 50 etwa angenähert werden kann auf (111).
  • Die Innenseitenwandoberfläche 51 des U-Grabens 50, welcher wie oben beschrieben durch die LOCOS-Oxidation gebildet wird, besitzt eine hohe Ebenheit bzw. Flachheit und wenig Defekte, und der Oberflächenzustand davon ist ebenso gut wie die Hauptoberfläche des Wafers 21 in der in Fig. 2 veranschaulichten Anfangsstufe.
  • Nun werden wie in Fig. 10 veranschaulicht Borionen durch die dünne Feldoxidschicht 60 unter Verwendung der LOCOS-Oxidschicht 65 als Maske implantiert, um die p-Typ Basisschicht 16 zu bilden. Als Ergebnis bildet der Grenzteil zwischen der LOCOS-Oxidschicht 65 und der Feldoxidschicht 60 eine Selbstausrichtungsposition, um ein Gebiet genau zu definieren, in welches Borionen implantiert werden.
  • Danach wird wie in Fig. 11 veranschaulicht eine thermische Diffusion auf die Feldoxidschicht 60 auf eine Übergangstiefe von etwa 3 um angewandt. Als Ergebnis dieser thermischen Diffusion werden die p-Typ Diffusionsschicht 62, welche vorausgehend in dem in Fig. 5 veranschaulichten Prozess gebildet worden ist, und das Bordiffusionsgebiet, in welches Borionen in dem in Fig. 10 veranschaulichten Prozess implantiert worden sind, in der p-Typ Basisschicht 16 integriert, deren beide Enden selbstjustiert sind und durch die Positionen der Seitenwände des U-Grabens 15 definiert werden.
  • Darauf folgend werden wie in Fig. 12 veranschaulicht Phosphorionen durch die dünne Feldoxidschicht 60 unter Verwendung einer Resistschicht 66, welche entsprechend der Struktur strukturiert ist, die auf dem mittleren Teil der Oberfläche der p-Typ Basisschicht 16 zurückgeblieben ist, welche von der LOCOS-Oxidschicht 65 umgeben ist, die auf der Oberfläche des Wafers 21 entsprechend der gitterähnlichen Struktur gebildet ist, und der LOCOS-Oxidschicht 65 als Masken implantiert, um die n&spplus;-Typ Sourceschicht 4 zu bilden. Bei diesem Prozess bildet ähnlich wie der in Fig. 9 veranschaulichte Prozess, bei welchem Borionen implantiert worden sind, der Grenzteil zwischen der LOCOS-Oxidschicht 65 und der Feldoxidschicht 60 eine Selbstjustierungsposition, wodurch das Ionenimplantierungsgebiet genau definiert werden kann.
  • Der nächste Prozess besteht darin wie in Fig. 13 veranschaulicht eine thermische Diffusion auf eine Übergangstiefe von 0,5 bis 1 um anzuwenden, um die n-Typ Sourceschicht 4 zu bilden und ebenso den Kanal 5 festzulegen. Die durch diese thermische Diffusion erlangte Übergangstiefe wurde während des vorausgehenden Ätzens erlangt, welches tiefer festgelegt worden ist als der auf der Seitenoberfläche des U-Grabens 50 durch die vorausgehende selektive Oxidation fortbestehenden Biegungsteils 710, wie in Fig. 14 veranschaulicht. Die sich mit dem U-Graben 50 in Kontakt befindliche Endoberfläche in dem Gebiet der n&spplus;-Typ Sourceschicht 4 ist selbstjustiert und definiert in der Position der Seitenwand des U-Grabens 50.
  • Die in Fig. 10 bis 13 veranschaulichten Prozesse legen die Übergangstiefe und die Form der p-Typ Basisschicht 16 fest. Ein Punkt ist dabei, dass die Form der p-Typ Basisschicht 16 bezüglich des U-Grabens 50 infolge der Selbstjustierung und thermischen Diffusion perfekt symmetrisch ist.
  • Als nächstes wird wie in Fig. 15 veranschaulicht eine Innenseitenwand 51 des U-Grabens 50 durch Entfernen der LOCOS-Oxidschicht 65 mittels Anwenden eines beendigenden Effekts (end effect) auf die Siliziumoberfläche mit Wasserstoff in einer wässrigen Lösung bloßgelegt, welche Fluorwasserstoffsäure enthält und auf einen Säure-/Laugengrad von etwa pH5 mit Amoniumfluorid eingestellt ist. Dieser Prozess sollte durch Aufbringen eines abschattenden Stoffs über dem Wafer 21 durchgeführt werden, um die Oberfläche mit der selektiven Oxidschicht vom Licht abzuschatten. Nach der Beendigung des obigen Prozesses wird der Wafer 1 aus der wässrigen Lösung herausgenommen und in gereinigten Luft getrocknet.
  • Danach wird wie in Fig. 17 veranschaulicht eine Oxidschicht auf einer Seitenoberfläche des U-Grabens 50 der p- Typ Basisschicht 16 gebildet, auf welcher der Kanal 5 zu bilden ist, bis die (111)-Ebene gebildet ist. Durch diesen thermischen Oxidationsprozess wird die Ebenheit bzw. Flachheit der Oberfläche, auf welcher der Kanal 5 zu bilden ist, bezüglich der atomaren Größenordnung verbessert. Wie in Fig. 16 veranschaulicht wird dieser thermische Oxidationsprozess durch langsames Einsetzen des Wafers 21 in einen Oxidationsofen 601 durchgeführt, welcher innerhalb der Sauerstoffatmosphäre auf einer Temperatur von etwa 1000ºC gehalten wird. Da bei diesem thermischen Oxidationsprozess die Anfangsstufe der Oxidation bei einer vergleichsweise niedrigen Temperatur durchgeführt wird, kann die Streuung von Störstellen bzw. Verunreinigungen innerhalb des p-Typ Basisschichtgebiets 16 und des n&spplus;-Typ Sourcegebiets 4 aus dem Wafer 21 heraus während des thermischen Oxidationsprozesses gesteuert werden. Danach wird eine derart gebildete Oxidschicht 600 wie in Fig. 18 veranschaulicht entfernt. Das Entfernen der Oxidschicht 600 wird ebenfalls mittels Aufbringen eines beendigenden Effekts auf die bloßgelegte Siliziumoberfläche mit Wasserstoff innerhalb einer wässrigen Lösung durchgeführt, welche Fluorwasserstoffsäure enthält und auf einen Säure-/Laugengrad von etwa pH5 mit Ammoniumfluorid eingestellt ist. Die durch dieses Verfahren gebildete Innenseitenwandoberfläche 51 des U-Grabens 50 ist eine gute Siliziumoberfläche mit einer hohen Ebenheit und wenigen Defekten.
  • Wie in Fig. 20 veranschaulicht wird zu dieser Zeit eine Gateoxidschicht 8 auf eine Dicke von etwa 60 nm auf der Seitenoberfläche und der Bodenoberfläche des U-Grabens 50 durch thermische Oxidation gebildet. Dieser thermische Oxidationsprozess wird wie oben beschrieben durchgeführt durch ein langsames Herabsetzen des Wafers 21 in einen Oxidationsofen 601, welcher innerhalb der Atmosphäre 602 (Fig. 19) und auf einer Temperatur von etwa 1000ºC gehalten wird. Wenn bei diesem thermischen Oxidationsprozess die Anfangsstufe der Oxidation bei einer vergleichsweise niedrigen Temperatur durchgeführt wird, kann die Streuung von Störstellen bzw. Verunreinigungen innerhalb des p-Typ Basisschichtgebiets 16 und des n&spplus;-Typ Sourcegebiets 4 aus dem Wafer 21 hinaus während des thermischen Oxidationsprozesses gesteuert werden. Die Schichtqualität und Dickengleichförmigkeit der Gateoxidschicht 8, die Zwischen- bzw. Grenzflächensequenzdichte der Schnittstelle des Kanals 5 und die Trägerbeweglichkeit sind hoch gegenüber denjenigen des herkömmlichen DMOS.
  • Im folgenden wird wie in Fig. 21 veranschaulicht die Gateelektrode 9 durch Auftragen einer Polysiliziumschicht auf der Hauptoberfläche des Wafers 21 auf eine Dicke von etwa 400 nm und Strukturieren der Polysiliziumschicht derart gebildet, dass eine Abtrennung um eine Entfernung von c erfolgt, welche um 2&beta; kürzer ist, als die Entfernung b zwischen den zwei zueinander benachbarten U-Gräben. Danach wird die Gateoxidschicht 8 weiter oxidiert, um an dem Endteil der Gateelektrode 9 dicker zu sein. Wenn hier die Länge eines Teils, an welchem die Gateoxidschicht 8 verdickt ist, wie in Fig. 22 veranschaulicht x ist, ist &beta; auf einen Wert größer als x festgelegt (&beta; > x).
  • Die in Fig. 10 bis 22 veranschaulichten Prozesse sind die wichtigsten Stufen des Herstellungsprozesses dieser Ausführungsform, bei welcher die p-Typ Basisschicht 16, die n&spplus;-Typ Sourceschicht 4 und der Kanal 5 unter Verwendung der LOCOS-Oxidschicht 65 als Maske des Selbstjustierungstyps einer Doppeldiffusion gebildet werden, worauf die LOCOS-Oxidschicht 65 entfernt wird und danach die Gateoxidschicht 8 und die Elektrode 9 gebildet werden.
  • Als nächstes werden wie in Fig. 23 veranschaulicht Borionen durch eine Oxidschicht 67 unter Verwendung einer strukturierten Resistschicht 68 als Maske implantiert, um die p&spplus;-Typ Basiskontaktschicht 17 zu bilden.
  • Dem obigen folgend wird wie in Fig. 24 veranschaulicht die p&spplus;-Typ Basiskontaktschicht 17 auf eine Dicke von etwa 0,5 um durch thermische Diffusion gebildet.
  • Danach wird wie in Fig. 1(b) veranschaulicht der Zwischenschicht-Isolierfilm 18 mit einem BPSG auf der Hauptoberfläche des Wafers 21 gebildet, und es werden Kontaktlöcher in Teilen des Zwischenschicht-Isolierfilms 18 gebildet, um die p&spplus;-Typ Basiskontaktschicht 17 und die n&spplus;-Typ Sourceschicht 4 bloßzulegen. Des weiteren wird die Sourceelektrode 19 mit einer Aluminiumschicht gebildet, und es wird ein ohmscher Kontakt zwischen der Sourceelektrode 19 und der p&spplus;-Typ Basiskontaktschicht 17 und der n&spplus;-Typ Sourceschicht 4 durch das Kontaktloch gebildet. Nachfolgend wird eine (nicht veranschaulichte) Passivierungsschicht mit Siliziumnitrid, usw. zum Schutz der Aluminiumschicht durch die CVD-Technik (chemical vapor deposition, chemische Aufdampfung) oder dergleichen gebildet. Auf der Rückseitenoberfläche des Wafers 21 wird die Drainelektrode 20 mit drei Schichten einer Ti-Schicht, einer Ni-Schicht und einer Au-Schicht gebildet, und es wird ein ohmscher Kontakt zwischen der Drainelektrode 20 und dem n&spplus;-Typ Halbleitersubstrat 1 gebildet.
  • Bei dieser Ausführungsform der vorliegenden Erfindung wird das Kanalgebiet während des Ätzprozesses derart gebildet, dass es tiefer als der auf der Grabenseitenoberfläche fortbestehende Biegungsteil durch die selektive Oxidation ist. Dadurch wird das Kanalgebiet abgeflacht, in welchem Elektronen durch die sehr dünne Inversionsschicht fließen, wodurch eine Störung des Flusses der Elektronen infolge des Einflusses des Kurventeils verhindert werden und eine niedrige Ionenspannung erzielt werden kann.
  • Bei der obigen Ausführungsform wurde die gitterähnliche Struktur zur Beschreibung der vorliegenden Erfindung verwendet. Die vorliegende Erfindung ist jedoch nicht auf die gitterähnliche Struktur beschränkt, sondern kann beispielsweise für eine streifenförmige Struktur ebenfalls verwendet werden, und es kann derselbe Effekt wie bei der gitterähnlichen Struktur erzielt werden. Des weiteren ist die vorliegende Erfindung nicht auf den MOSFET des Vertikaltyps beschränkt, sondern kann auf eine andere Gatekonstruktion wie einen Leistungs-MOSIC unter Aufnahme des MOSFET's angewandt werden, auf welchen oben Bezug genommen wird, und auf einen IGBT (insulated gate bipolar transistor, Bipolartransistor mit isoliertem Gate). Darüber hinaus wurde bei der obigen Ausführungsform die Beschreibung lediglich für den n-Typ Kanal gegeben, es ist jedoch selbstverständlich, dass die vorliegende Erfindung dieselbe Wirkung wie bei dem n- Typ Kanal durch einen p-Typ Kanal erzielen kann, wobei der Halbleitertyp (n-Typ) durch den p-Typ ersetzt wird.

Claims (4)

1. Herstellungsverfahren für ein Halbleiterbauelement, mit den aufeinanderfolgenden Schritten:
a) Bilden einer Maske (63) mit einem Öffnungsteil innerhalb eines bestimmten Gebiets auf einer Hauptoberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps (1, 2);
b) Bilden einer Vertiefung (64) auf dem Halbleitersubstrat mit einem Eintrittsteil, welches breiter als das Öffnungsteil ist, durch Ätzen des Halbleitersubstrats durch das Öffnungsteil;
c) Bilden einer selektiven Oxidschicht (65) auf der Oberfläche der Vertiefung und zwischen der Maske und dem Halbleitersubstrat durch selektives thermisches Oxidieren eines Gebiets, welches die Vertiefung enthält;
d) Bilden einer Basisschicht (16) eines zweiten Leitfähigkeitstyps benachbart zu einer Seitenoberfläche der Vertiefung, wobei sich die Basisschicht von der Hauptoberfläche in das Halbleitersubstrat erstreckt, durch Eindiffundieren von Störstellen des zweiten Leitfähigkeitstyps von der Hauptoberfläche;
e) Bilden einer Sourceschicht (4) des ersten Leitfähigkeitstyps durch Eindiffundieren von Störstellen des ersten Leitfähigkeitstyps von der Hauptoberfläche in die Basisschicht, um ein Kanalgebiet (5) benachbart zu der Seitenoberfläche in einem Gebiet innerhalb der Basisschicht zu bilden;
f) Entfernen der selektiven Oxidschicht (65), um die Vertiefung (50) bloßzulegen;
g) Bilden einer Sourceelektrode (19), welche sowohl die Sourceschicht als auch die Basisschicht elektrisch kontaktiert, Bilden einer Gateelektrode (9) auf einer Gateoxidschicht (8) auf einer Oberfläche der Vertiefung und Bilden einer Drainelektrode (20), welche die andere Hauptoberfläche des Halbleitersubstrats (1, 2) elektrisch kontaktiert;
dadurch gekennzeichnet, dass
das Ätzen ein chemisches Trockenätzen beinhaltet;
ein gekrümmtes Teil (710) als Ergebnis der Schritte b) und c) auf der Seitenoberfläche des Grabens (50) gebildet wird und zu der Hauptoberfläche benachbart ist;
die Störstellen des ersten Leitfähigkeitstyps in die Basisschicht zu einem Gebiet diffundieren, welches tiefer als das gekrümmte Teil befindlich ist, so dass das Kanalgebiet (5) in einem Gebiet gebildet wird, welches tiefer als das gekrümmte Teil innerhalb der Basisschicht befindlich ist.
2. Herstellungsverfahren für ein Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass im Schritt c) ein Teil der selektiven Oxidschicht zwischen der Maske und dem Halbleitersubstrat derart gebildet wird, dass die Dicke des Teils der selektiven Oxidschicht sich verringert, wenn der Abstand von dem gekrümmten Teil in einer Richtung weg von der Vertiefung sich erhöht.
3. Herstellungsverfahren für ein Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Schritt g) den Schritt des Bildens der Gateoxidschicht durch Oxidieren einer inneren Wand der Vertiefung und des Bildens der Gateelektrode auf der Gateoxidschicht beinhaltet.
4. Herstellungsverfahren für ein Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass im Schritt d) die Basisschicht durch Eindiffundieren der Störstellen des zweiten Leitfähigkeitstyps in Selbstjustierung mit der als Maske verwendeten selektiven Oxidschicht gebildet wird und im Schritt e) die Sourceschicht durch Eindiffundieren der Störstellen des ersten Leitfähigkeitstyps in Selbstjustierung mit der als Maske verwendeten selektiven Oxidschicht gebildet wird.
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