JP2008166562A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝内にゲート絶縁膜を介し形成されたゲート電極と、ゲート電極の近傍の半導体基板にゲート絶縁膜を介して配置されたソース領域及びドレイン領域とを具備してなるトレンチゲートトランジスタを備え、ゲート電極が溝の内側から溝の外側まで突出形成され、ゲート電極が溝の内側と外側とで幅方向に位置ずれ部を形成した目ずれ形状に形成されてなり、ゲート電極の目ずれ部分が溝の開口周縁部より上方に配置されてなる。
【選択図】図１

Description

本発明は、トレンチゲート構造を備えた半導体装置及びその製造方法に関するものである。
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリセルは、選択用のトランジスタとキャパシタとから構成されているが、半導体素子の微細化に伴い、トランジスタの寸法も縮小化され、この寸法縮小によりトランジスタのショートチャネル効果が顕著になってきている。大容量のＤＲＡＭではメモリセル寸法の縮小とともにトランスファーゲートトランジスタのチャネル長も縮小されるが、このためトランスファーゲートトランジスタのＳ値が増加することでＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となってきている。
トランジスタのショートチャネル対策の１つとして、あるいは、ＤＲＡＭのリフレッシュ特性向上のため、チャネルを３次元構造としたトレンチゲートトランジスタが開発されている。このトレンチゲートトランジスタとは、半導体基板に溝を形成し、３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。このトレンチゲートトランジスタ（ＲＣＡＴ＝Recess Channel Access Transistorとも呼ばれている）構造を採用することにより、トランジスタのショートチャネル対策、ＤＲＡＭのリフレッシュ特性向上を図ることができる。例えば、トレンチゲート構造を採用することにより、チャネル長を長く保つことができるため、チャネルドーズを薄くすることができ、ソース、ドレイン領域のＰＮ接合電界緩和によるリフレッシュ向上効果を実現できる。
図１５〜図１８にこの種トレンチゲートトランジスタ構造の製造方法の一例について述べる。
図１５に示すようにＳｉ基板１０２にＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜１０３を形成して素子形成領域を区分した後、ゲート電極領域となるべき部分に必要数のトレンチ（溝）１０４をフォトリソグラフィ法とドライエッチング法を用いて形成する。
次に、図１６に示すように熱酸化法によりＳｉ基板１０２の表面を酸化させて３ｎｍ〜１０ｎｍ程度の膜厚のゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６を形成した後、ＣＶＤ（Chemical Vapor Deposition）法にて５０ｎｍ〜１００ｎｍ程度の膜厚のゲート電極層１０５を図１７に示すように成膜し、更にＣＶＤ法により５〜１０ｎｍ程度の膜厚のＷＳｉの下層膜を成膜し、続いてスパッタリング法により１０ｎｍ程度の膜厚のタングステンナイトライド膜（ＷＮｘ膜）のバリア層を成膜し、更に５５ｎｍ程度の膜厚のタングステン膜の金属層を成膜して３層構造の積層膜１０７を形成する。続けてＣＶＤ法により１４０ｎｍ程度の膜厚のＳｉＮのマスク層１０８を成膜し、図１７に示す積層構造を得る。
次に、フォトリソグラフィ法によりマスク層１０８の一部と積層膜１０７の一部とゲート電極層１０５の一部をパターニングし、ドライエッチングすることによりマスク層１０８と積層膜１０７とゲート電極層１０５のうち、積層膜１０７を過ぎてゲート電極層１０５の表層部分までエッチングし、次いで、ＷＳｉの下層膜のバリア層としてＳｉＮの被覆絶縁膜１０９を薄く形成し、残りのゲート電極層１０５をエッチングする。
以上の工程により、図１８に示す如く、溝１０４の内部に設けられている下部ゲート電極１０５Ａと溝１０４から上方に突出形成されている上部ゲート電極１０５Ｂからなるゲート電極１０５Ｃと、その上にゲート電極１０５Ｃを延出するように積層体１０７Ａとマスク絶縁膜１０８Ａが積層された構造のゲート電極積層体１１０を得ることができる。
図１８に示す構成のトレンチゲートトランジスタの構造において、ゲート電極１０５Ｃをドライエッチング法により製造する場合、トランジスタ構造の微細化に伴い、上部ゲート電極１０５Ｂと下部ゲート電極１０５Ａとの間にフォトリソグラフィ法に伴う目ずれを生じてしまうことがある。
この目ずれの発生により、下部ゲート電極１０５Ａと上部ゲート電極１０５Ｂとの間に段差部１０５Ｄを生じた場合、ゲート絶縁膜１０６の上に接触しソースドレイン領域の直近まで延在している段差部１０５Ｄは、寄生容量（オーバーラップ容量）増加の原因となり、ゲート遅延が増加する問題がある。また、この段差部１０５Ｄにおいては、ゲート電極１０５Ｃとソースドレイン領域との間の電界の集中点となるので、ＧＩＤＬ（gate induced drain leakage）耐圧の低下やゲート絶縁膜信頼性の低下を生じるおそれがあった。
特にトレンチゲートトランジスタがＤＲＡＭに適用される場合、ワード線とビット線に多数のトレンチゲートトランジスタが接続されるので、寄生容量の増加に伴うゲート遅延が問題視される。
トランジスタの技術分野において先のＧＩＤＬ耐圧を低減しようとした先行技術文献として以下の特許文献１が知られている。この特許文献１には、半導体基板の表面上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され、側壁下の端部にノッチが形成されたゲート電極と、半導体基板のソース／ドレイン領域に形成された不純物拡散層と、を具備し、上記ゲート電極の下面の幅はゲート電極の上面の幅より狭く形成されており、上記ノッチの部分におけるゲート絶縁膜はゲート電極の中央下のゲート絶縁膜より厚く形成されている構造が提供されている。
特開２００２−１６４５３７号公報
前記従来のトランジスタ構造において、ＧＩＤＬ耐圧を低減しようとした技術として特許文献１に記載された技術が提供されているが、前述したトレンチゲートトランジスタの構造におけるＧＩＤＬ耐圧の問題解決のために特許文献１に記載の技術を単に応用することはできない状況である。
このため、トレンチゲートトランジスタの構造において問題となっている目ずれ発生に伴う寄生容量（オーバーラップ容量）増加の問題、ゲート遅延増加の問題、並びに、ゲート電極１０５の段差部１０５Ｄがソースドレイン領域の直近に位置して段差部１０５Ｄが電界の集中点になってしまうことに伴う、ＧＩＤＬ耐圧やゲート絶縁膜信頼性の低下の問題を解決できることが望まれている。
本発明は、以上のような事情に鑑みてなされたもので、トレンチゲートトランジスタ構造において寄生容量増加の問題を回避し、ゲートの遅延問題を解消し、ＧＩＤＬ耐圧の低下を抑制し、ゲート絶縁膜の信頼性の向上を図る半導体装置及びその製造方法の提供を目的とする。
（１）本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部にゲート絶縁膜を介し形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート電極が前記溝の内側から前記溝の外側まで延出形成され、前記ゲート電極が前記溝の内側と外側とで幅方向に位置ずれ部を有する目ずれ形状に形成されてなり、前記ゲート電極の位置ずれ部が前記溝の開口周縁部よりも上方に形成されており、前記溝の開口周縁部から前記位置ずれ部までの高さが前記ゲート絶縁膜の膜厚より大きくされてなることを特徴とする。
（２）本発明の半導体装置は、前記半導体基板に形成した溝の開口周縁部に位置する前記ゲート電極の周壁部分から、前記ゲート電極の位置ずれ部までの部分が、前記半導体基板上に積層形成した層間絶縁膜により囲まれてなることを特徴とする。
（３）本発明の半導体装置は、前記ゲート電極が、前記位置ずれ部を介して下部ゲート電極と上部ゲート電極に区分され、前記下部ゲート電極の上端部が前記溝の開口周縁部及びその周囲のゲート絶縁膜よりも上方に延出されてなることを特徴とする。
（４）本発明の半導体装置は、前記上部ゲート電極の上に、ゲート電極を延長するように導体部とマスク絶縁膜が形成され、前記マスク絶縁膜と導体部及び上部ゲート電極の周囲を覆って被覆絶縁膜が形成されてなることを特徴とする。
（５）本発明の半導体装置は、前記ゲート電極の両側に形成されたソース及びドレインに前記層間絶縁膜と前記ゲート絶縁膜を貫通させて設けられたソース電極及びドレイン電極を備えたことを特徴とする。
（６）本発明の半導体装置の製造方法は、半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を形成した半導体基板上にバッファ絶縁膜を積層形成する工程と、前記バッファ絶縁膜を貫通して前記半導体基板に達する溝を形成する工程と、酸化法により前記溝及びその周囲の半導体基板を酸化し、ゲート絶縁膜を形成する工程と、前記バッファ絶縁膜及び前記溝を形成した半導体基板上に前記溝の内部を埋めてその上まで堆積するように電極膜を形成する工程と、前記電極膜の上に導体膜とマスク層を形成する工程と、前記マスク層をパターニングする工程と、前記マスク層を介して前記導体膜と前記電極膜を加工し、前記溝の内側と外側とで幅方向に位置ずれ部を有した目ずれ形状のゲート電極を形成する工程と、前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程とを具備することを特徴とする。
（７）本発明の半導体装置の製造方法は、前記目ずれ形状のゲート電極を形成した後、半導体基板上のバッファ絶縁膜を除去して前記ゲート電極の周囲のゲート絶縁膜を露出させる工程を具備し、この工程の後に前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程を行うことを特徴とする。
（８）本発明の半導体装置の製造方法は、前記ソース及びドレインを形成した後、前記ゲート電極、前記導体膜、前記マスク層を囲むように層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記ソース及びドレインに接続するソース電極及びドレイン電極を形成する工程を具備することを特徴とする。
以上説明したように、本発明構造であるならば、トレンチゲートトランジスタ構造の微細化に伴い、フォトリソグラフィによってゲート電極が目ずれ形状に形成されてしまったとしても、ゲート電極の位置ずれ部が溝の開口周縁部よりも上方であって、ゲート絶縁膜と離間してその上方に配置され、ゲート電極の位置ずれ部がゲート絶縁膜を介してソースやドレインに近接配置されることが無くなるので、ゲート電極とソースドレインとのオーバーラップが原因となる寄生容量増加を生じない。また、ゲート電極の目ずれ形状に伴うゲート電極の位置ずれ部は、溝の開口周縁部においてゲート絶縁膜の更に上方にゲート絶縁膜と離間して配置されるので、ソースやドレインと十分に離間することとなり、位置ずれ部のエッジ部に電界集中が生じ難い。これによってトランジスタ構造としてのＧＩＤＬ耐圧低下を防止することができ、ゲート絶縁膜の信頼性の低下を阻止することができる。これらのことから、ゲート電極に目ずれを生じていても、寄生容量が小さく、目ずれによるゲート遅延の発生の無い半導体装置、更には、ゲート電極の位置ずれ部であるエッジ部に電界集中の発生のない、ＧＩＤＬ耐圧の低下していない半導体装置を本発明により提供できる特徴を有する。
溝の外側に突出形成されているゲート電極の周壁部分から目ずれ形状に起因する位置ずれ部までの部分を層間絶縁膜により覆うならば、位置ずれ部とソース、ドレインとの間に層間絶縁膜とゲート絶縁膜とが介在されていることとなり、ゲート電極の位置ずれ部に電界集中が生じ難いとともに、ＧＩＤＬ耐圧低下を防止できる。
微細化したトレンチゲートトランジスタを製造する場合、素子分離絶縁膜を形成した半導体基板上にバッファ絶縁膜を積層してから溝を形成し、溝とその周囲にゲート絶縁膜を形成し、これらの溝とバッファ絶縁膜上に電極膜と導体膜とマスク層を形成し、フォトリソグラフィ法により溝の内部から外部まで突出する形状のゲート電極を形成する際、フォトリソグラフィ法の重ね合わせ精度の影響により、目ずれ形状のゲート電極を形成してしまうことがあっても、ゲート電極の位置ずれ部がバッファ絶縁膜の厚み分、半導体基板から離れ、ソース及びドレインから十分な距離離れるので、位置ずれ部のエッジ部に電界集中が起こり難い半導体装置を提供できる。また、これによってトレンチゲートトランジスタとしてのＧＩＤＬ耐圧低下を防止することができ、ゲート絶縁膜信頼性を確保したトレンチゲート構造の半導体装置を提供できる。
以下、本発明の一実施形態による半導体装置について図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図１は本発明に係るトレンチゲート型の半導体装置の第１実施形態の断面構造を示す概念図、図２〜図８は同実施形態の半導体装置の製造方法の一例を示す断面構造の概念図である。
これらの図において、本発明の半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トレンチ分離絶縁膜（素子分離絶縁膜）２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域以外の部分に形成され、隣接する活性領域を絶縁分離する。
本実施形態の構造では、図１に示す断面構造に示す如く、半導体基板１においてトレンチ分離絶縁膜２に区画された活性領域にソース４ａ、ドレイン３、ソース４ｂが離間して形成され、ソース４ａとドレイン３との間の位置に半導体基板１を掘り下げて形成した溝５が形成され、ドレイン３とソース４ｂとの間の位置に半導体基板１を掘り下げて形成した溝６が形成されている。
前記溝５、６の内周面と各溝の開口周縁部５Ａ、６Ａの基板上面位置までゲート絶縁膜７が形成され、溝５、６の内側に形成されている各ゲート絶縁膜７の内側には、各ゲート絶縁膜７に接するように下部ゲート電極８が各溝の内部側から若干上方側にまで突出するように延出形成され、各下部ゲート電極８上には、目ずれした状態で段部状の位置ずれ部８Ａ、９Ａを介して上部ゲート電極９が積層され、下部ゲート電極８と上部ゲート電極９によりゲート電極１０が構成されている。
図１に示すゲート電極１０においては、下部ゲ−ト電極８に対して上部ゲート電極９が左側に位置ずれしている例として記載されており、位置ずれ部９Ａが左側に、位置ずれ部８Ａが右側に配置されている。即ち、位置ずれ部９Ａは上部ゲート電極９が下部ゲート電極８に対して図１の左側に向けて下部ゲート電極８の幅の数分の１程度位置ずれすることにより上部ゲート電極９の下端部側に形成されたもので、下部ゲート電極８よりも左側に突出した部分とされている。また、前記位置ずれ部８Ａも同様に上部ゲート電極９が下部ゲート電極８に対して図１の左側に向けて下部ゲート電極８の幅の数分の１程度位置ずれすることにより形成されたもので、下部ゲート電極８の上端部に形成されている。
この位置ずれが生じるのは、後述するゲート電極の製造工程においてフォトリソグラフィを２回行ってゲート電極の全体を形成するので、１回目のフォトリソグラフィと２回目のフォトリソグラフィが位置ずれすることによる。この位置ずれは、生じないものであれば望ましいが、そのような位置ずれ構造となった場合であってもトランジスタの動作上不具合が生じないようにすることが本願発明の目的となる。
なお、前記フォトリソグラフィの状況によっては、図１に示す上部ゲート電極９が下部ゲート電極８に対して右側に位置ずれしたり、その他、半導体基板１に多数のトレンチゲートトランジスタを作り込んだ場合に領域毎に左右の位置ずれ状態が異なっている場合、図１の断面から見た場合は下部ゲート電極８に対して上部ゲート電極９が位置ずれしていなくても、図１の断面と９０゜直交する方向の断面として見た場合に下部ゲート電極８に対して上部ゲート電極９が位置ずれしている場合等、種々の形態が考えられるが、いずれの場合においても本実施形態の構造を採用することにより課題を解決できる。勿論、半導体基板１に多数のトレンチゲートトランジスタを作り込んだ場合、その一部のトレンチゲートトランジスタのみが図１に示すように位置ずれしており、残りのトレンチゲートトランジスタが位置ずれしていない正規のトレンチゲートトランジスタである場合、即ち、位置ずれしているトレンチゲートトランジスタと位置ずれしていないトレンチゲートトランジスタを両方含む半導体装置においても本実施形態の構造が有効であるのは勿論である。
上部ゲート電極９の上には導体部（ＤＲＡＭ構造の場合、ワード配線の一部を兼ねる部分）１１とマスク層（絶縁膜ハードマスク）１２が積層形成され、半導体基板１から上方に突出されている上部ゲート電極９の上部側とその上に位置する導体部１１の一部とその上に位置するマスク層１２の両側面を覆うように、かつ、マスク層１２の上面を覆うように被覆絶縁膜１３が形成されている。
前記下部ゲート電極８の上端部は、溝５、６の開口周縁部５Ａ、６Ａに形成されているゲート絶縁膜７よりも高い位置に形成されているので、位置ずれ部９Ａと半導体基板１間のスペースはゲート絶縁膜７の膜厚よりも大きい値とされている。
図１の例では位置ずれ部９Ａと半導体基板１との距離が、ゲート絶縁膜７の厚さの数倍程度の間隔とされている。例えば、ゲート絶縁膜７の厚さが３〜１０ｎｍ程度であるならば、位置ずれ部９Ａとゲート絶縁膜７の上面との距離が１０〜２０ｎｍ程度とされる。なお、この場合のゲート電極８の横幅は例えば７０〜１００ｎｍ程度とされる。
図１に示す断面構造においては、下部ゲート電極８と上部ゲート電極９との幅は等しく形成され、上部ゲート電極９の上方において被覆絶縁膜１３に囲まれた状態の導体部１１の部分とマスク層１２の部分も下部ゲート電極８と等幅とされている。
また、前述の構成に加え、図１では簡略化した状態で示しているが、ソース４ａの上方のゲート絶縁膜９を貫通してソース４ａに達する形状に形成されるソース電極１５と、ドレイン３の上方のゲート絶縁膜９を貫通してドレイン３に達する形状に形成されるドレイン電極１６と、ソース４ｂの上方のゲート絶縁膜９を貫通してソース４ｂに達する形状に形成されるソース電極１７とを備えて本実施形態のトレンチゲートトランジスタを備えた半導体装置Ｈが構成されている。
本実施形態の構造においては、前記溝５に形成されたゲート絶縁膜７とゲート電極１０とその両側に配置されているソース４ａ、ドレイン３とソース電極１５、ドレイン電極１６により１つのトレンチゲートトランジスタが構成され、前記溝６に形成されたゲート絶縁膜７とゲート電極１０とその両側に配置されているドレイン３、ソース４ｂ、ドレイン電極１６、ソース電極１７により他の１つのトレンチゲートトランジスタが構成されている。
本実施形態の半導体装置Ｈにおいては、下部ゲート電極８上に目ずれした状態で上部ゲート電極９が積層された構造が製造されてしまった場合であっても、位置ずれ部９Ａとソース４ａあるいはドレイン３との間の距離が、ゲート絶縁膜７の膜厚よりも大きいので、図１８を基に先に説明した従来構造において位置ずれ部１０５Ｄがゲート絶縁膜９の直上にあり、寄生容量を増加してしまう構造と比較し、位置ずれ部９Ａとソース４ａあるいはドレイン３との距離を十分に大きくしているので、寄生容量増加の問題は生じない。
また、図１８に示す従来構造では、位置ずれ部１０５Ｄの部分が凸部になっていてゲート絶縁膜９の直上にあり、ソースやドレインと近接し、位置ずれ部１０５Ｄが電界集中点となり易いことから、ＧＩＤＬ耐圧の問題やゲート絶縁膜信頼性の問題を生じるおそれがあったが、本実施形態の半導体装置Ｈでは、位置ずれ部９Ａとソース４ａあるいはドレイン３との間の距離が、ゲート絶縁膜７の膜厚よりも大きいので、目ずれ構造によるＧＩＤＬ耐圧の低下やゲート絶縁膜信頼性低下の問題を生じるおそれがない。
次に、本発明構造に係るトレンチゲートトランジスタを備えた半導体装置の製造方法の一例について、図２〜図８を参照して工程順に説明する。
図２に示すように、シリコン基板２０にＳＴＩ法によりトレンチ分離絶縁膜（素子分離絶縁膜）２１を形成する工程を行う。この工程では各々の活性領域を絶縁分離する。次に半導体基板２０上にＳｉＯ２などの絶縁膜からなるバッファ絶縁膜２２を１０〜２０ｎｍ程度積層する工程を行う。このバッファ絶縁膜２２は後にシリコン基板２０に形成するゲート絶縁膜よりも厚く形成する必要がある。
次に、フォトリソグラフィー法により溝をパターニングするためにレジストマスクを用い、ドライエッチング法により深さ１００〜１５０ｎｍの溝２３を形成する工程を行い、更に熱酸化法によりゲート絶縁膜２４を形成する工程を行う。ここでバッファ絶縁膜２２により覆われたシリコン基板２の表面部分は殆ど酸化されないか、酸化されても僅かな厚さ分の酸化であり、例えば、溝２３の内部側において熱酸化によるゲート絶縁膜の厚さが５〜１０ｎｍ程度形成されたとすると、バッファ絶縁膜２２の下のシリコン基板２は０〜１ｎｍ程度のレベルで酸化される。
次に、ＣＶＤ法によりイオンドープ型のポリシリコンのゲート電極用の電極膜２５を５０〜１００ｎｍの膜厚で形成する工程を行う。ここで、Ｎ形、Ｐ形の異なるゲート電極を形成させる場合には、イオンドープ型のポリシリコンの代わりに、ノンドープ型のポリシリコンを堆積後、イオン注入法によりゲートドーパントの打ち分けを行っても良い。この電極膜２５を５０〜１００ｎｍの膜厚で形成すると、溝２３の内部は完全に電極膜２５で埋め尽くされ、更にバッファ絶縁膜２２の上にも電極膜が堆積する。
更に、電極膜２５の上にＣＶＤ法により、ＷＳｉのタングステンシリサイド層を５〜１０ｎｍ程度積層し、スパッタリング法によりＷＮの窒化膜を１０ｎｍ程度積層し、Ｗの金属電極層を５５ｎｍ程度積層し、Ｗ／ＷＮ／ＷＳｉの３層構造の積層膜２６を形成し、続いてＣＶＤ法によりＳｉＮｘのマスク層（マスク絶縁膜）２７を１４０ｎｍ程度の膜厚で積層する工程を行う。
マスク層２７に対し、フォトリソグラフィ法によりゲート電極になるべき対応部分をパターニングし、これを利用してマスク層２７、積層膜２６、ゲート電極層２５の上層部をドライエッチング法によりエッチングする工程を行い、更にＷＳｉの被覆絶縁膜２８を形成した後、残りのゲート電極２５をエッチングすることにより、図５に示す構造の下部ゲート電極３０、上部ゲート電極３１からなるゲート電極３２と、その上に積層される導体部（ワード配線）３５、マスク層３６とそれらを被覆する被覆絶縁膜２８からなる積層体３７をバッファ絶縁膜２２上に形成する工程を行う。
この後、ＨＦ系の薬液によりバッファ絶縁膜２２を除去する工程を行い、図６に示す状態とする。
次いで、斜めイオン注入法を用い、ＮＭＯＳ領域である場合にはＮ−type（Ｎ形）不純物を、ＰＭＯＳ領域である場合にはＰ−type（Ｐ形）不純物を注入する工程を行い、ソース４ａ、４ｂあるいはドレイン３を形成する。
なお、必要であれば、ゲート電極３２の両サイド側にサイドウオールを形成してからイオン注入を行い、ソースドレイン構造を形成しても良い。また、目ずれの程度が小さい場合は、斜めイオン注入を垂直イオン注入に置き換えてイオン注入しても良い。
以上の構造が得られたならば、更に、ゲート電極３２を覆うようにＳｉＯ２の層間絶縁膜４０を形成する工程を行い、前記ソース４ａ、４ｂあるいはドレイン３の直上のゲート絶縁膜２４に到達するようなコンタクトホールを形成し、コンタクトホール底部のゲート絶縁膜２４を除去してから、前記ソース４ａ、４ｂあるいはドレイン３に到達するように導電材料のコンタクトプラグ４１（ソース電極）、４２（ソース電極）、４３（ドレイン電極）を形成する工程を行い、更にメタル配線４５、４６、４７を形成する工程を行い、ＳｉＯ２の保護膜４８を形成する工程を行うことで図８に示す構造の半導体装置Ｈ’を得ることができる。
以上説明の如く製造した半導体装置Ｈ’であるならば先に説明した半導体装置Ｈと基本構造は同じであるので、同等の作用効果を得ることができる。
なお、この構造を更に進めてシリコン基板上に多数のトレンチゲートトランジスタを形成し、各メタル配線の上に必要数のキャパシタ構造を設けることでＤＲＡＭを得ることができる。
図８では、コンタクトプラグ４１、４２、４３の形成方法について簡略化した説明としたが、以下にＳＡＣ（Self Align Contact）法によりコンタクトプラグを形成する場合の一例について図９〜図１４を基により具体的に説明する。
図９に示す如く図７と同様のトランジスタ構造を得たならば、図１０に示す如くＳｉＮｘのゲート側壁保護膜５０を膜厚５〜２０ｎｍ程度被覆形成する工程を行い、次いで図１１に示すようにＳｉＯ２からなる層間絶縁膜５１を膜厚５００〜７００ｎｍ程度被覆形成する工程を行い、ゲート電極積の全体を覆う。
次に、層間絶縁膜５１上にレジスト層５２を被覆してパターニングとエッチングを行い積層体３７、３７の間の部分に達するコンタクトホール５３を形成する工程を行い、次いで図１３に示すようにＳｉＮｘのサイドウオール膜５５をコンタクトホール５３の内面と層間絶縁膜５１の上面に形成し、次いで図１４に示す如く層間絶縁膜５１の上面のサイドウオール膜５５及びコンタクトホール５６の底部のゲート絶縁膜２４を除去してサイドウオール膜５５により囲まれた形状のコンタクトホール５６を形成する工程を行い、導電材料をコンタクトホール５６の内部に充填することで図８に示すコンタクトプラグ４１、４２、４３と同様に、コンタクトプラグ（ドレイン電極）を形成することができる。
なお、図９〜図１４はドレイン３に接続する１つのコンタクトプラグを形成する場合に絞って簡略化した図を基に説明したので、実際にはソース４ａ、４ｂ側にも同時にコンタクトプラグを形成しなくてはならない。その場合、図１２に示すレジスト層５２において作成したコンタクトホール５３に加えてソース４ａ、４ｂの上方側にも別途コンタクトホールを形成し、図１３〜図１４に示す各工程を各コンタクトホールに同時に行えばよい。
これらの工程により、ソース４ａ、４ｂ、ドレイン３に個々に接続するコンタクトプラグを形成することができ、図８に示す構造と同等の半導体装置を得ることができる。
以上のように製造された半導体装置にあっても、先に図８を基に説明した半導体装置と同様に寄生容量削減、ＧＩＤＬ耐圧向上の作用効果を得ることができる。
本発明の第１実施形態に係る半導体装置の断面構造を示す概念図である。 前記半導体装置の製造方法について説明するもので、半導体基板上にトレンチ分離絶縁膜とバッファ絶縁膜を形成した状態を示す断面概念図。 前記半導体装置の製造方法について説明するもので、溝を形成し、ゲート絶縁膜を形成した状態を示す断面概念図。 前記半導体装置の製造方法について説明するもので、半導体基板上にゲート電極膜と積層膜とマスク絶縁層を形成した状態を示す断面概念図。 前記半導体装置の製造方法について説明するもので、ゲート電極膜をバッファ絶縁膜までエッチングした状態を示す断面概念図。 前記半導体装置の製造方法について説明するもので、バッファ絶縁膜を除去した状態を示す断面概念図。 前記半導体装置の製造方法について説明するもので、溝周囲の半導体基板にイオン注入している状態を示す断面概念図。 前記半導体装置の製造方法について説明するもので、ゲート電極の周囲に層間絶縁膜を形成し、更にコンタクトプラグを形成し、メタル配線を形成した状態を示す断面概念図。 図９はＳＡＣ法によりコンタクトプラグを製造する方法について説明するためのもので、ゲート電極積層体形成後の半導体基板の断面図。 図１０はＳＡＣ法によりコンタクトプラグを製造する方法について説明するためのもので、ゲート電極積層体形成後の半導体基板上にゲート側壁保護膜を形成した状態の断面図。 図１１はＳＡＣ法によりコンタクトプラグを製造する方法について説明するためのもので、ゲート側壁保護膜上に層間絶縁膜を形成した状態の断面図。 図１２はＳＡＣ法によりコンタクトプラグを製造する方法について説明するためのもので、層間絶縁膜を貫通するコンタクトホールを形成した状態の断面図。 図１３はＳＡＣ法によりコンタクトプラグを製造する方法について説明するためのもので、コンタクトホール内と層間絶縁膜上にサイドウオール膜を形成した状態の断面図。 図１４はＳＡＣ法によりコンタクトプラグを製造する方法について説明するためのもので、層間絶縁膜上のサイドウオール膜及びコンタクトホール底部を除去してコンタクトホール内にサイドウオール膜を残した状態の断面図。 従来の半導体装置の製造方法の一例を説明するもので、半導体基板に溝を形成した状態を示す断面概念図。 従来の半導体装置の製造方法の一例を説明するもので、半導体基板の溝の周囲にゲート絶縁膜を形成した状態を示す断面概念図。 従来の半導体装置の製造方法の一例を説明するもので、半導体基板の上にゲート電極層、積層膜、マスク絶縁層を形成した状態を示す断面概念図。 従来の半導体装置の一例を示す断面概念図。
符号の説明
Ｈ、Ｈ’ 半導体装置、
１、２０ 半導体基板、
２、２１ トレンチ分離絶縁膜（素子分離絶縁膜）、
３ ドレイン、
４ａ、４ｂ ソース、
５、６ 溝、
５Ａ、６Ａ 開口周縁部、
８、３０ 下部ゲート電極、
９、３１ 上部ゲート電極、
８Ａ、９Ａ 位置ずれ部、
１０、３２ ゲート電極、
１１ 導体部（ワード配線）
１２ マスク層（絶縁膜ハードマスク）
１３ 被覆絶縁膜、
１５ ソース電極、
１６ ドレイン電極、
１７ ソース電極、
２２ バッファ絶縁膜、
２３ 溝、
２４ ゲート電極膜、
２５ 電極膜、
２７ マスク層、
４０、５１ 層間絶縁膜、
４１ コンタクトプラグ（ソース電極）、
４２ コンタクトプラグ（ソース電極）、
４３ コンタクトプラグ（ソース電極）、
５０ ゲート側壁保護膜、

Claims (8)

  1. 半導体基板に形成された溝と、前記溝の内部にゲート絶縁膜を介し形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、
    前記ゲート電極が前記溝の内側から前記溝の外側まで延出形成され、前記ゲート電極が前記溝の内側と外側とで幅方向に位置ずれ部を有する目ずれ形状に形成されてなり、前記ゲート電極の位置ずれ部が前記溝の開口周縁部よりも上方に形成されており、前記溝の開口周縁部から前記位置ずれ部までの高さが前記ゲート絶縁膜の膜厚より大きくされてなることを特徴とする半導体装置。
  2. 前記半導体基板に形成した溝の開口周縁部に位置する前記ゲート電極の周壁部分から、前記ゲート電極の位置ずれ部までの部分が、前記半導体基板上に積層形成した層間絶縁膜により囲まれてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極が、前記位置ずれ部を介して下部ゲート電極と上部ゲート電極に区分され、前記下部ゲート電極の上端部が前記溝の開口周縁部及びその周囲のゲート絶縁膜よりも上方に延出されてなることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記上部ゲート電極の上に、ゲート電極を延長するように導体部とマスク絶縁膜が形成され、前記マスク絶縁膜と導体部及び上部ゲート電極の周囲を覆って被覆絶縁膜が形成されてなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記ゲート電極の両側に形成されたソース及びドレインに前記層間絶縁膜と前記ゲート絶縁膜を貫通させて設けられたソース電極及びドレイン電極を備えたことを特徴とする請求項２〜４のいずれかに記載の半導体装置。
  6. 半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を形成した半導体基板上にバッファ絶縁膜を積層形成する工程と、前記バッファ絶縁膜を貫通して前記半導体基板に達する溝を形成する工程と、酸化法により前記溝及びその周囲の半導体基板を酸化し、ゲート絶縁膜を形成する工程と、前記バッファ絶縁膜及び前記溝を形成した半導体基板上に前記溝の内部を埋めてその上まで堆積するように電極膜を形成する工程と、前記電極膜の上に導体膜とマスク層を形成する工程と、前記マスク層をパターニングする工程と、前記マスク層を介して前記導体膜と前記電極膜を加工し、前記溝の内側と外側とで幅方向に位置ずれ部を有した目ずれ形状のゲート電極を形成する工程と、前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程とを具備することを特徴とする半導体装置の製造方法。
  7. 前記目ずれ形状のゲート電極を形成した後、半導体基板上のバッファ絶縁膜を除去して前記ゲート電極の周囲のゲート絶縁膜を露出させる工程を具備し、この工程の後に前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記ソース及びドレインを形成した後、前記ゲート電極、前記導体膜、前記マスク層を囲むように層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記ソース及びドレインに接続するソース電極及びドレイン電極を形成する工程を具備することを特徴とする請求項７に記載の半導体装置の製造方法。
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