WO2014050590A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2014050590A1
WO2014050590A1 PCT/JP2013/074676 JP2013074676W WO2014050590A1 WO 2014050590 A1 WO2014050590 A1 WO 2014050590A1 JP 2013074676 W JP2013074676 W JP 2013074676W WO 2014050590 A1 WO2014050590 A1 WO 2014050590A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive film
insulating film
film
semiconductor device
semiconductor substrate
Prior art date
Application number
PCT/JP2013/074676
Other languages
English (en)
French (fr)
Inventor
和典 新妻
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ピーエスフォー ルクスコ エスエイアールエル filed Critical ピーエスフォー ルクスコ エスエイアールエル
Priority to US14/430,832 priority Critical patent/US20150255553A1/en
Publication of WO2014050590A1 publication Critical patent/WO2014050590A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • An insulating film embedded in the semiconductor substrate, a first impurity diffusion layer formed on the semiconductor substrate and disposed on one side of the groove, and a second impurity diffusion layer formed on the semiconductor substrate and disposed on the other side of the groove There are MOS (Metal Oxide Semiconductor) transistors.
  • a drain voltage is applied to one impurity diffusion layer functioning as a drain region, and the other impurity diffusion layer functioning as a source region is set to a source voltage, and an ON potential is applied to the gate electrode to form a trench.
  • a channel region is formed on the side wall and bottom of the MOS transistor to operate the MOS transistor.
  • the embedded gate electrode is formed of the first conductive film in contact with the gate insulating film and the low conductive film is formed of the second conductive film, control of threshold voltage and low resistance of the gate electrode are realized. There are the following problems.
  • the gate electrode word line
  • the first conductive film is formed on the second conductive film that is thicker than the first conductive film. Due to the influence of the crystal grain boundary, the etching rate varies, and irregularities are formed on the surface (etched surface) of the gate electrode.
  • the gate electrode inevitably has a portion facing the side surface of the first impurity diffusion layer and a portion not facing the side surface of the first impurity diffusion layer, and the side surface of the first impurity diffusion layer. Since the electric field strength is increased in a portion opposite to GID, GIDL (Gate-Induced-Drain-Leakage) increases.
  • the information retention characteristic which is an important characteristic of the DRAM, is degraded when the junction leakage current in the depletion layer formed between the first impurity diffusion layer electrically connected to the lower electrode of the capacitor and the semiconductor substrate increases. Therefore, this junction leakage current is largely due to GIDL affected by the gate electric field.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2011-233582 (Patent Document 1) is provided in the recess so as to cover the second conductive film protruding from the upper end surface of the first conductive film.
  • the insulating film disposed in the gap (gap formed between the gate insulating film and the second conductive film) formed on the upper end surface of the first conductive film is gate-insulated. Since it functions as a part of the film, it is possible to increase the effective thickness of the gate insulating film in the region where GIDL occurs. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the impurity diffusion layer and the semiconductor substrate can be suppressed.
  • the present invention provides a semiconductor device capable of suppressing GIDL and suppressing an increase in word line wiring resistance and a method for manufacturing the same.
  • a semiconductor device includes: A groove provided in the semiconductor substrate; A gate insulating film provided to cover the inner surface of the groove; A first conductive film provided in the groove at a position where the first upper end surface is lower than the surface of the semiconductor substrate; A second conductive film which protrudes from the first upper end surface and is provided at a position higher than the surface of the semiconductor substrate inside the groove; A cap insulating film is provided in the groove so as to cover the protruding portion of the second conductive film protruding from the first upper end surface.
  • a method for manufacturing a semiconductor device includes: Etching the semiconductor substrate to form grooves in the semiconductor substrate; Forming a gate insulating film so as to cover the inner surface of the groove; Forming a first conductive film in the groove so that the first upper end surface is disposed at a position lower than the surface of the semiconductor substrate; Forming a second conductive film in the groove so as to protrude from the first upper end surface and to be disposed at a position where the second upper end surface is higher than the surface of the semiconductor substrate; A cap insulating film is formed in the groove so as to cover the protruding portion of the second conductive film protruding from the first upper end surface.
  • GIDL can be suppressed and an increase in word line wiring resistance can also be suppressed.
  • 1 is a plan view showing a structure of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a view showing a structure of a semiconductor device according to a first embodiment of the present invention, and is a cross-sectional view taken along line AA ′ of FIG.
  • It is sectional drawing which shows one manufacturing process of the semiconductor device by the 1st Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 1st Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 1st Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 1st Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 1st Embodiment of this invention.
  • FIG. 12 is a view showing a structure of a semiconductor device according to a second embodiment of the present invention, and is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 20 is a diagram illustrating a structure of a semiconductor device according to a third embodiment of the present invention, and is a cross-sectional view taken along the line AA ′ of FIG. 19. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 3rd Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 3rd Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 3rd Embodiment of this invention. It is sectional drawing which shows one manufacturing process of the semiconductor device by the 3rd Embodiment of this invention. It is a top view which shows the structure of the semiconductor device of related technology. It is a figure which shows the structure of the semiconductor device of related technology, and is AA 'sectional drawing of FIG.
  • FIG. 25 to 26 are diagrams showing the structure of the semiconductor device 100 according to the related art.
  • the semiconductor device 100 according to the present embodiment is a DRAM memory cell
  • FIG. 25 is a plan view
  • FIG. 26 is a cross-sectional view taken along line AA ′ of FIG.
  • the semiconductor device 100 constitutes a DRAM memory cell.
  • a plurality of element isolation regions 12 extending continuously in the X ′ direction and active regions 13 extending continuously in the X ′ direction are alternately arranged at equal intervals and equal pitches in the Y direction on the semiconductor substrate 1.
  • the element isolation region 12 is composed of an element isolation insulating film embedded in the trench.
  • a first embedded word line hereinafter referred to as a first word line
  • WL10a and a second embedded word line hereinafter referred to as a first line
  • WL10b (referred to as two word lines) is arranged.
  • the active region 13 includes a first capacitor contact region 27a, a first word line WL10a disposed adjacent to the first capacitor contact region 27a, and a bit line contact region 22 disposed adjacent to the first word line WL10a.
  • a second word line WL10b disposed adjacent to the bit line contact region 22 and a second capacitor contact region 27b disposed adjacent to the second word line WL10b.
  • the first capacitor contact region 27a, the first word line WL10a, and the bit line contact region 22 constitute the first cell transistor Tr1, and the bit line contact region 22, the second word line WL10b, and the second capacitor contact.
  • the second cell transistor Tr2 is configured by the region 27c.
  • a related-art memory cell is configured by arranging a plurality of active regions 13 in the X direction.
  • a semiconductor substrate 1 is provided with a trench 14 for word lines that also serves as a gate electrode of a transistor.
  • a gate insulating film 6 is provided so as to cover the inner surface of each word line trench 14.
  • a word line 10 is provided at the bottom of each trench through the gate insulating film 6.
  • a cap insulating film 17 is provided so as to cover each word line and bury each groove. Further, a first interlayer insulating film 3 is provided so as to cover the silicon substrate 1.
  • the semiconductor pillar located outside the word line 10 serves as a capacitor contact region 27, and a first impurity diffusion layer 19 serving as one of source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located between the word lines 10 becomes a BL contact region 22, and a second impurity diffusion layer 18 serving as the other of the source / drain is provided on the upper surface thereof.
  • the first impurity diffusion layer 19, the gate insulating film 6, the word line WL10, and the second impurity diffusion layer 18 constitute a transistor Tr1.
  • the word line 10 also serves as a gate electrode, and has a first conductive film 8 and a second conductive film 9.
  • the first conductive film 8 is a film responsible for determining the threshold voltages of Tr1 and Tr2, and is included in the second conductive film 9, and heavy metal atoms that adversely affect the characteristics of Tr by diffusing into the semiconductor substrate 1 are present. It is a film having a function as a barrier film that prevents reaching the gate insulating film 6.
  • the second conductive film 9 is formed on the first conductive film 8, and is provided so as to bury a part of the word line trench 14 in which the first conductive film 8 is formed.
  • the second conductive film 9 is a film having a lower resistance than the first conductive film in order to reduce the wiring resistance, and is disposed so as to face a part of the first and second impurity diffusion layers 18 and 19.
  • the upper end surface is flush with the upper end surface of the first conductive film 8.
  • the lower end surfaces of the first impurity diffusion layer 19 and the second impurity diffusion layer 18 are connected to the first impurity diffusion layer 19 and the second impurity diffusion layer 18 with respect to the word line 10.
  • the two impurity diffusion layers 18 are configured to be flush with the upper end surface of the word line 10.
  • the cap insulating film 17 covers the word line 10 and the surface thereof is flush with the surface of the first interlayer insulating film 3.
  • a bit line (BL) 23 connected to the impurity diffusion layer 18 in the BL contact region 22 is provided on the first interlayer insulating film 3.
  • a cover insulating film is provided on the upper surface of BL23.
  • a liner insulating film 24 is provided on the entire surface so as to cover the side wall of the BL 23.
  • an SOD film 25 is provided on the liner insulating film 24, to bury a concave space formed between adjacent BLs.
  • a capacitor contact hole 27 is provided through the SOD film 25 and the liner film 24.
  • Capacitance contact plugs 27c and 27d are connected to the capacitor contact regions 27a and 27b by the capacitor contact holes 27, respectively.
  • Capacitor contact pads 33 are connected to the upper portions of the capacitor contact plugs 27c and 27d, respectively.
  • a capacitor lower electrode 34 is provided on the capacitor contact pad 33.
  • a capacitor insulating film 35 covering the inner surface of the lower electrode 34 is provided with an upper polysilicon electrode 36 and an upper tungsten electrode 38 on the capacitor insulating film 35 to constitute a capacitor.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, a wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the lower end surfaces of the first impurity diffusion layer 19 and the second impurity diffusion layer 18 are connected to the first impurity diffusion layer 19 and the second impurity layer with respect to the word line 10.
  • the impurity diffusion layer 18 is configured to be flush with the upper end surface of the word line 10. For this reason, there is a problem that the junction electric field of the transistor becomes strong and the refresh characteristics deteriorate.
  • the present invention solves the above-mentioned problems of the related art, and by suppressing GIDL, it is possible to lower the junction electric field of the transistor to improve the refresh characteristics and to suppress an increase in the wiring resistance of the word line.
  • a semiconductor device and a method for manufacturing the same are provided.
  • FIGS. 1 to 10 are views showing the structure of a semiconductor device 100 according to the first embodiment of the present invention.
  • the semiconductor device 100 according to the first embodiment is a DRAM memory cell
  • FIG. 1 is a plan view
  • FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1, and FIGS. Show.
  • the semiconductor device 100 constitutes a DRAM memory cell.
  • a plurality of element isolation regions 12 extending continuously in the X ′ direction and active regions 13 extending continuously in the X ′ direction are alternately arranged at equal intervals and equal pitches in the Y direction on the semiconductor substrate 1.
  • the element isolation region 12 is composed of an element isolation insulating film embedded in the trench.
  • a first embedded word line hereinafter referred to as a first word line
  • WL10a and a second embedded word line hereinafter referred to as a first line
  • WL10b (referred to as two word lines) is arranged.
  • the active region 13 includes a first capacitor contact region 27a, a first word line WL10a disposed adjacent to the first capacitor contact region 27a, and a bit line contact region 22 disposed adjacent to the first word line WL10a.
  • a second word line WL10b disposed adjacent to the bit line contact region 22 and a second capacitor contact region 27b disposed adjacent to the second word line WL10b.
  • the first capacitor contact region 27a, the first word line WL10a, and the bit line contact region 22 constitute the first cell transistor Tr1, and the bit line contact region 22, the second word line WL10b, and the second capacitor contact.
  • the second cell transistor Tr2 is configured by the region 27c.
  • the memory cell of the first embodiment of the present invention is configured by arranging a plurality of the active regions 13 in the X direction.
  • the semiconductor substrate 1 is provided with a word line groove 14 which also serves as a gate electrode of a transistor.
  • the depth D1 of the groove can be set to 120 nm, for example.
  • a gate insulating film 6 is provided so as to cover the inner surface of each word line trench 14.
  • a word line 10 is provided at the bottom of each trench through the gate insulating film 6.
  • a cap insulating film 17 is provided so as to cover each word line and bury each groove. Further, a first interlayer insulating film 3 is provided so as to cover the silicon substrate 1.
  • the semiconductor pillar located outside the word line 10 serves as a capacitor contact region 27, and a first impurity diffusion layer 19 serving as one of source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located between the word lines 10 becomes a BL contact region 22, and a second impurity diffusion layer 18 serving as the other of the source / drain is provided on the upper surface thereof.
  • the first impurity diffusion layer 19, the gate insulating film 6, the word line WL10, and the second impurity diffusion layer 18 constitute a transistor Tr1.
  • the depth of the first impurity diffusion layer 19 and the depth of the second impurity diffusion layer 18 are the same depth, and the depth D2 is, for example, 40 nm. it can.
  • the word line 10 also serves as a gate electrode, and has a first conductive film 8 and a second conductive film 9.
  • the first conductive film 8 is a film responsible for determining the threshold voltages of Tr1 and Tr2, and is included in the second conductive film 9, and heavy metal atoms that adversely affect the characteristics of Tr by diffusing into the semiconductor substrate 1 are present. It is a film having a function as a barrier film that prevents reaching the gate insulating film 6.
  • the first conductive film 8 has etched upper end faces 8a and 8b.
  • the upper end surface 8 a of the first conductive film 8 is disposed closer to the bottom surface 14 a side of the word line trench 14 than the lower end surface 19 a of the first impurity diffusion layer 19.
  • the second upper end surface 8 b of the first conductive film 8 is disposed on the bottom surface 14 a side of the word line groove 14 with respect to the lower end surface 18 a of the second impurity diffusion layer 18.
  • the depth from the surface of the semiconductor substrate 1 to the upper end surfaces 8a and 8b of the first conductive film 8 is the same depth, and this depth D3 can be set to 50 nm, for example.
  • the thickness can be set to 5 nm, for example.
  • the second conductive film 9 is formed on the first conductive film 8 in order to reduce the wiring resistance of the word line 10, and the word line trench in which the first conductive film 8 is formed. 14 is embedded so as to be embedded.
  • the second conductive film 9 protrudes from the upper end surfaces 8a and 8b of the first conductive film 8 so as to face part of the first and second impurity diffusion layers 18 and 19.
  • 41 is similarly formed on the upper end surface 8b of the first conductive film 8 in the Y direction surrounded by the upper end surface 8b of the first conductive film 8, the second conductive film 9, and the gate insulating film 6.
  • a gap 42 is formed to extend to the surface.
  • the width of the gap 42 is equal to the width W2 of the gap 41, and the width of the gap 41 is equal to the thickness of the first conductive film 8.
  • the width W2 of the gap 41 can be 5 nm.
  • the upper end surface 9 a of the second conductive film 9 is disposed between the surface of the semiconductor substrate 1 and the surface of the first interlayer insulating film 3.
  • the height D4 to the upper end surface 9a of the second conductive film 9 can be set to 5 nm, for example. By increasing the height to the upper end surface, the resistance of the word line 10 can be reduced.
  • the cap insulating film 17 is provided so as to embed the gaps 41 and 42, but may not necessarily be completely embedded.
  • the cap insulating film 17 covers the second conductive film 9 protruding from the surface of the semiconductor substrate 1, and the surface thereof is flush with the surface of the first interlayer insulating film 3.
  • the thickness T1 of the cap insulating film 17 formed in the gap 41 is equal to the value of the width W2 of the gap 41.
  • a bit line (BL) 23 connected to the impurity diffusion layer 18 in the BL contact region 22 is provided on the first interlayer insulating film 3.
  • a cover insulating film is provided on the upper surface of BL23.
  • a liner insulating film 24 is provided on the entire surface so as to cover the side wall of the BL 23.
  • an SOD film 25 is provided on the liner insulating film 24, to bury a concave space formed between adjacent BLs.
  • a capacitor contact hole 27 is provided through the SOD film 25 and the liner film 24.
  • Capacitance contact plugs 27c and 27d are connected to the capacitor contact regions 27a and 27b by the capacitor contact holes 27, respectively.
  • Capacitor contact pads 33 are connected to the upper portions of the capacitor contact plugs 27c and 27d, respectively.
  • a capacitor lower electrode 34 is provided on the capacitor contact pad 33.
  • a capacitor insulating film 35 covering the inner surface of the lower electrode 34 is provided with an upper polysilicon electrode 36 and an upper tungsten electrode 38 on the capacitor insulating film 35 to constitute a capacitor.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, a wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the semiconductor device 100 has a word line so as to cover the second conductive film 9 which protrudes from the upper end surface 8a and the upper end surface 8b of the first conductive film 8 and whose upper end surface 9a is higher than the surface of the semiconductor substrate 1.
  • the cap insulating film 17 By having the cap insulating film 17 provided in the trench 14 for the cap, the cap insulating film 17 functions as a part of the gate insulating film 6 located on the upper end surface 8a of the first conductive film 8,
  • the thickness of the gate insulating film in a region where GIDL (Gate-Induced-Drain-Leakage) is generated can be increased, the junction electric field of the transistor can be reduced, and the refresh characteristics can be improved.
  • the wiring resistance of the second conductive film 9 can be maintained by setting the position of the upper end surface 9 a of the second conductive film 9 higher than the surface of the semiconductor substrate 1.
  • FIGS. 1 to 2 show AA ′ cross-sectional views in FIG.
  • a pad oxide film 2 is formed on a semiconductor substrate 1, and an element isolation region 12 embedded with an insulating film made of a silicon oxide film is formed by a well-known STI method.
  • a first interlayer insulating film 3 is formed on the pad oxide film 2 by, for example, a silicon oxide film.
  • the semiconductor substrate 1 is etched by dry etching using the first interlayer insulating film 3 as a mask to form a word line trench 14.
  • the depth D1 of the groove 14 for the word line can be set to 120 nm, for example.
  • the width W1 of the word line trench 14 can be set to, for example, 50 nm.
  • a gate insulating film 6 constituting an N-type transistor is formed on the active region 13 of the silicon substrate 1 using a thermal oxidation process.
  • a first conductive film 8 is deposited to a thickness of 5 nm by CVD, for example, so as to cover the surfaces of the gate insulating film 6 and the first interlayer insulating film 3.
  • a second conductive film 9 is deposited on the surface of the first conductive film 8 to have a thickness of 30 nm by CVD, for example, so as to fill the groove 14 for the word line.
  • the first conductive film 8 and the second conductive film 9 are etched back to a position higher than the surface of the semiconductor substrate 1 and lower than the surface of the first interlayer insulating film 3.
  • the height D4 of the second conductive film 9 from the semiconductor substrate can be set to 5 nm, for example.
  • the positions of the upper end portions 8 a and 8 b of the first conductive film 8 are for the word line more than the lower end portions of the first impurity diffusion layer 19 and the second impurity diffusion layer 18.
  • the upper end portion of the first conductive film 8 is selectively wet-etched with a mixed solution of hydrofluoric acid and hydrogen peroxide so as to be disposed on the bottom surface 14a side of the groove 14.
  • a gap 41 surrounded by the upper end portion 8a of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is formed on the upper end portion 8a of the first conductive film 8.
  • a gap 42 surrounded by the upper end portion 8 b of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is formed on the upper end portion 8 b of the first conductive film 8.
  • the width W2 of the gap 41 is equal to the thickness of the first conductive film 8, and can be set to 5 nm, for example.
  • the width of the gap 42 is equal to W2.
  • the upper end surface 8b is flush with the upper end surface 8a.
  • the depth D3 of the upper end surfaces 8a and 8b can be set to 50 nm, for example.
  • a cap insulating film 17 (for example, a silicon nitride film having a thickness of 50 nm) is formed so as to fill the gaps 41 and 42, and then etched back to form a first interlayer insulating film. 3 is formed so as to be flush with the surface of 3.
  • the thickness T1 of the cap insulating film formed in the gaps 41 and 42 is equal to the thickness of the first conductive film 8.
  • T1 can be 5 nm.
  • the cap insulating film 17 embedded in the gap 41 functions as a part of the gate insulating film 17 by embedding the gap 41 with the cap insulating film 17, GIDL affected by the gate electric field is generated. It is possible to increase the effective thickness of the gate insulating film in the region. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the first impurity diffusion layer 19 and the semiconductor substrate 1 can be suppressed.
  • the semiconductor device 100 according to the first embodiment of the present invention when used in a DRAM, it is possible to suppress deterioration in information retention characteristics due to GIDL affected by the gate electric field. Furthermore, by setting the upper end surface 9a of the second conductive film 9 at a position higher than the surface of the semiconductor substrate 1, an increase in the wiring resistance of the word line 10 can be suppressed.
  • bit contact is formed as a line-shaped opening pattern extending in the same direction as the word line 10 (Y direction in FIG. 1). At the intersection of the bit contact pattern and the active region, the surface of the semiconductor substrate 1 is exposed.
  • N-type impurities such as arsenic
  • the formed second impurity diffusion layer functions as a source / drain region of the transistor.
  • a laminated film such as a polysilicon film, a tungsten film, or a silicon nitride film is formed by, for example, a CVD method.
  • the bit line 23 is formed by patterning into a line shape using a photolithography technique and a dry etching technique.
  • the bit line 23 is formed as a pattern extending in a direction intersecting with the word line 10 (X direction in FIG. 1).
  • the polysilicon film under the bit line 2 is connected to the second impurity diffusion layer 18 at the silicon surface exposed in the bit contact.
  • a liner film 24 covering the upper surface is formed of a silicon nitride film or the like using, for example, a CVD method.
  • an annealing process is performed in a high-temperature water vapor (H 2 O) atmosphere to modify the film into a solid film.
  • the planarization is performed by CMP until the upper surface of the liner film 24 is exposed.
  • a capacitive contact 27 is formed through the SOD film 25 and the liner film 24 by using a photolithography technique and a dry etching technique. Further, an N-type impurity (phosphorus or the like) is ion-implanted in the vicinity of the surface of the capacitor contact regions 27a and 27b to form the first impurity diffusion layer 19 in the vicinity of the silicon surface.
  • the formed first impurity diffusion layer 19 functions as a source / drain region of the transistor.
  • capacitor contact 27 is filled with tungsten or the like to form capacitor contact plugs 27c and 27d.
  • a wiring material layer such as titanium nitride or tungsten is grown on the capacitor contact 27 using the CVD method, and the capacitor contact pad 33 is formed using the photolithography technique and the dry etching technique.
  • titanium nitride is grown on the capacitor contact pad 33 so as to cover the inner wall of the cylinder hole, and the capacitor lower electrode 34 is formed.
  • a capacitive insulating film 35 so as to cover the surface of the lower electrode 34, a polysilicon upper electrode 36 and a tungsten upper electrode 38 are formed.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, a wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the cap insulating film 17 embedded in the gap 41 functions as a part of the gate insulating film, the effective thickness of the gate insulating film in the region where GIDL is affected by the gate electric field is generated. Can be made thicker. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the first impurity diffusion layer 19 and the semiconductor substrate 1 can be suppressed.
  • the semiconductor device 100 according to the first embodiment of the present invention when used in a DRAM, it is possible to suppress the deterioration of the information retention characteristics due to GIDL affected by the gate electric field. Furthermore, by increasing the upper end surface 9a of the second conductive film 9 at a position higher than the surface of the semiconductor substrate 1, an increase in the wiring resistance of the word line 10 can be suppressed.
  • FIGS. 11 to 18 are views showing the structure of the semiconductor device 100 according to the second embodiment of the present invention.
  • the semiconductor device 100 according to the second embodiment is a DRAM memory cell
  • FIG. 11 is a plan view
  • FIG. 12 is a cross-sectional view taken along the line AA ′ in FIG. 11, and FIGS. Show.
  • the semiconductor device 100 constitutes a DRAM memory cell.
  • a plurality of element isolation regions 12 extending continuously in the X ′ direction and active regions 13 extending continuously in the X ′ direction are alternately arranged at equal intervals and equal pitches in the Y direction on the semiconductor substrate 1.
  • the element isolation region 12 is composed of an element isolation insulating film embedded in the trench.
  • a first embedded word line hereinafter referred to as a first word line
  • WL10a and a second embedded word line hereinafter referred to as a first line
  • WL10b (referred to as two word lines) is arranged.
  • the active region 13 includes a first capacitor contact region 27a, a first word line WL10a disposed adjacent to the first capacitor contact region 27a, and a bit line contact region 22 disposed adjacent to the first word line WL10a.
  • a second word line WL10b disposed adjacent to the bit line contact region 22 and a second capacitor contact region 27b disposed adjacent to the second word line WL10b.
  • the first capacitor contact region 27a, the first word line WL10a, and the bit line (BL) contact region 22 constitute a first cell transistor Tr1, and the bit line contact region 22, the second word line WL10b,
  • the second cell transistor Tr2 is configured by the two-capacitance contact region 27c.
  • a memory cell according to the second embodiment of the present invention includes a plurality of active regions 13 arranged in the X direction.
  • the semiconductor substrate 1 is provided with a word line groove 14 which also serves as a gate electrode of a transistor.
  • the depth D1 of the groove can be set to 120 nm, for example.
  • a gate insulating film 6 is provided so as to cover the inner surface of each word line trench 14.
  • a word line 10 is provided at the bottom of each trench through the gate insulating film 6.
  • a cap insulating film 17 is provided so as to cover each word line 10 and bury each groove 14. Further, a first interlayer insulating film 3 is provided so as to cover the semiconductor substrate 1.
  • the semiconductor pillar located outside the word line 10 serves as a capacitor contact region 27, and a first impurity diffusion layer 19 serving as one of source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located between the word lines 10 becomes a BL contact region 22, and a second impurity diffusion layer 18 serving as the other of the source / drain is provided on the upper surface thereof.
  • the first impurity diffusion layer 19, the gate insulating film 6, the word line WL10, and the second impurity diffusion layer 18 constitute a transistor Tr1.
  • the depth of the first impurity diffusion layer 19 and the depth of the second impurity diffusion layer 18 are the same depth, and the depth D2 is, for example, 40 nm. it can.
  • the word line 10 also serves as a gate electrode, and has a first conductive film 8 and a second conductive film 9.
  • the first conductive film 8 is a film responsible for determining the threshold voltages of Tr1 and Tr2, and is included in the second conductive film 9, and heavy metal atoms that adversely affect the characteristics of Tr by diffusing into the semiconductor substrate 1 are present. It is a film having a function as a barrier film that prevents reaching the gate insulating film 6.
  • the second conductive film 9 is used for the word line in which the first conductive film 8 is formed as in the first embodiment. Cannot be embedded in the groove 14.
  • the first conductive film 8 completely fills the word line groove 14 from the surface of the semiconductor substrate 1 to the depth D3.
  • Upper end surfaces 8 a and 8 b of the first conductive film 8 are arranged on the bottom surface 14 a side of the word line groove 14 with respect to the lower end surface 19 a of the first impurity diffusion layer 19.
  • a depth D3 from the surface of the semiconductor substrate 1 to the upper end surface 8a of the first conductive film 8 can be set to 50 nm, for example.
  • the thickness can be set to 30 nm, for example.
  • the second conductive film 9 is formed on the first conductive film 8 and is provided so as to bury a part of the word line trench 14 embedded in the first conductive film 8.
  • the second conductive film 9 protrudes from the upper end surfaces 8a and 8b of the first conductive film 8 so as to face part of the first and second impurity diffusion layers 18 and 19. Thereby, on the upper end surface 8 a of the first conductive film 8, the gap extending in the Y direction surrounded by the upper end surface 8 a of the first conductive film 8, the second conductive film 9, and the gate insulating film 6. Similarly, the Y direction surrounded by the upper end surface 8b of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is formed on the upper end surface 8b of the first conductive film 8. A gap 42 is formed to extend to the surface.
  • the width of the gap 42 is equal to the width W2 of the gap 41, and the width of the gap 41 is equal to the width of the sidewall 7.
  • the width W2 of the gap 41 can be 5 nm.
  • the second conductive film 9 is a film for reducing the wiring resistance of the word line 10.
  • the first conductive film is a film having a function as a barrier film around the second conductive film 9. Since there is no film 8, the second conductive film 9 must also be a film having a function as a barrier film.
  • the upper end surface 9 a of the second conductive film 9 is disposed between the surface of the semiconductor substrate 1 and the surface of the first interlayer insulating film 3.
  • the height D4 to the upper end surface 9a of the second conductive film 9 can be set to 5 nm, for example. By increasing the height to the upper end surface, the resistance of the word line 10 can be reduced.
  • the thickness can be set to 30 nm, for example.
  • the cap insulating film 17 is provided so as to embed the gaps 41 and 42, but may not necessarily be completely embedded.
  • the cap insulating film 17 covers the second conductive film 9 protruding from the surface of the semiconductor substrate 1, and the surface thereof is flush with the surface of the first interlayer insulating film 3.
  • the thickness T1 of the cap insulating film 17 formed in the gap 41 is equal to the value of the width W2 of the gap 41.
  • a bit line (BL) 23 connected to the impurity diffusion layer 18 in the BL contact region 22 is provided on the first interlayer insulating film 3.
  • a cover insulating film is provided on the upper surface of BL23.
  • a liner insulating film 24 is provided on the entire surface so as to cover the side wall of the BL 23.
  • an SOD film 25 is provided on the liner insulating film 24, to bury a concave space formed between adjacent BLs.
  • a capacitor contact hole 27 is provided through the SOD film 25 and the liner film 24. Through the capacitor contact hole 27, capacitor contact plugs 27c and 27d are connected to the capacitor contact regions 27a and 27b, respectively. Capacitor contact pads 33 are connected to the upper portions of the capacitor contact plugs 27c and 27d, respectively.
  • a capacitor lower electrode 34 is provided on the capacitor contact pad 33. Further, a capacitor insulating film 35 covering the inner surface of the lower electrode 34 is provided with an upper polysilicon electrode 36 and an upper tungsten electrode 38 on the capacitor insulating film 35 to constitute a capacitor.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, the wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the semiconductor device 100 has a word line so as to cover the second conductive film 9 which protrudes from the upper end surface 8a and the upper end surface 8b of the first conductive film 8 and whose upper end surface 9a is higher than the surface of the semiconductor substrate 1.
  • GIDL Gate-Induced It is possible to increase the thickness of the gate insulating film in the region where -Drain-Leakage occurs, the junction electric field of the transistor can be reduced, and the refresh characteristics can be improved.
  • the wiring resistance of the second conductive film 9 can be maintained by making the position of the upper end surface 9 a of the second conductive film 9 higher than the surface of the semiconductor substrate 1.
  • FIGS. 11 to 12 show AA ′ cross-sectional views in FIG. The steps before that are the same as those in FIGS. 3 to 5 of the first embodiment.
  • a pad oxide film 2 is formed on a semiconductor substrate 1 as shown in FIG. 3, and is buried with an insulating film made of a silicon oxide film by a well-known STI method. An element isolation region 12 is formed.
  • a first interlayer insulating film 3 is formed on the pad oxide film 2 by, for example, a silicon oxide film.
  • the semiconductor substrate 1 is etched by dry etching using the first interlayer insulating film 3 as a mask to form a word line trench 14.
  • the depth D1 of the word line trench 14 may be 120 nm, for example.
  • the width W1 of the word line trench 14 can be set to, for example, 50 nm.
  • a gate insulating film 6 constituting an N-type transistor is formed on the active region 13 of the silicon substrate 1 using a thermal oxidation process.
  • a first conductive film 8 is deposited to a thickness of 30 nm by CVD, for example, so as to cover the surfaces of the gate insulating film 6 and the first interlayer insulating film 3.
  • the positions of the upper end surfaces 8 a and 8 b of the first conductive film 8 are for the word line more than the lower end portions of the first impurity diffusion layer 19 and the second impurity diffusion layer 18.
  • the first conductive film 8 is etched back so as to be disposed on the bottom surface 14 a side of the groove 14.
  • the depth D3 of the upper end surfaces 8a and 8b of the first conductive film 8 can be set to, for example, 50 nm when the surface of the semiconductor substrate 1 is used as a reference.
  • a silicon nitride film or the like is deposited using the CVD method and etched back to form the sidewalls 7 in the word line trenches 14.
  • the width W2 of the sidewall 7 can be set to 5 nm, for example.
  • a second conductive film 9 is deposited on the surface of the first conductive film 8 with a thickness of 30 nm by CVD, for example, so as to fill the groove 14 for the word line. To do.
  • the second conductive film 9 is etched back to a position higher than the surface of the semiconductor substrate 1 and lower than the surface of the first interlayer insulating film 3. Further, the sidewall 7 is removed. At this time, the height D4 of the second conductive film 9 from the semiconductor substrate can be set to 5 nm, for example.
  • a gap 41 surrounded by the upper end portion 8a of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is formed on the upper end portion 8a of the first conductive film 8.
  • a gap 42 surrounded by the upper end portion 8 b of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is formed on the upper end portion 8 b of the first conductive film 8.
  • the width W2 of the gap 41 is equal to the width W2 of the sidewall 7, and can be set to 5 nm, for example.
  • the width of the gap 42 is equal to W2.
  • a cap insulating film 17 (for example, a silicon nitride film having a thickness of 50 nm) is formed so as to fill the gaps 41 and 42, and then etched back to form the first interlayer insulating film 3. It is formed so as to be flush with the surface.
  • the thickness T1 of the cap insulating film formed in the gaps 41 and 42 is equal to the sidewall width W2.
  • T1 can be 5 nm.
  • the cap insulating film 17 embedded in the gap 41 functions as a part of the gate insulating film 17 by embedding the gap 41 with the cap insulating film 17, GIDL affected by the gate electric field is generated. It is possible to increase the effective thickness of the gate insulating film 17 in the region. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the first impurity diffusion layer 19 and the semiconductor substrate 1 can be suppressed.
  • the semiconductor device 100 according to the second embodiment of the present invention when used in a DRAM, it is possible to suppress deterioration in information retention characteristics due to GIDL affected by the gate electric field.
  • bit contact is formed as a line-shaped opening pattern extending in the same direction as the word line 10 (Y direction in FIG. 1). At the intersection of the bit contact pattern and the active region, the surface of the semiconductor substrate 1 is exposed.
  • N-type impurities such as arsenic
  • the formed second impurity diffusion layer functions as a source / drain region of the transistor.
  • a laminated film such as a polysilicon film, a tungsten film, or a silicon nitride film is formed by, for example, a CVD method.
  • the bit line 23 is formed by patterning into a line shape using a photolithography technique and a dry etching technique.
  • the bit line 23 is formed as a pattern extending in a direction intersecting with the word line 10 (X direction in FIG. 1).
  • the polysilicon film under the bit line 23 is connected to the second impurity diffusion layer 18 at the silicon surface exposed in the bit contact.
  • a liner film 24 covering the upper surface is formed of a silicon nitride film or the like by using, for example, a CVD method.
  • an annealing process is performed in a high-temperature water vapor (H 2 O) atmosphere to modify the film into a solid film.
  • the planarization is performed by CMP until the upper surface of the liner film 24 is exposed.
  • a capacitive contact 27 is formed through the SOD film 25 and the liner film 24 by using a photolithography technique and a dry etching technique. Further, an N-type impurity (phosphorus or the like) is ion-implanted in the vicinity of the surface of the capacitor contact regions 27a and 27b to form the first impurity diffusion layer 19 in the vicinity of the silicon surface.
  • the formed first impurity diffusion layer 19 functions as a source / drain region of the transistor.
  • capacitor contact 27 is filled with tungsten or the like to form capacitor contact plugs 27c and 27d.
  • a wiring material layer such as titanium nitride or tungsten is grown on the capacitor contact 27 using the CVD method, and the capacitor contact pad 33 is formed using the photolithography technique and the dry etching technique.
  • titanium nitride is grown on the capacitor contact pad 33 so as to cover the inner wall of the cylinder hole, and the capacitor lower electrode 34 is formed.
  • a capacitive insulating film 35 so as to cover the surface of the lower electrode 34, a polysilicon upper electrode 36 and a tungsten upper electrode 38 are formed.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, the wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the cap insulating film 17 embedded in the gap 41 functions as a part of the gate insulating film 17, the effective gate insulating film thickness in the region where GIDL is affected by the gate electric field is generated. It is possible to increase the thickness. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the first impurity diffusion layer 19 and the semiconductor substrate 1 can be suppressed.
  • the semiconductor device 100 according to the second embodiment of the present invention when used in a DRAM, it is possible to suppress deterioration of information retention characteristics due to GIDL affected by the gate electric field. Furthermore, by setting the upper end surface 9a of the second conductive film 9 at a position higher than the surface of the semiconductor substrate 1, an increase in the wiring resistance of the word line 10 can be suppressed.
  • FIGS. 19 to 24 are views showing the structure of a semiconductor device 100 according to a preferred third embodiment of the present invention.
  • the semiconductor device 100 according to the third embodiment is a DRAM memory cell
  • FIG. 19 is a plan view
  • FIG. 20 is a cross-sectional view taken along the line AA ′ in FIG. 19, and FIGS. ing.
  • the semiconductor device 100 constitutes a DRAM memory cell.
  • a plurality of element isolation regions 12 extending continuously in the X ′ direction and active regions 13 extending continuously in the X ′ direction are alternately arranged at equal intervals and equal pitches in the Y direction on the semiconductor substrate 1.
  • the element isolation region 12 is composed of an element isolation insulating film embedded in the trench.
  • a first embedded word line hereinafter referred to as a first word line
  • WL10a and a second embedded word line hereinafter referred to as a first line
  • WL10b (referred to as two word lines) is arranged.
  • the active region 13 includes a first capacitor contact region 27a, a first word line WL10a disposed adjacent to the first capacitor contact region 27a, and a bit line contact region 22 disposed adjacent to the first word line WL10a.
  • a second word line WL10b disposed adjacent to the bit line contact region 22 and a second capacitor contact region 27b disposed adjacent to the second word line WL10b.
  • the first capacitor contact region 27a, the first word line WL10a, and the bit line contact region 22 constitute the first cell transistor Tr1, and the bit line contact region 22, the second word line WL10b, and the second capacitor contact.
  • the second cell transistor Tr2 is configured by the region 27c.
  • a memory cell according to the third embodiment of the present invention includes a plurality of active regions 13 arranged in the X direction.
  • the semiconductor substrate 1 is provided with a word line trench 14 which also serves as a gate electrode of a transistor.
  • the depth D1 of the groove can be set to 120 nm, for example.
  • a gate insulating film 6 is provided so as to cover the inner surface of each word line trench 14.
  • a word line 10 is provided at the bottom of each trench through the gate insulating film 6.
  • a sidewall 7 and a cap insulating film 17 are provided so as to cover each word line 10 and bury each groove 14. Further, a first interlayer insulating film 3 is provided so as to cover the semiconductor substrate 1.
  • the semiconductor pillar located outside the word line 10 serves as a capacitor contact region 27, and a first impurity diffusion layer 19 serving as one of source / drain is provided on the upper surface thereof.
  • the semiconductor pillar located between the word lines 10 becomes a BL contact region 22, and a second impurity diffusion layer 18 serving as the other of the source / drain is provided on the upper surface thereof.
  • the first impurity diffusion layer 19, the gate insulating film 6, the word line WL10, and the second impurity diffusion layer 18 constitute a transistor Tr1.
  • the depth of the first impurity diffusion layer 19 and the depth of the second impurity diffusion layer 18 are the same depth, and the depth D2 is, for example, 40 nm. it can.
  • the word line 10 also serves as a gate electrode, and has a first conductive film 8 and a second conductive film 9.
  • the first conductive film 8 is a film responsible for determining the threshold voltages of Tr1 and Tr2, and is included in the second conductive film 9, and heavy metal atoms that adversely affect the characteristics of Tr by diffusing into the semiconductor substrate 1 are present. It is a film having a function as a barrier film that prevents reaching the gate insulating film 6.
  • the second conductive film 9 is used for the word line in which the first conductive film 8 is formed as in the first embodiment. Cannot be embedded in the groove 14.
  • the first conductive film 8 completely fills the word line groove 14 from the surface of the semiconductor substrate 1 to the depth D3.
  • Upper end surfaces 8 a and 8 b of the first conductive film 8 are arranged on the bottom surface 14 a side of the word line groove 14 with respect to the lower end surface 19 a of the first impurity diffusion layer 19.
  • a depth D3 from the surface of the semiconductor substrate 1 to the upper end surface 8a of the first conductive film 8 can be set to 50 nm, for example.
  • the thickness thereof can be set to, for example, 30 nm.
  • the sidewall 7 is formed on the first conductive film 8 on the inner wall of the word line trench 14. It is installed on the surface of the gate insulating film 6.
  • the second conductive film 9 is formed on the first conductive film 8 and is provided so as to bury the word line groove 14 in the surface of the side wall 7 of the side wall of the word line groove 14.
  • the second conductive film 9 protrudes from the upper end surfaces 8a and 8b of the first conductive film 8 so as to face part of the first and second impurity diffusion layers 18 and 19.
  • a region surrounded by the upper end surface 8 a of the first conductive film 8, the second conductive film 9 and the gate insulating film 6 extends in the Y direction.
  • the upper end surface 8 b of the first conductive film 8 is surrounded by the upper end surface 8 b of the first conductive film 8, the second conductive film 9, and the gate insulating film 6.
  • Side walls 7 extending in the Y direction are arranged in the region.
  • the width W2 of the sidewall 7 can be 5 nm.
  • the second conductive film 9 is a film for reducing the wiring resistance of the word line 10.
  • the first conductive film is a film having a function as a barrier film around the second conductive film 9. Since there is no film 8, the second conductive film 9 must also be a film having a function as a barrier film.
  • the upper end surface 9 a of the second conductive film 9 is disposed between the surface of the semiconductor substrate 1 and the surface of the first interlayer insulating film 3.
  • the height D4 to the upper end surface 9a of the second conductive film 9 can be set to 5 nm, for example. By increasing the height to the upper end surface, the wiring resistance of the word line 10 can be reduced.
  • the thickness can be set to 30 nm, for example.
  • the cap insulating film 17 is provided so as to embed the sidewall 7 and the second conductive film 9.
  • cap insulating film 17 covers the second conductive film 9 protruding from the surface of the semiconductor substrate 1, and the surface thereof is flush with the surface of the first interlayer insulating film 3.
  • a bit line (BL) 23 connected to the impurity diffusion layer 18 in the BL contact region 22 is provided on the first interlayer insulating film 3.
  • a cover insulating film is provided on the upper surface of BL23.
  • a liner insulating film 24 is provided on the entire surface so as to cover the side wall of the BL 23.
  • an SOD film 25 is provided on the liner insulating film 24, to bury a concave space formed between adjacent BLs.
  • a capacitor contact hole 27 is provided through the SOD film 25 and the liner film 24. Through the capacitor contact hole 27, capacitor contact plugs 27c and 27d are connected to the capacitor contact regions 27a and 27b, respectively. Capacitor contact pads 33 are connected to the upper portions of the capacitor contact plugs 27c and 27d, respectively.
  • a capacitor lower electrode 34 is provided on the capacitor contact pad 33. Further, a capacitor insulating film 35 covering the inner surface of the lower electrode 34 is provided with an upper polysilicon electrode 36 and an upper tungsten electrode 38 on the capacitor insulating film 35 to constitute a capacitor.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, the wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the semiconductor device 100 has a word line so as to cover the second conductive film 9 which protrudes from the upper end surface 8a and the upper end surface 8b of the first conductive film 8 and whose upper end surface 9a is higher than the surface of the semiconductor substrate 1.
  • the side wall 7 and the cap insulating film 17 provided in the trench 14 for the gate, the side wall 7 and the cap insulating film 17 of the gate insulating film 6 positioned on the upper end surface 8a of the first conductive film 8 are formed.
  • GIDL Gate-Induced-Drain-Leakage
  • the wiring resistance of the second conductive film 9 can be maintained by making the position of the upper end surface 9 a of the second conductive film 9 higher than the surface of the semiconductor substrate 1.
  • FIGS. 19 to 20 show AA cross-sectional views in FIG.
  • a pad oxide film 2 is formed on a semiconductor substrate 1 as shown in FIG. 3, and is buried with an insulating film made of a silicon oxide film by a well-known STI method. An element isolation region 12 is formed.
  • a first interlayer insulating film 3 is formed on the pad oxide film 2 by, for example, a silicon oxide film.
  • the semiconductor substrate 1 is etched by dry etching using the first interlayer insulating film 3 as a mask to form a word line trench 14.
  • the depth D1 of the groove 14 for the word line can be set to 120 nm, for example.
  • the width W1 of the word line trench 14 can be set to, for example, 50 nm.
  • a gate insulating film 6 constituting an N-type transistor is formed on the active region 13 of the silicon substrate 1 using a thermal oxidation process.
  • the first conductive film 8 is made of, for example, titanium nitride, CVD so as to cover the surfaces of the gate insulating film 6 and the first interlayer insulating film 3. A thickness of 30 nm is deposited by the method.
  • the positions of the upper end surfaces 8 a and 8 b of the first conductive film 8 are for the word line more than the lower end portions of the first impurity diffusion layer 19 and the second impurity diffusion layer 18.
  • the first conductive film 8 is etched back so as to be disposed on the bottom surface 14 a side of the groove 14.
  • the depth D3 of the upper end surfaces 8a and 8b of the first conductive film 8 can be set to, for example, 50 nm when the surface of the semiconductor substrate 1 is used as a reference.
  • a silicon nitride film or the like is deposited using the CVD method and etched back to form the sidewalls 7 in the word line trenches 14.
  • the width W2 of the sidewall 7 can be set to 5 nm, for example.
  • the second conductive film 9 is made of, for example, tungsten or the like by a CVD method so as to fill the groove 14 for the word line in the surfaces of the first conductive film 8 and the sidewall 7. Deposit 30 nm thick.
  • the second conductive film 9 is etched back to a position higher than the surface of the semiconductor substrate 1 and lower than the surface of the first interlayer insulating film 3.
  • the height D4 of the second conductive film 9 from the semiconductor substrate can be set to 5 nm, for example.
  • the sidewall 7 surrounded by the upper end 8 a of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is embedded on the upper end 8 a of the first conductive film 8.
  • a region 41 is formed, and similarly, on the upper end portion 8 b of the first conductive film 8, the side surrounded by the upper end portion 8 b of the first conductive film 8, the second conductive film 9, and the gate insulating film 6.
  • a region 42 in which the wall 7 is embedded is formed.
  • the width W2 of the region 41 in which the sidewall 7 is embedded can be set to 5 nm, for example.
  • a cap insulating film 17 (for example, a silicon nitride film having a thickness of 50 nm) is formed so as to bury the trench 14 for the word line in the surface of the second conductive film 9 and the sidewall 7. Is formed so as to be flush with the surface of the first interlayer insulating film 3 by etching back.
  • the portion 41 surrounded by the upper end portion 8 a of the first conductive film 8, the second conductive film 9, and the gate insulating film 6 is filled with the sidewall 7 and the cap insulating film 17, so that the portion 41 is filled.
  • the embedded sidewall 7 and cap insulating film 17 function as a part of the gate insulating film 6, the effective gate insulating film thickness in the region where GIDL is affected by the gate electric field is increased. Is possible. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the first impurity diffusion layer 19 and the semiconductor substrate 1 can be suppressed.
  • the semiconductor device 100 according to the third embodiment of the present invention when used in a DRAM, it is possible to suppress deterioration in information retention characteristics due to GIDL affected by the gate electric field. Furthermore, by increasing the upper end surface 9a of the second conductive film 9 at a position higher than the surface of the semiconductor substrate 1, an increase in the wiring resistance of the word line 10 can be suppressed.
  • bit contact is formed as a line-shaped opening pattern extending in the same direction as the word line 10 (Y direction in FIG. 1).
  • N-type impurities such as arsenic
  • the formed second impurity diffusion layer 18 functions as a source / drain region of the transistor.
  • a laminated film such as a polysilicon film, a tungsten film, or a silicon nitride film is formed by, for example, a CVD method.
  • the bit line 23 is formed by patterning into a line shape using a photolithography technique and a dry etching technique.
  • the bit line 23 is formed as a pattern extending in a direction intersecting with the word line 10 (X direction in FIG. 1).
  • the polysilicon film under the bit line is connected to the second impurity diffusion layer 18 at the silicon surface portion exposed in the bit contact.
  • a liner film 24 covering the upper surface is formed of a silicon nitride film or the like using, for example, a CVD method.
  • an annealing process is performed in a high-temperature water vapor (H 2 O) atmosphere to modify the film into a solid film.
  • the planarization is performed by CMP until the upper surface of the liner film 24 is exposed.
  • a capacitive contact 27 is formed through the SOD film 25 and the liner film 24 by using a photolithography technique and a dry etching technique. Further, an N-type impurity (phosphorus or the like) is ion-implanted in the vicinity of the surface of the capacitor contact regions 27a and 27b to form the first impurity diffusion layer 19 in the vicinity of the silicon surface.
  • the formed first impurity diffusion layer 19 functions as a source / drain region of the transistor.
  • capacitor contact 27 is filled with tungsten or the like to form capacitor contact plugs 27c and 27d.
  • a wiring material layer such as titanium nitride or tungsten is grown on the capacitor contact 27 using the CVD method, and the capacitor contact pad 33 is formed using the photolithography technique and the dry etching technique.
  • titanium nitride is grown on the capacitor contact pad 33 so as to cover the inner wall of the cylinder hole, and the capacitor lower electrode 34 is formed.
  • a capacitive insulating film 35 so as to cover the surface of the lower electrode 34, a polysilicon upper electrode 36 and a tungsten upper electrode 38 are formed.
  • a second interlayer insulating film 39 is formed on the tungsten upper electrode 38. Further, a wiring 40 is formed on the second interlayer insulating film 39 with aluminum or the like. Thereafter, the surface protective film 41 is formed, and the semiconductor device 100 is formed.
  • the upper end 8 a of the first conductive film 8, the second conductive film 9, the sidewall 7 embedded in the portion 41 surrounded by the gate insulating film 6, and the cap insulating film 17 include the gate insulating film. Therefore, the effective thickness of the gate insulating film in the region where GIDL is affected by the gate electric field can be increased. Thereby, since it becomes difficult to be influenced by the gate electric field, GIDL in the depletion layer formed between the first impurity diffusion layer 19 and the semiconductor substrate 1 can be suppressed.
  • the semiconductor device 100 according to the third embodiment of the present invention when used in a DRAM, it is possible to suppress deterioration in information retention characteristics due to GIDL affected by the gate electric field. Furthermore, by increasing the upper end surface 9a of the second conductive film 9 at a position higher than the surface of the semiconductor substrate 1, an increase in the wiring resistance of the word line 10 can be suppressed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

　半導体基板内に設けられた溝と、溝の内面を覆うように設けられたゲート絶縁膜と、溝の内部に、第１の上端面が半導体基板の表面より低い位置に設けられた第１の導電膜と、溝の内部に、第１の上端面より突出しかつ第２の上端面が半導体基板の表面より高い位置に設けられた第２の導電膜と、第１の上端面より突出した第２の導電膜の突出部を覆うように、溝内に設けられたキャップ絶縁膜を有する半導体装置。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　半導体基板に形成された溝と、溝に形成されたゲート絶縁膜と、溝に設けられたゲート電極（埋め込み型ゲート電極）と、半導体基板の表面まで達するように、ゲート電極が形成された溝を埋め込む絶縁膜と、半導体基板に形成され、溝の一方の側に配置された第１の不純物拡散層と、半導体基板に形成され、溝の他方の側に配置された第２の不純物拡散層と、を有したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある。
　上記ＭＯＳトランジスタでは、ドレイン領域として機能する一方の不純物拡散層にドレイン電圧を印加し、ソース領域として機能する他方の不純物拡散層をソース電圧にした状態で、ゲート電極にＯＮ電位を与えることにより溝の側壁及び底部にチャネル領域が形成されてＭＯＳトランジスタが動作する。
　しかしながら、埋め込み型ゲート電極を、ゲート絶縁膜に接する第１の導電膜及び低抵抗化を第２の導電膜で構成し、しきい値電圧の制御とゲート電極の低抵抗化を実現しようとすると、以下のような課題がある。
　つまり、第１及び第２の導電膜を一括してエッチングすることで、ゲート電極（ワード線）を形成する場合、第１の導電膜よりも厚さの厚い第２の導電膜に形成された結晶粒界の影響により、エッチング速度にばらつきが生じ、ゲート電極の表面（エッチング面）に凹凸が形成されてしまう。
　このため、ゲート電極には、第１の不純物拡散層の側面と対向する部分と、第１の不純物拡散層の側面と対向しない部分とが必然的に存在し、第１の不純物拡散層の側面と対向する部分では、電界強度が強くなるため、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ）が大きくなってしまう。
　ＤＲＡＭの重要な特性である情報保持特性は、キャパシタの下部電極と電気的に接続される第１の不純物拡散層と半導体基板との間に形成される空乏層中の接合リーク電流が多くなると劣化してしまい、この接合リーク電流はゲート電界の影響を受けたＧＩＤＬによるところが大きい。
　そのため、第１の不純物拡散層と半導体基板との接合位置がゲート電極の表面よりも深い位置にある場合、ゲート電界の影響を受けたＧＩＤＬを無視することができないという課題がある。
　このような課題を解決するために、特開２０１１－２３３５８２号公報（特許文献１）では、第１の導電膜の上端面から突出した第２の導電膜を覆うように、凹部内に設けられた絶縁膜を有することにより、第１の導電膜の上端面上に形成される隙間（ゲート絶縁膜と第２の導電膜との間に形成される隙間）に配置される絶縁膜がゲート絶縁膜の一部として機能するため、ＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することができる。
特開２０１１－２３３５８２号公報
　しかし、上記特許文献１では、第２の導電膜が半導体基板の表面よりも低い位置にあるため、ワード線の配線抵抗が増加してしまうという問題があった。
　本発明は、ＧＩＤＬを抑制すると共にワード線の配線抵抗の増加をも抑制することが可能な半導体装置及びその製造方法を提供する。
　本発明の一態様に係る半導体装置は、
　半導体基板内に設けられた溝と、
　前記溝の内面を覆うように設けられたゲート絶縁膜と、
　前記溝の内部に、第１の上端面が前記半導体基板の表面より低い位置に設けられた第１の導電膜と、
　前記溝の内部に、前記第１の上端面より突出しかつ第２の上端面が前記半導体基板の表面より高い位置に設けられた第２の導電膜と、
　前記第１の上端面より突出した前記第２の導電膜の突出部を覆うように、前記溝内に設けられたキャップ絶縁膜を有することを特徴とする。
　また、本発明の一態様に係る半導体装置の製造方法は、
　半導体基板をエッチングして前記半導体基板内に溝を形成し、
　前記溝の内面を覆うようにゲート絶縁膜を形成し、
　前記溝の内部に、第１の上端面が前記半導体基板の表面より低い位置に配置されるように第１の導電膜を形成し、
　前記溝の内部に、前記第１の上端面より突出しかつ第２の上端面が前記半導体基板の表面より高い位置に配置されるように第２の導電膜を形成し、
　前記第１の上端面より突出した前記第２の導電膜の突出部を覆うように、前記溝内にキャップ絶縁膜を形成することを特徴とする。
　本発明によれば、ＧＩＤＬを抑制すると共にワード線の配線抵抗の増加をも抑制することできる。
本発明の第１の実施形態による半導体装置の構造を示す平面図である。 本発明の第１の実施形態による半導体装置の構造を示す図であり、図１のＡ－Ａ‘断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第１の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態による半導体装置の構造を示す平面図である。 本発明の第２の実施形態による半導体装置の構造を示す図であり、図１１のＡ－Ａ‘断面図である。 本発明の第２の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第２の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第３の実施形態による半導体装置の構造を示す平面図である。 本発明の第３の実施形態による半導体装置の構造を示す図であり、図１９のＡ－Ａ‘断面図である。 本発明の第３の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第３の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第３の実施形態による半導体装置の一製造工程を示す断面図である。 本発明の第３の実施形態による半導体装置の一製造工程を示す断面図である。 関連技術の半導体装置の構造を示す平面図である。 関連技術の半導体装置の構造を示す図であり、図２５のＡ－Ａ‘断面図である。
　最初に、本発明の特徴がより明確になるように、関連技術に係る半導体装置について説明する。
（関連技術）
　図２５～図２６は、関連技術による半導体装置１００の構造を示す図である。本形態による半導体装置１００はＤＲＡＭのメモリセルであり、図２５は平面図、図２６は図２５のＡ－Ａ‘断面図である。
　最初に、図２５の平面図を参照して、関連技術の半導体装置１００について説明する。
　半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ‘方向に連続して延在する素子分離領域１２と、同じくＸ‘方向に連続して延在する活性領域１３とがＹ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域１２および複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線という）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線という）ＷＬ１０ｂが配置されている。
　活性領域１３は、第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置されるビット線コンタクト領域２２と、ビット線コンタクト領域２２に隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第２容量コンタクト領域２７ｂと、で構成されている。第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、ビット線コンタクト領域２２と、で第１セルトランジスタＴｒ１が構成され、ビット線コンタクト領域２２と、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｃと、で第２セルトランジスタＴｒ２が構成されている。関連技術のメモリセルは、上記活性領域１３がＸ方向に複数配置されて構成されるものである。
　次に、図２６を参照すると、半導体基板１に、トランジスタのゲート電極を兼ねるワード線用の溝１４が設けられている。各々のワード線用の溝１４の内面を覆うようにゲート絶縁膜６が設けられている。このゲート絶縁膜６を介して、ワード線１０が各々の溝の底部に設けられている。
　各々のワード線を覆い、且つ、各々の溝を埋設してキャップ絶縁膜１７が設けられている。さらに、シリコン基板１を覆うように第１層間絶縁膜３が設けられている。ワード線１０の外側に位置する半導体ピラーは容量コンタクト領域２７となり、その上面にはソース／ドレインの一方となる第１の不純物拡散層１９が設けられている。ワード線１０の間に位置する半導体ピラーはＢＬコンタクト領域２２となり、その上面にはソース／ドレインの他の一方となる第２の不純物拡散層１８が設けられている。第１の不純物拡散層１９とゲート絶縁膜６とワード線ＷＬ１０と第２の不純物拡散層１８とでトランジスタ、Ｔｒ１が構成される。
　ワード線１０はゲート電極を兼ねており、第１の導電膜８と第２の導電膜９とを有する。第１の導電膜８はＴｒ１、Ｔｒ２の閾値電圧の決定を担う膜であるとともに、第２の導電膜９に含まれ、半導体基板１に拡散することでＴｒの特性に悪影響を及ぼす重金属原子がゲート絶縁膜６に到達することを防止するバリア膜としての機能を有する膜である。
　第２の導電膜９は、第１の導電膜８上に形成されており、第１の導電膜８が形成されたワード線用の溝１４の一部を埋め込むように設けられている。
　第２の導電膜９は、配線抵抗を下げるため、第１の導電膜より低抵抗の膜を用い、第１および第２の不純物拡散層１８、１９の一部と対向するように設置され、その上端面は第１の導電膜８の上端面と面一となっている。
　また、関連技術では、ワード線１０の配線抵抗を下げるために、第１不純物拡散層１９と第２不純物拡散層１８の下端面は、ワード線１０に対して、第１不純物拡散層１９と第２不純物拡散層１８がワード線１０の上端面と面一となるように構成されている。キャップ絶縁膜１７は、ワード線１０を覆い、その表面は第１層間絶縁膜３を表面と面一である。
　第１層間絶縁膜３上には、ＢＬコンタクト領域２２において不純物拡散層１８に接続されるビット線（ＢＬ）２３が設けられる。ＢＬ２３の上面にはカバー絶縁膜が設けられている。ＢＬ２３の側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設するＳＯＤ膜２５が設けられている。
　ＳＯＤ膜２５、ライナー膜２４を貫通して、容量コンタクトホール２７が設けられている。この容量コンタクトホール２７によって、容量コンタクト領域２７ａ、２７ｂに各々容量コンタクトプラグ２７ｃ、２７ｄ、が接続している。容量コンタクトプラグ２７ｃ、２７ｄの上部に各々容量コンタクトパッド３３が接続している。容量コンタクトパッド３３上にはキャパシタ下部電極３４が設けられる。下部電極３４の内表面を覆う容量絶縁膜３５が、容量絶縁膜３５上に上部ポリシリコン電極３６、上部タングステン電極３８が設けられてキャパシタを構成している。
　その後、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記関連技術では、ワード線１０の配線抵抗を下げるために、第１不純物拡散層１９と第２不純物拡散層１８の下端面は、ワード線１０に対して、第１不純物拡散層１９と第２不純物拡散層１８がワード線１０の上端面と面一となるように構成されている。このため、トランジスタの接合電界が強くなり、リフレッシュ特性が悪くなってしまう問題があった。
　本発明は、上記関連技術の問題を解決するものであり、ＧＩＤＬを抑制することによりトランジスタの接合電界を下げてリフレッシュ特性を改善すると共に、ワード線の配線抵抗の増加をも抑制することが可能な半導体装置及びその製造方法を提供する。
（本発明の実施の形態）
　以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
（第１の実施形態）
　図１～図１０は、本発明の好ましい第１の実施形態による半導体装置１００の構造を示す図である。本第１の実施形態による半導体装置１００はＤＲＡＭのメモリセルであり、図１は平面図、図２は図１のＡ－Ａ‘断面図、図３～図１０は一連の製造工程断面図を示している。
　最初に、図１の平面図を参照して、第１の実施形態の半導体装置１００について説明する。
　半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ‘方向に連続して延在する素子分離領域１２と、同じくＸ‘方向に連続して延在する活性領域１３とがＹ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域１２および複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線という）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線という）ＷＬ１０ｂが配置されている。
　活性領域１３は、第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置されるビット線コンタクト領域２２と、ビット線コンタクト領域２２に隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第２容量コンタクト領域２７ｂと、で構成されている。第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、ビット線コンタクト領域２２と、で第１セルトランジスタＴｒ１が構成され、ビット線コンタクト領域２２と、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｃと、で第２セルトランジスタＴｒ２が構成されている。
　本発明の第１の実施形態のメモリセルは、上記活性領域１３がＸ方向に複数配置されて構成されるものである。
　次に、図２を参照すると、半導体基板１に、トランジスタのゲート電極を兼ねるワード線用の溝１４が設けられている。半導体基板１の表面を基準としたとき、この溝の深さＤ１は、たとえば、１２０ｎｍとすることができる。
　各々のワード線用の溝１４の内面を覆うようにゲート絶縁膜６が設けられている。このゲート絶縁膜６を介して、ワード線１０が各々の溝の底部に設けられている。
　各々のワード線を覆い、且つ、各々の溝を埋設してキャップ絶縁膜１７が設けられている。さらにシリコン基板１を覆うように第１層間絶縁膜３が設けられている。ワード線１０の外側に位置する半導体ピラーは容量コンタクト領域２７となり、その上面にはソース／ドレインの一方となる第１の不純物拡散層１９が設けられている。ワード線１０の間に位置する半導体ピラーはＢＬコンタクト領域２２となり、その上面にはソース／ドレインの他の一方となる第２の不純物拡散層１８が設けられている。第１の不純物拡散層１９とゲート絶縁膜６とワード線ＷＬ１０と第２の不純物拡散層１８とでトランジスタ、Ｔｒ１が構成される。
　この時、半導体基板１の表面から、第１の不純物拡散層１９の深さと第２の不純物拡散層１８の深さは同じ深さであり、この深さＤ２は、たとえば、４０ｎｍとすることができる。
　ワード線１０はゲート電極を兼ねており、第１の導電膜８と第２の導電膜９とを有する。第１の導電膜８はＴｒ１、Ｔｒ２の閾値電圧の決定を担う膜であるとともに、第２の導電膜９に含まれ、半導体基板１に拡散することでＴｒの特性に悪影響を及ぼす重金属原子がゲート絶縁膜６に到達することを防止するバリア膜としての機能を有する膜である。
　第１の導電膜８は、エッチングされた上端面８ａ、８ｂを有する。第１の導電膜８の上端面８ａは、第１の不純物拡散層１９の下端面１９ａよりもワード線用の溝１４の底面１４ａ側に配置されている。同様に第１の導電膜８の第２の上端面８ｂは、第２の不純物拡散層１８の下端面１８ａよりもワード線用の溝１４の底面１４ａ側に配置されている。
半導体基板１の表面から、第１導電膜８の上端面８ａ、８ｂまでの深さは同じ深さであり、この深さＤ３は、たとえば、５０ｎｍとすることができる。
　第１の導電膜８として窒化チタン膜を用いた場合、その厚さは、たとえば、５ｎｍとすることができる。第２の導電膜９は、ワード線１０の配線抵抗を低抵抗化するために、第１の導電膜８上に形成されており、第１の導電膜８が形成されたワード線用の溝１４の一部を埋め込むように設けられている。
　第２の導電膜９は、第１および第２の不純物拡散層１８、１９の一部と対向するように、第１の導電膜８の上端面８ａ、８ｂから突出している。これにより、第１の導電膜８の上端面８ａ上には、第１の導電膜８の上端面８ａ、第２の導電膜９およびゲート絶縁膜６で囲まれたＹ方向に延在する隙間４１が形成され、同様に、第１の導電膜８の上端面８ｂ上には、第１の導電膜８の上端面８ｂ、第２の導電膜９およびゲート絶縁膜６で囲まれたＹ方向に延在する隙間４２が形成される。
　隙間４２の幅は、隙間４１の幅Ｗ２と等しく、隙間４１の幅は、第１の導電膜８の厚さと等しい。第１の導電膜８の膜厚が５ｎｍの場合、隙間４１の幅Ｗ２は５ｎｍとすることができる。
　第２の導電膜９の上端面９ａは、半導体基板１表面から第１層間絶縁膜３の表面までの間に配置されている。半導体基板１の表面を基準とした時、第２の導電膜９の上端面９ａまでの高さＤ４は、たとえば、５ｎｍとすることができる。この上端面までの高さを高くすることにより、ワード線１０の抵抗を低抵抗化することができる。
　キャップ絶縁膜１７は、隙間４１、４２を埋め込こむように設けられているが、必ずしも完全に埋め込まれなくてもよい。
　また、キャップ絶縁膜１７は、半導体基板１の表面から突出した第２の導電膜９を覆い、その表面は第１層間絶縁膜３を表面と面一である。隙間４１に形成されたキャップ絶縁膜１７の厚さＴ１は、隙間４１の幅Ｗ２の値と等しい。
　第１層間絶縁膜３上には、ＢＬコンタクト領域２２において不純物拡散層１８に接続されるビット線（ＢＬ）２３が設けられる。ＢＬ２３の上面にはカバー絶縁膜が設けられている。ＢＬ２３の側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設するＳＯＤ膜２５が設けられている。
　ＳＯＤ膜２５、ライナー膜２４を貫通して、容量コンタクトホール２７が設けられている。この容量コンタクトホール２７によって、容量コンタクト領域２７ａ、２７ｂに各々容量コンタクトプラグ２７ｃ、２７ｄ、が接続している。容量コンタクトプラグ２７ｃ、２７ｄの上部に各々容量コンタクトパッド３３が接続している。容量コンタクトパッド３３上にはキャパシタ下部電極３４が設けられる。下部電極３４の内表面を覆う容量絶縁膜３５が、容量絶縁膜３５上に上部ポリシリコン電極３６、上部タングステン電極３８が設けられてキャパシタを構成している。
　その後、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記半導体装置１００は、第１の導電膜８の上端面８ａおよび上端面８ｂより突出し、かつ上端面９ａが半導体基板１の表面より高い位置にある第２の導電膜９を覆うようにワード線用の溝１４内に設けられたキャップ絶縁膜１７を有することにより、キャップ絶縁膜１７が第１の導電膜８の上端面８ａ上に位置するゲート絶縁膜６の一部として機能するために、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ）の発生する領域のゲート絶縁膜の厚さを厚くすることが可能となり、トランジスタの接合電界を下げることができ、リフレッシュ特性を改善することができる。
　されに、第２の導電膜９の上端面９ａの位置を半導体基板１の表面より高い位置にすることにより、第２の導電膜９の配線抵抗を維持することができる。
　以下、図３～図９を用いて、図１～図２に示した半導体装置１００の製造方法について説明する。図３～図８は、図１におけるＡ－Ａ‘断面図を示している。
　まず、図３に示すように半導体基板１の上に、パッド酸化膜２を形成し、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。
　次に、図４に示すようにパッド酸化膜２上に第１層間絶縁膜３をたとえばシリコン酸化膜にて形成する。
　次に、図５に示すように第１層間絶縁膜３をマスクに半導体基板１をドライエッチングによってエッチングし、ワード線用の溝１４を形成する。
　ワード線用の溝１４の深さＤ１は、たとえば、１２０ｎｍとすることができる。また、ワード線用の溝１４の幅Ｗ１は、たとえば、５０ｎｍとすることができる。
　そして、シリコン基板１の活性領域１３上に熱酸化プロセスを用いてＮ型トランジスタを構成するゲート絶縁膜６を形成する。
　次に、図６に示すようにゲート絶縁膜６、第１層間絶縁膜３の表面を覆うように第１の導電膜８をたとえば窒化チタン等を、ＣＶＤ法にて厚さ５ｎｍ堆積する。
　次に、第１の導電膜８の表面に、ワード線用の溝１４を埋め込むように第２の導電膜９をたとえばタングステン等を、ＣＶＤ法にて厚さ３０ｎｍ堆積する。
　次に、図７に示すように、半導体基板１の表面より高い位置でかつ第１層間絶縁膜３の表面より低い位置まで第１の導電膜８、第２の導電膜９をエッチバックする。
　この時、第２の導電膜９の半導体基板からの高さＤ４は、たとえば、５ｎｍとすることができる。
　次に、図８に示すように、第１の導電膜８の上端部８ａ、８ｂの位置が、第１の不純物拡散層１９、第２の不純物拡散層１８の下端部よりもワード線用の溝１４の底面１４ａ側に配置されるように第１の導電膜８の上端部を選択的にフッ酸と過酸化水素水の混合液でウェットエッチングする。
　これにより、第１の導電膜８の上端部８ａ上には、第１の導電膜８の上端部８ａ、第２の導電膜９、ゲート絶縁膜６で囲まれた隙間４１が形成され、第１の導電膜８の上端部８ｂ上には、第１の導電膜８の上端部８ｂ、第２の導電膜９、ゲート絶縁膜６で囲まれた隙間４２が形成される。
　隙間４１の幅Ｗ２は、第１の導電膜８の厚さと等しく、たとえば、５ｎｍとすることができる。隙間４２の幅はＷ２と等しい。
　また、このウェットエッチングでは、上端面８ｂは上端面８ａと面一となる。この場合、半導体基板１表面を基準とした時、上端面８ａ、８ｂの深さＤ３は、たとえば、５０ｎｍとすることができる。
　次に、図９に示すように、隙間４１、４２を埋め込むように、キャップ絶縁膜１７（たとえば、厚さ５０ｎｍのシリコン窒化膜）を成膜した後、エッチバックすることにより第１層間絶縁膜３の表面と面一となるように形成する。隙間４１、４２に形成されるキャップ絶縁膜の厚さＴ１は、第１の導電膜８厚さと等しい。たとえば、Ｔ１は５ｎｍとすることができる。
　このように、隙間４１をキャップ絶縁膜１７で埋め込むことによって、隙間４１に埋め込まれたキャップ絶縁膜１７がゲート絶縁膜１７の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層１９と半導体基板１との間に形成される空乏層におけるＧＩＤＬを抑制することができる。
　したがって、本発明の第１の実施形態の半導体装置１００としてＤＲＡＭで用いた場合、ゲート電界の影響を受けたＧＩＤＬに起因する情報保持特性の劣化を抑制することができる。さらに、第２の導電膜９の上端面９ａを半導体基板１の表面から高い位置に設置することにより、ワード線１０の配線抵抗の増加も抑制することができる。
　次に、図１０に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜３の一部を除去し、ビットコンタクト領域２２の上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線１０と同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトのパターンと活性領域の交差した部分では、半導体基板１の表面が露出する。
　ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍に第２の不純物拡散層１８を形成する。形成した第２の不純物拡散層は、トランジスタのソース・ドレイン領域として機能する。その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ワード線１０と交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン表面部分で、ビット線２の下層のポリシリコン膜と第２の不純物拡散層１８とが接続する。
　次に、図２に示すように、ビット線の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。
　ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化する。
　その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、ＳＯＤ膜２５、ライナー膜２４を貫通して容量コンタクト２７を形成する。さらに、容量コンタクト領域２７ａ、２７ｂ表面近傍に、Ｎ型不純物（リン等）をイオン注入し、シリコン表面近傍に第１の不純物拡散層１９を形成する。形成された第１の不純物拡散層１９は、トランジスタのソース・ドレイン領域として機能する。
　次いで、タングステン等で容量コンタクト２７の内部を埋め込み、容量コンタクトプラグ２７ｃ、２７ｄを形成する。
　そして、容量コンタクト２７上にＣＶＤ法を用いて窒化チタン、タングステン等の配線材料層を成長し、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド３３を形成する。
　その後、容量コンタクトパッド３３上にシリンダーホール内壁を覆うように窒化チタンを成長し、キャパシタ下部電極３４を形成する。
　次に、下部電極３４の表面を覆うように容量絶縁膜３５を形成した後に、ポリシリコン上部電極３６、タングステン上部電極３８を形成する。
　そして、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記半導体装置１００は、隙間４１に埋め込まれたキャップ絶縁膜１７がゲート絶縁膜の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層１９と半導体基板１との間に形成される空乏層におけるＧＩＤＬを抑制することができる。
　よって、本発明の第１の実施形態の半導体装置１００としてＤＲＡＭで用いた場合、ゲート電界の影響を受けたＧＩＤＬに起因する情報保持特性の劣化を抑制することができる。さらに、第２の導電膜９の上端面９ａを半導体基板１表面から高い位置に設置することにより、ワード線１０の配線抵抗の増加も抑制することができる。
（第２の実施形態）
　図１１～図１８は、本発明の好ましい第２の実施形態による半導体装置１００の構造を示す図である。本第２の実施形態による半導体装置１００はＤＲＡＭのメモリセルであり、図１１は平面図、図１２は図１１のＡ－Ａ‘断面図、図１３～図１８は一連の製造工程断面図を示している。
　最初に、図１１の平面図を参照して、第２の実施形態の半導体装置１００について説明する。
　半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ‘方向に連続して延在する素子分離領域１２と、同じくＸ‘方向に連続して延在する活性領域１３とがＹ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域１２および複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線という）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線という）ＷＬ１０ｂが配置されている。
　活性領域１３は、第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置されるビット線コンタクト領域２２と、ビット線コンタクト領域２２に隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第２容量コンタクト領域２７ｂと、で構成されている。第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、ビット線（ＢＬ）コンタクト領域２２と、で第１セルトランジスタＴｒ１が構成され、ビット線コンタクト領域２２と、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｃとで第２セルトランジスタＴｒ２が構成されている。
　本発明の第２の実施形態のメモリセルは、上記活性領域１３がＸ方向に複数配置されて構成されるものである。
　次に、図１２を参照すると、半導体基板１に、トランジスタのゲート電極を兼ねるワード線用の溝１４が設けられている。半導体基板１の表面を基準としたとき、この溝の深さＤ１は、たとえば、１２０ｎｍとすることができる。
　各々のワード線用の溝１４の内面を覆うようにゲート絶縁膜６が設けられている。このゲート絶縁膜６を介して、ワード線１０が各々の溝の底部に設けられている。
　各々のワード線１０を覆い、且つ、各々の溝１４を埋設してキャップ絶縁膜１７が設けられている。さらに半導体基板１を覆うように第１層間絶縁膜３が設けられている。ワード線１０の外側に位置する半導体ピラーは容量コンタクト領域２７となり、その上面にはソース／ドレインの一方となる第１の不純物拡散層１９が設けられている。ワード線１０の間に位置する半導体ピラーはＢＬコンタクト領域２２となり、その上面にはソース／ドレインの他の一方となる第２の不純物拡散層１８が設けられている。第１の不純物拡散層１９とゲート絶縁膜６とワード線ＷＬ１０と第２の不純物拡散層１８とでトランジスタ、Ｔｒ１が構成される。
　この時、半導体基板１の表面から、第１の不純物拡散層１９の深さと第２の不純物拡散層１８の深さは同じ深さであり、この深さＤ２は、たとえば、４０ｎｍとすることができる。
　ワード線１０はゲート電極を兼ねており、第１の導電膜８と第２の導電膜９とを有する。第１の導電膜８はＴｒ１、Ｔｒ２の閾値電圧の決定を担う膜であるとともに、第２の導電膜９に含まれ、半導体基板１に拡散することでＴｒの特性に悪影響を及ぼす重金属原子がゲート絶縁膜６に到達することを防止するバリア膜としての機能を有する膜である。
　微細化が進み、ワード線用の溝１４の幅Ｗ１が狭くなってきた場合、上記第１の実施形態のように第２の導電膜９を第１の導電膜８が形成されたワード線用の溝１４中へ埋め込むことができなくなる。
　その場合、第１の導電膜８でワード線用の溝１４を半導体基板１の表面から深さＤ３まで完全に埋め込む。第１の導電膜８の上端面８ａ、８ｂは、第１の不純物拡散層１９の下端面１９ａよりもワード線用の溝１４の底面１４ａ側に配置されている。半導体基板１の表面から、第１導電膜８の上端面８ａまでの深さＤ３は、たとえば、５０ｎｍとすることができる。
　第１の導電膜８として窒化チタン膜を用いた場合、その厚さは、たとえば、３０ｎｍとすることができる。第２の導電膜９は、第１の導電膜８上に形成され、第１の導電膜８で埋め込まれたワード線用の溝１４の一部を埋め込むように設けられている。
　第２の導電膜９は、第１および第２の不純物拡散層１８、１９の一部と対向するように、第１の導電膜８の上端面８ａ、８ｂから突出している。これにより、第１の導電膜８の上端面８ａ上には、第１の導電膜８の上端面８ａ、第２の導電膜９およびゲート絶縁膜６で囲まれたＹ方向に延在する隙間４１が形成され、同様に、第１の導電膜８の上端面８ｂ上には、第１の導電膜８の上端面８ｂ、第２の導電膜９およびゲート絶縁膜６で囲まれたＹ方向に延在する隙間４２が形成される。
　隙間４２の幅は、隙間４１の幅Ｗ２と等しく、隙間４１の幅は、サイドウォール７の幅と等しい。第１の導電膜８の膜厚が５ｎｍの場合、隙間４１の幅Ｗ２は５ｎｍとすることができる。
　第２の導電膜９は、ワード線１０の配線抵抗を低抵抗化するための膜であるが、第２の導電膜９の周囲にはバリア膜としての機能を有する膜である第１の導電膜８がないため、第２の導電膜９もバリア膜としての機能を有する膜でなければならない。
　第２の導電膜９の上端面９ａは、半導体基板１の表面から第１層間絶縁膜３の表面までの間に配置されている。半導体基板１の表面を基準とした時、第２の導電膜９の上端面９ａまでの高さＤ４は、たとえば、５ｎｍとすることができる。この上端面までの高さを高くすることにより、ワード線１０の配線を低抵抗化することができる。
　第２の導電膜９として窒化チタン膜を用いた場合、その厚さは、たとえば、３０ｎｍとすることができる。キャップ絶縁膜１７は、隙間４１、４２を埋め込こむように設けられているが、必ずしも完全に埋め込まれなくてもよい。
　また、キャップ絶縁膜１７は、半導体基板１の表面から突出した第２の導電膜９を覆い、その表面は第１層間絶縁膜３を表面と面一である。隙間４１に形成されたキャップ絶縁膜１７の厚さＴ１は、隙間４１の幅Ｗ２の値と等しい。
　第１層間絶縁膜３上には、ＢＬコンタクト領域２２において不純物拡散層１８に接続されるビット線（ＢＬ）２３が設けられる。ＢＬ２３の上面にはカバー絶縁膜が設けられている。ＢＬ２３の側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設するＳＯＤ膜２５が設けられている。
　ＳＯＤ膜２５、ライナー膜２４を貫通して、容量コンタクトホール２７が設けられている。この容量コンタクトホール２７によって、容量コンタクト領域２７ａ、２７ｂに各々容量コンタクトプラグ２７ｃ、２７ｄが接続している。容量コンタクトプラグ２７ｃ、２７ｄの上部に各々容量コンタクトパッド３３が接続している。容量コンタクトパッド３３上にはキャパシタ下部電極３４が設けられる。さらに、下部電極３４の内表面を覆う容量絶縁膜３５が、容量絶縁膜３５上に上部ポリシリコン電極３６、上部タングステン電極３８が設けられてキャパシタを構成している。
　その後、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに、第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記半導体装置１００は、第１の導電膜８の上端面８ａおよび上端面８ｂより突出し、かつ上端面９ａが半導体基板１の表面より高い位置にある第２の導電膜９を覆うようにワード線用の溝１４内に設けられたキャップ絶縁膜１７を有することにより、第１の導電膜８の上端面８ａ上に位置するゲート絶縁膜６の一部として機能するために、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ）の発生する領域のゲート絶縁膜の厚さを厚くすることが可能となり、トランジスタの接合電界を下げることができ、リフレッシュ特性を改善することができる。さらに、第２の導電膜９の上端面９ａの位置を半導体基板１の表面より高い位置にすることで第２の導電膜９の配線抵抗を維持することができる。
　以下、図１３～図１８を用いて、図１１～図１２に示した半導体装置の製造方法について説明する。図１３～図１８は、図１３におけるＡ－Ａ‘断面図を示している。それ以前の工程は第１の実施形態の図３～図５と同様である。
　まず、上記第１の実施形態と同様に、図３に示すように半導体基板１の上に、パッド酸化膜２を形成し、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。
　次に、図４に示すようにパッド酸化膜２上に第１層間絶縁膜３をたとえばシリコン酸化膜にて形成する。次に、図５に示すように第１層間絶縁膜３をマスクに半導体基板１をドライエッチングによってエッチングし、ワード線用の溝１４を形成する。ワード線用の溝１４の深さＤ１は、たとえば、１２０ｎｍとすることができる。また、ワード線用の溝１４の幅Ｗ１は、たとえば、５０ｎｍとすることができる。
　そして、シリコン基板１の活性領域１３上に熱酸化プロセスを用いてＮ型トランジスタを構成するゲート絶縁膜６を形成する。
　次に、図１３に示すようにゲート絶縁膜６、第１層間絶縁膜３の表面を覆うように第１の導電膜８をたとえば窒化チタン等を、ＣＶＤ法にて厚さ３０ｎｍ堆積する。
　次に、図１４に示すように、第１の導電膜８の上端面８ａ、８ｂの位置が、第１の不純物拡散層１９、第２の不純物拡散層１８の下端部よりもワード線用の溝１４の底面１４ａ側に配置されるように第１の導電膜８をエッチバックする。
　この時、第１の導電膜８の上端面８ａ、８ｂの深さＤ３は、半導体基板１の表面を基準とした時、たとえば、５０ｎｍとすることができる。
　次に、図１５に示すように、シリコン窒化膜等をＣＶＤ法を用いて堆積し、それをエッチバックし、ワード線用の溝１４の内部にサイドウォール７を形成する。サイドウォール７の幅Ｗ２は、たとえば、５ｎｍとすることができる。
　次に、図１６に示すように、第１の導電膜８の表面に、ワード線用の溝１４を埋め込むように第２の導電膜９をたとえばタングステン等を、ＣＶＤ法にて厚さ３０ｎｍ堆積する。
　その後、半導体基板１の表面より高い位置でかつ第１層間絶縁膜３表面より低い位置まで第２の導電膜９をエッチバックする。さらに、サイドウォール７を除去する。この時、第２の導電膜９の半導体基板からの高さＤ４は、たとえば、５ｎｍとすることができる。
　これにより、第１の導電膜８の上端部８ａ上には、第１の導電膜８の上端部８ａ、第２の導電膜９、ゲート絶縁膜６で囲まれた隙間４１が形成され、第１の導電膜８の上端部８ｂ上には、第１の導電膜８の上端部８ｂ、第２の導電膜９、ゲート絶縁膜６で囲まれた隙間４２が形成される。
　隙間４１の幅Ｗ２は、サイドウォール７の幅Ｗ２と等しく、たとえば、５ｎｍとすることができる。隙間４２の幅はＷ２と等しい。
　次に図１７に示すように、隙間４１、４２を埋め込むように、キャップ絶縁膜１７（たとえば、厚さ５０ｎｍのシリコン窒化膜）を成膜した後、エッチバックすることにより第１層間絶縁膜３の表面と面一となるように形成する。隙間４１、４２に形成されるキャップ絶縁膜の厚さＴ１は、サイドウォール幅Ｗ２と等しい。たとえば、Ｔ１は５ｎｍとすることができる。
　このように、隙間４１をキャップ絶縁膜１７で埋め込むことによって、隙間４１に埋め込まれたキャップ絶縁膜１７がゲート絶縁膜１７の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜１７の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層１９と半導体基板１との間に形成される空乏層におけるＧＩＤＬを抑制することができる。
　したがって、本発明の第２の実施形態の半導体装置１００としてＤＲＡＭで用いた場合、ゲート電界の影響を受けたＧＩＤＬに起因する情報保持特性の劣化を抑制することができる。
　さらに、第２の導電膜９の上端面９ａを半導体基板１表面から高い位置に設置することにより、ワード線１０の配線抵抗の増加も抑制することができる。
　次に、図１８に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜３の一部を除去し、ビットコンタクト領域２２の上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線１０と同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトのパターンと活性領域の交差した部分では、半導体基板１の表面が露出する。
　ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍に第２の不純物拡散層１８を形成する。形成した第２の不純物拡散層は、トランジスタのソース・ドレイン領域として機能する。その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ワード線１０と交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン表面部分で、ビット線２３の下層のポリシリコン膜と第２の不純物拡散層１８とが接続する。
　次に、図１２に示すように、ビット線２３の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。
　ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化する。
　その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、ＳＯＤ膜２５、ライナー膜２４を貫通して容量コンタクト２７を形成する。さらに、容量コンタクト領域２７ａ、２７ｂ表面近傍に、Ｎ型不純物（リン等）をイオン注入し、シリコン表面近傍に第１の不純物拡散層１９を形成する。形成された第１の不純物拡散層１９は、トランジスタのソース・ドレイン領域として機能する。
　次いで、タングステン等で容量コンタクト２７内部を埋め込み、容量コンタクトプラグ２７ｃ、２７ｄを形成する。
　そして、容量コンタクト２７上にＣＶＤ法を用いて窒化チタン、タングステン等の配線材料層を成長し、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド３３を形成する。
　その後、容量コンタクトパッド３３上にシリンダーホール内壁を覆うように窒化チタンを成長し、キャパシタ下部電極３４を形成する。
　次に、下部電極３４の表面を覆うように容量絶縁膜３５を形成した後に、ポリシリコン上部電極３６、タングステン上部電極３８を形成する。
　そして、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに、第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記半導体装置１００は、隙間４１に埋め込まれたキャップ絶縁膜１７がゲート絶縁膜１７の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層１９と半導体基板１との間に形成される空乏層におけるＧＩＤＬを抑制することができる。
　よって、本発明の第２の実施形態の半導体装置１００としてＤＲＡＭで用いた場合、ゲート電界の影響を受けたＧＩＤＬに起因する情報保持特性の劣化を抑制することができる。さらに、第２の導電膜９の上端面９ａを半導体基板１の表面から高い位置に設置することにより、ワード線１０の配線抵抗の増加も抑制することができる。
（第３の実施形態）
　図１９～図２４は、本発明の好ましい第３の実施形態による半導体装置１００の構造を示す図である。第３の実施形態による半導体装置１００はＤＲＡＭのメモリセルであり、図１９は平面図、図２０は図１９のＡ－Ａ‘断面図、図２１～図２４は一連の製造工程断面図を示している。
　最初に、図１９の平面図を参照して、第３の実施形態の半導体装置１００について説明する。
　半導体装置１００はＤＲＡＭのメモリセルを構成するものである。半導体基板１上において、Ｘ‘方向に連続して延在する素子分離領域１２と、同じくＸ‘方向に連続して延在する活性領域１３とがＹ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域１２および複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線という）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線という）ＷＬ１０ｂが配置されている。
　活性領域１３は、第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置されるビット線コンタクト領域２２と、ビット線コンタクト領域２２に隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第２容量コンタクト領域２７ｂと、で構成されている。第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、ビット線コンタクト領域２２と、で第１セルトランジスタＴｒ１が構成され、ビット線コンタクト領域２２と、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｃと、で第２セルトランジスタＴｒ２が構成されている。
　本発明の第３の実施形態のメモリセルは、上記活性領域１３がＸ方向に複数配置されて構成されるものである。
　次に、図２０を参照すると、半導体基板１に、トランジスタのゲート電極を兼ねるワード線用の溝１４が設けられている。半導体基板１の表面を基準としたとき、この溝の深さＤ１は、たとえば、１２０ｎｍとすることができる。
　各々のワード線用の溝１４の内面を覆うようにゲート絶縁膜６が設けられている。このゲート絶縁膜６を介して、ワード線１０が各々の溝の底部に設けられている。
　各々のワード線１０を覆い、且つ、各々の溝１４を埋設して、サイドウォール７とキャップ絶縁膜１７が設けられている。さらに半導体基板１を覆うように第１層間絶縁膜３が設けられている。ワード線１０の外側に位置する半導体ピラーは容量コンタクト領域２７となり、その上面にはソース／ドレインの一方となる第１の不純物拡散層１９が設けられている。ワード線１０の間に位置する半導体ピラーはＢＬコンタクト領域２２となり、その上面にはソース／ドレインの他の一方となる第２の不純物拡散層１８が設けられている。第１の不純物拡散層１９とゲート絶縁膜６とワード線ＷＬ１０と第２の不純物拡散層１８とでトランジスタ、Ｔｒ１が構成される。
　この時、半導体基板１の表面から、第１の不純物拡散層１９の深さと第２の不純物拡散層１８の深さは同じ深さであり、この深さＤ２は、たとえば、４０ｎｍとすることができる。
　ワード線１０はゲート電極を兼ねており、第１の導電膜８と第２の導電膜９とを有する。第１の導電膜８はＴｒ１、Ｔｒ２の閾値電圧の決定を担う膜であるとともに、第２の導電膜９に含まれ、半導体基板１に拡散することでＴｒの特性に悪影響を及ぼす重金属原子がゲート絶縁膜６に到達することを防止するバリア膜としての機能を有する膜である。
　微細化が進み、ワード線用の溝１４の幅Ｗ１が狭くなってきた場合、上記第１の実施形態のように第２の導電膜９を第１の導電膜８が形成されたワード線用の溝１４の内部に埋め込むことができなくなる。
　その場合、第１の導電膜８でワード線用の溝１４を半導体基板１表面から深さＤ３まで完全に埋め込む。第１の導電膜８の上端面８ａ、８ｂは、第１の不純物拡散層１９の下端面１９ａよりもワード線用の溝１４の底面１４ａ側に配置されている。半導体基板１の表面から、第１導電膜８の上端面８ａまでの深さＤ３は、たとえば、５０ｎｍとすることができる。
　第１の導電膜８として窒化チタン膜を用いた場合、その厚さは、たとえば、３０ｎｍとすることができるサイドウォール７が第１の導電膜８の上にワード線用の溝１４の内壁のゲート絶縁膜６表面に設置されている。
　第２の導電膜９は、第１の導電膜８上に形成され、ワード線用の溝１４の側壁のサイドウォール７の表面にワード線用の溝１４を埋め込むように設けられている。
　第２の導電膜９は、第１および第２の不純物拡散層１８、１９の一部と対向するように、第１の導電膜８の上端面８ａ、８ｂから突出している。
　これにより、第１の導電膜８の上端面８ａ上には、第１の導電膜８の上端面８ａ、第２の導電膜９およびゲート絶縁膜６で囲まれた領域にＹ方向に延在するサイドウォール７が配置され、同様に、第１の導電膜８の上端面８ｂ上には、第１の導電膜８の上端面８ｂ、第２の導電膜９およびゲート絶縁膜６で囲まれた領域にＹ方向に延在するサイドウォール７が配置される。サイドウォール７の幅Ｗ２は５ｎｍとすることができる。
　第２の導電膜９は、ワード線１０の配線抵抗を低抵抗化するための膜であるが、第２の導電膜９の周囲にはバリア膜としての機能を有する膜である第１の導電膜８がないため、第２の導電膜９もバリア膜としての機能を有する膜でなければならない。
　第２の導電膜９の上端面９ａは、半導体基板１表面から第１層間絶縁膜３の表面までの間に配置されている。半導体基板１の表面を基準とした時、第２の導電膜９の上端面９ａまでの高さＤ４は、たとえば、５ｎｍとすることができる。この上端面までの高さを高くすることにより、ワード線１０の配線抵抗を低抵抗化することができる。
　第２の導電膜９として窒化チタン膜を用いた場合、その厚さは、たとえば、３０ｎｍとすることができる。キャップ絶縁膜１７は、サイドウォール７および第２の導電膜９を埋め込こむように設けられている。
　また、キャップ絶縁膜１７は、半導体基板１表面から突出した第２の導電膜９を覆い、その表面は第１層間絶縁膜３を表面と面一である。
　第１層間絶縁膜３上には、ＢＬコンタクト領域２２において不純物拡散層１８に接続されるビット線（ＢＬ）２３が設けられる。ＢＬ２３の上面にはカバー絶縁膜が設けられている。ＢＬ２３の側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設するＳＯＤ膜２５が設けられている。
　ＳＯＤ膜２５、ライナー膜２４を貫通して、容量コンタクトホール２７が設けられている。この容量コンタクトホール２７によって、容量コンタクト領域２７ａ、２７ｂに各々容量コンタクトプラグ２７ｃ、２７ｄが接続している。容量コンタクトプラグ２７ｃ、２７ｄの上部に各々容量コンタクトパッド３３が接続している。容量コンタクトパッド３３上にはキャパシタ下部電極３４が設けられる。さらに、下部電極３４の内表面を覆う容量絶縁膜３５が、容量絶縁膜３５上に上部ポリシリコン電極３６、上部タングステン電極３８が設けられてキャパシタを構成している。
　その後、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに、第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記半導体装置１００は、第１の導電膜８の上端面８ａおよび上端面８ｂより突出し、かつ上端面９ａが半導体基板１の表面より高い位置にある第２の導電膜９を覆うようにワード線用の溝１４内に設けられたサイドウォール７およびキャップ絶縁膜１７を有することにより、サイドウォール７およびキャップ絶縁膜１７が第１の導電膜８の上端面８ａ上に位置するゲート絶縁膜６の一部として機能するために、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ－Ｄｒａｉｎ－Ｌｅａｋａｇｅ）の発生する領域のゲート絶縁膜の厚さを厚くすることが可能となり、トランジスタの接合電界を下げることができ、リフレッシュ特性を改善することができる。さらに、第２の導電膜９の上端面９ａの位置を半導体基板１の表面より高い位置にすることで第２の導電膜９の配線抵抗を維持することができる。
　以下、図２１～図２４を用いて、図１９～図２０に示した半導体装置の製造方法について説明する。図２１～図２４は、図１９におけるＡ－Ａ断面図を示している。
　それ以前の工程は、第１の実施形態の図３～図５の工程、第２の実施形態の図１３～図１４の工程と同様である。
　まず、第１の実施例形態と同様に、図３に示すように半導体基板１の上に、パッド酸化膜２を形成し、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。
　次に、図４に示すようにパッド酸化膜２上に第１層間絶縁膜３をたとえばシリコン酸化膜にて形成する。
　次に、図５に示すように第１層間絶縁膜３をマスクに半導体基板１をドライエッチングによってエッチングし、ワード線用の溝１４を形成する。
　ワード線用の溝１４の深さＤ１は、たとえば、１２０ｎｍとすることができる。また、ワード線用の溝１４の幅Ｗ１は、たとえば、５０ｎｍとすることができる。
　そして、シリコン基板１の活性領域１３上に熱酸化プロセスを用いてＮ型トランジスタを構成するゲート絶縁膜６を形成する。
　次に、第２の実施形態と同様に、図１３に示すように、ゲート絶縁膜６、第１層間絶縁膜３の表面を覆うように第１の導電膜８をたとえば窒化チタン等を、ＣＶＤ法にて厚さ３０ｎｍ堆積する。
　次に、図１４に示すように、第１の導電膜８の上端面８ａ、８ｂの位置が、第１の不純物拡散層１９、第２の不純物拡散層１８の下端部よりもワード線用の溝１４の底面１４ａ側に配置されるように第１の導電膜８をエッチバックする。
　この時、第１の導電膜８の上端面８ａ、８ｂの深さＤ３は、半導体基板１表面を基準とした時、たとえば、５０ｎｍとすることができる。
　次に、図２１に示すように、シリコン窒化膜等をＣＶＤ法を用いて堆積し、それをエッチバックし、ワード線用の溝１４の内部にサイドウォール７を形成する。サイドウォール７の幅Ｗ２は、たとえば、５ｎｍとすることができる。
　次に、図２２に示すように、第１の導電膜８およびサイドウォール７の表面に、ワード線用の溝１４を埋め込むように第２の導電膜９をたとえばタングステン等を、ＣＶＤ法にて厚さ３０ｎｍ堆積する。
　その後、半導体基板１の表面より高い位置でかつ第１層間絶縁膜３表面より低い位置まで第２の導電膜９をエッチバックする。
　この時、第２の導電膜９の半導体基板からの高さＤ４は、たとえば、５ｎｍとすることができる。
　これにより、第１の導電膜８の上端部８ａ上には、第１の導電膜８の上端部８ａ、第２の導電膜９、ゲート絶縁膜６で囲まれたサイドウォール７が埋め込まれた領域４１が形成され、同様に、第１の導電膜８の上端部８ｂ上には、第１の導電膜８の上端部８ｂ、第２の導電膜９、ゲート絶縁膜６で囲まれたサイドウォール７が埋め込まれた領域４２が形成される。サイドウォール７が埋め込まれた領域４１の幅Ｗ２は、たとえば、５ｎｍとすることができる。
　次に、図２３に示すように、第２の導電膜９およびサイドウォール７の表面に、ワード線用の溝１４を埋め込むように、キャップ絶縁膜１７（たとえば、厚さ５０ｎｍのシリコン窒化膜）を成膜した後、エッチバックすることにより第１層間絶縁膜３の表面と面一となるように形成する。このように、第１の導電膜８の上端部８ａ、第２の導電膜９、ゲート絶縁膜６で囲まれた部分４１をサイドウォール７およびキャップ絶縁膜１７で埋め込むことによって、この部分４１に埋め込まれたサイドウォール７およびキャップ絶縁膜１７がゲート絶縁膜６の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層１９と半導体基板１との間に形成される空乏層におけるＧＩＤＬを抑制することができる。
　したがって、本発明の第３の実施形態の半導体装置１００としてＤＲＡＭで用いた場合、ゲート電界の影響を受けたＧＩＤＬに起因する情報保持特性の劣化を抑制することができる。さらに、第２の導電膜９の上端面９ａを半導体基板１表面から高い位置に設置することにより、ワード線１０の配線抵抗の増加も抑制することができる。
　次に、図２４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜３の一部を除去し、ビットコンタクト領域２２の上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線１０と同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。
　ビットコンタクトのパターンと活性領域の交差した部分では、半導体基板１の表面が露出する。ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍に第２の不純物拡散層１８を形成する。形成した第２の不純物拡散層１８は、トランジスタのソース・ドレイン領域として機能する。
　その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ワード線１０と交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン表面部分で、ビット線下層のポリシリコン膜と第２の不純物拡散層１８とが接続する。
　次に、図２０に示すように、ビット線２３の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。
　ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜２４の上面が露出するまでＣＭＰを行って平坦化する。
　その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、ＳＯＤ膜２５、ライナー膜２４を貫通して容量コンタクト２７を形成する。さらに、容量コンタクト領域２７ａ、２７ｂ表面近傍に、Ｎ型不純物（リン等）をイオン注入し、シリコン表面近傍に第１の不純物拡散層１９を形成する。形成された第１の不純物拡散層１９は、トランジスタのソース・ドレイン領域として機能する。
　次いで、タングステン等で容量コンタクト２７内部を埋め込み、容量コンタクトプラグ２７ｃ、２７ｄを形成する。
　そして、容量コンタクト２７上にＣＶＤ法を用いて窒化チタン、タングステン等の配線材料層を成長し、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド３３を形成する。
　その後、容量コンタクトパッド３３上にシリンダーホール内壁を覆うように窒化チタンを成長し、キャパシタ下部電極３４を形成する。
　次に、下部電極３４の表面を覆うように容量絶縁膜３５を形成した後に、ポリシリコン上部電極３６、タングステン上部電極３８を形成する。
　そして、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
　上記半導体装置１００は、第１の導電膜８の上端部８ａ、第２の導電膜９、ゲート絶縁膜６で囲まれた部分４１に埋め込まれたサイドウォール７およびキャップ絶縁膜１７がゲート絶縁膜６の一部として機能するため、ゲート電界の影響を受けたＧＩＤＬの発生する領域の実効的なゲート絶縁膜の厚さを厚くすることが可能となる。これにより、ゲート電界の影響を受けにくくなるため、第１の不純物拡散層１９と半導体基板１との間に形成される空乏層におけるＧＩＤＬを抑制することができる。
　よって、本発明の第３の実施形態の半導体装置１００としてＤＲＡＭで用いた場合、ゲート電界の影響を受けたＧＩＤＬに起因する情報保持特性の劣化を抑制することができる。さらに、第２の導電膜９の上端面９ａを半導体基板１表面から高い位置に設置することにより、ワード線１０の配線抵抗の増加も抑制することができる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　本願は、２０１２年９月２６日出願の日本国特許出願２０１２－２１２８０２号を基礎とするものであり、同特許出願の開示内容は全て本願に組み込まれる。
１　半導体基板
２　パッド酸化膜
３　第１層間絶縁膜
６　ゲート絶縁膜
７　サイドウォール
８　第１の導電膜
９　第２の導電膜
１０　ワード線
１０ａ　第１ワード線
１０ｂ　第２ワード線
１２　素子分離領域
１３　活性領域
１４　溝
１７　キャップ絶縁膜
１８　第２の不純物拡散層
１９　第１の不純物拡散層
２２　ビット線コンタクト領域
２３　ビット線
２４　ライナー絶縁膜
２５　ＳＯＤ膜
２７ａ　第１容量コンタクト領域
２７ｂ　第２容量コンタクト領域
３３　容量コンタクトパッド
３４　キャパシタ下部電極
３５　容量絶縁膜
３６　上部ポリシリコン電極
３８　上部タングステン電極
３９　第２層間絶縁膜
４０　配線
４１　隙間
４２　隙間
１００　半導体装置

Claims (16)

  1. 　半導体基板内に設けられた溝と、
    　前記溝の内面を覆うように設けられたゲート絶縁膜と、
    　前記溝の内部に、第１の上端面が前記半導体基板の表面より低い位置に設けられた第１の導電膜と、
    　前記溝の内部に、前記第１の上端面より突出しかつ第２の上端面が前記半導体基板の表面より高い位置に設けられた第２の導電膜と、
    　前記第１の上端面より突出した前記第２の導電膜の突出部を覆うように、前記溝内に設けられたキャップ絶縁膜を有することを特徴とする半導体装置。
  2. 　前記キャップ絶縁膜は、前記第１の上端面上に位置する前記ゲート絶縁膜の一部として機能することを特徴とする請求項１に記載の半導体装置。
  3. 　前記キャップ絶縁膜を前記ゲート絶縁膜の一部として機能させることにより、ＧＩＤＬの発生する領域における前記ゲート絶縁膜の実効的な厚さを厚くすること特徴とする請求項２に記載の半導体装置。
  4. 　前記第２の上端面を前記半導体基板の表面より高い位置に設けたことにより、前記第２の導電膜の配線抵抗の増加を抑制することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記第１の導電膜と前記第２の導電膜とでゲート電極を構成することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記溝に隣接するように不純物拡散層が設けられており、
    　前記第１の上端面は、前記不純物拡散層の下端面よりもより低い位置に設けられていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記半導体基板を覆うように層間絶縁膜が設けられており、前記第２の上端面は、前記半導体基板の表面より高い位置でかつ前記層間絶縁膜の表面よりも低い位置に配置されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記第１の導電膜は、前記第２の導電膜の周囲に設けられており、
    　前記第１の導電膜は、前記第２の導電膜に含まれている重金属原子が前記ゲート絶縁膜に到達することを防止するバリア膜として機能することを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記第１の導電膜は、前記第２の導電膜の上部に設けられており、
    　前記第２の導電膜自体が、前記第２の導電膜に含まれている重金属原子が前記ゲート絶縁膜に到達することを防止するバリア膜として機能することを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  10. 　前記第１の導電膜の上部であって、前記溝の内壁の前記ゲート絶縁膜の表面にサイドウォールが設けられており、
    　前記第２の導電膜は前記サイドウォールに囲まれるように設けられており、
    　前記サイドウォールは、前記キャップ絶縁膜と共に前記ゲート絶縁膜の一部として機能することを特徴とする請求項９に記載の半導体装置。
  11. 　半導体基板をエッチングして前記半導体基板内に溝を形成し、
    　前記溝の内面を覆うようにゲート絶縁膜を形成し、
    　前記溝の内部に、第１の上端面が前記半導体基板の表面より低い位置に配置されるように第１の導電膜を形成し、
    　前記溝の内部に、前記第１の上端面より突出しかつ第２の上端面が前記半導体基板の表面より高い位置に配置されるように第２の導電膜を形成し、
    　前記第１の上端面より突出した前記第２の導電膜の突出部を覆うように、前記溝内にキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
  12. 　前記キャップ絶縁膜は、前記第１の上端面上に位置する前記ゲート絶縁膜の一部として機能することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 　前記キャップ絶縁膜を前記ゲート絶縁膜の一部として機能させることにより、ＧＩＤＬの発生する領域における前記ゲート絶縁膜の実効的な厚さを厚くすること特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記第１の導電膜は、前記第２の導電膜の周囲に形成されており、
    　前記第１の導電膜は、前記第２の導電膜に含まれている重金属原子が前記ゲート絶縁膜に到達することを防止するバリア膜として機能することを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置の製造方法。
  15. 　前記第１の導電膜は、前記第２の導電膜の上部に形成されており、
    　前記第２の導電膜自体が、前記第２の導電膜に含まれている重金属原子が前記ゲート絶縁膜に到達することを防止するバリア膜として機能することを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置の製造方法。
  16. 　前記第１の導電膜の上部であって、前記溝の内壁の前記ゲート絶縁膜の表面にサイドウォールをさらに形成し、
    　前記第２の導電膜は前記サイドウォールに囲まれるように形成されており、
    　前記サイドウォールは、前記キャップ絶縁膜と共に前記ゲート絶縁膜の一部として機能することを特徴とする請求項１５に記載の半導体装置の製造方法。
PCT/JP2013/074676 2012-09-26 2013-09-12 半導体装置及びその製造方法 WO2014050590A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/430,832 US20150255553A1 (en) 2012-09-26 2013-09-12 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012212802 2012-09-26
JP2012-212802 2012-09-26

Publications (1)

Publication Number Publication Date
WO2014050590A1 true WO2014050590A1 (ja) 2014-04-03

Family

ID=50387997

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/074676 WO2014050590A1 (ja) 2012-09-26 2013-09-12 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20150255553A1 (ja)
WO (1) WO2014050590A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI632549B (zh) * 2016-06-29 2018-08-11 美商美光科技公司 電壓產生電路
TWI680554B (zh) * 2018-08-30 2019-12-21 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095745A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置およびその製造方法
JP2007088458A (ja) * 2005-09-09 2007-04-05 Qimonda Ag トランジスタの製造方法およびメモリデバイスの製造方法
JP2011233582A (ja) * 2010-04-23 2011-11-17 Elpida Memory Inc 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095745A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置およびその製造方法
JP2007088458A (ja) * 2005-09-09 2007-04-05 Qimonda Ag トランジスタの製造方法およびメモリデバイスの製造方法
JP2011233582A (ja) * 2010-04-23 2011-11-17 Elpida Memory Inc 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI632549B (zh) * 2016-06-29 2018-08-11 美商美光科技公司 電壓產生電路
TWI680554B (zh) * 2018-08-30 2019-12-21 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法
US10535660B1 (en) 2018-08-30 2020-01-14 Nanya Technology Corporation Dynamic random access memory structure and method for preparing the same
CN110875319A (zh) * 2018-08-30 2020-03-10 南亚科技股份有限公司 动态随机存取存储器结构及其制备方法

Also Published As

Publication number Publication date
US20150255553A1 (en) 2015-09-10

Similar Documents

Publication Publication Date Title
KR102378471B1 (ko) 반도체 메모리 소자 및 그 제조 방법
KR101662282B1 (ko) 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
JP5729806B2 (ja) 半導体装置および半導体装置の製造方法
US8129779B2 (en) Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
US8409955B2 (en) Method of forming a semiconductor device
KR102505229B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
JP2011129771A (ja) 半導体装置及びその製造方法
US8941209B2 (en) Semiconductor device
JP2014049707A (ja) 半導体装置およびその製造方法
JP2012134395A (ja) 半導体装置および半導体装置の製造方法
JP2011243948A (ja) 半導体装置及びその製造方法
JP2009141005A (ja) 半導体装置およびその製造方法
US8013373B2 (en) Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof
JP2011159739A (ja) 半導体装置および半導体装置の製造方法
KR20060128472A (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US20100203696A1 (en) Semiconductor device and method for manufacturing the same
US8318558B2 (en) Semiconductor device and method for forming the same
JP4609814B2 (ja) 半導体装置の製造方法
WO2014050590A1 (ja) 半導体装置及びその製造方法
US20110298040A1 (en) Semiconductor device and method of manufacturing the same
WO2014126214A1 (ja) 半導体装置
WO2014123176A1 (ja) 半導体装置及びその製造方法
JP2012064627A (ja) 半導体装置の製造方法
JP2011129761A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13840787

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14430832

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 13840787

Country of ref document: EP

Kind code of ref document: A1