JP2011233582A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板11の表面11aが部分的にエッチングされて形成された第2の溝32と、少なくとも第2の溝32の側面32aを覆うゲート絶縁膜38と、ゲート絶縁膜38を介して、第2の溝32の側面32aに形成され、その上端面45aが半導体基板11の表面11aより低い位置にあってゲート電極39となる第1の導電膜45と、第1の導電膜45に形成され、その上端面46aが第1の導電膜45の上端面45bよりも高く、かつ半導体基板11の表面11aより低い位置にあってゲート電極39となる第2の導電膜46と、第1の導電膜45の上端面45b、及び第1の導電膜45の上端面45bから突出した第2の導電膜46を覆うように、第2の溝32内に設けられた第2の絶縁膜と、を有する。
【選択図】図2
Description
また、MOSトランジスタのしきい値電圧の制御性を向上させる観点から、ゲート電極の材料として、所定の仕事関数を有した金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
窒化チタン膜は、仕事関数が4.75eV程度でシリコンバンド構造のミッドギャップ付近となる膜である。窒化チタン膜は、抵抗率が若干高いものの、タングステン膜からのタングステン原子がゲート絶縁膜に達することを抑制する機能を有する。また、タングステン膜は抵抗率が5μΩcmと低く、ゲート電極の低抵抗化に大きな役割を果たす。
図35は、埋め込み型ゲート電極を備えた従来の半導体装置の主要部を示す断面図である。図35では、半導体装置の一例としてDRAM(Dynamic Random Access Memory)の断面図を示す。
ここで、図35を参照して、従来の半導体装置300の構成を説明し、その後、従来の半導体装置300の課題について説明する。
図35を参照するに、従来の半導体装置300は、溝302が形成された半導体基板301と、溝302の内壁に設けられたゲート絶縁膜303と、ゲート絶縁膜303を介して、溝302に埋め込まれ、第1及び第2の導電膜321,322により構成されたゲート電極304と、ゲート電極304が形成された溝302を埋め込む絶縁膜306と、半導体基板301に形成された第1及び第2の不純物拡散層307,308と、第1及び第2の不純物拡散層307,308及び絶縁膜306を覆う層間絶縁膜309と、第1のコンタクトプラグ311と、第2のコンタクトプラグ312と、キャパシタ313と、ビット線314とを有する。
第2の不純物拡散層308は、ドレイン領域として機能する不純物拡散層である。第2の不純物拡散層308は、第2のコンタクトプラグ312を介して、ビット線314と電気的に接続されている。
第1及び第2の不純物拡散層307,308の深さは、ゲート電極304に対して第1及び第2の不純物拡散層307,308がオフセット構造とならないように、ゲート電極304の表面304aよりも深くなるように構成されている。チャネル領域317は、トランジスタがON(オン)する際、溝302の側面及び底面に対応する半導体基板301に形成される。
第1のコンタクトプラグ311は、層間絶縁膜309を貫通しており、一方の端部が第1の不純物拡散層307と接触し、他方の端部がキャパシタ313の下部電極316と電気的に接続されている。
第2のコンタクトプラグ312は、層間絶縁膜309を貫通しており、一方の端部が第2の不純物拡散層308と接触し、他方の端部がビット線314と電気的に接続されている。
このため、ゲート電極304には、第1の不純物拡散層307の側面と対向する部分と、第1の不純物拡散層307の側面と対向しない部分とが必然的に存在し、第1の不純物拡散層307の側面と対向する部分では、電界強度が強くなるため、GIDL(Gate−Induced−Drain−Leakage)が大きくなってしまう。
DRAMの重要な特性である情報保持特性は、キャパシタ313の下部電極316と電気的に接続される第1の不純物拡散層307と半導体基板301との間に形成される空乏層中の接合リーク電流が多くなると劣化してしまい、この接合リーク電流はゲート電界の影響を受けたGIDLによるところが大きい。
そのため、第1の不純物拡散層307と半導体基板301との接合位置318がゲート電極304の表面304aよりも深い位置にある場合、ゲート電界の影響を受けたGIDLを無視することができないという課題がある。
これにより、ゲート電界の影響を受けにくくなるため、不純物拡散層と半導体基板との間に形成される空乏層中におけるGIDLを抑制することができる。
図1は、本発明の第1の実施の形態に係る半導体装置の主要部を示す断面図であり、図2は、図1に示す半導体装置のA−A線方向の断面図である。図1及び図2では、半導体装置10の一例として、DRAM(Dynamic Random Access Memory)の構成を図示する。図1及び図2において、Z−Z方向は第2の溝32の深さ方向、X−X方向はZ−Z方向と直交する方向、Y−Y方向は同一平面内においてX−X方向と直交する方向をそれぞれ示している。また、図2において、図1と同一構成部分には、同一符号を付す。
なお、図2では、1つのトランジスタ15のみを図示しているが、実際には、半導体装置10には、複数のトランジスタ15が設けられている。
半導体基板11は、板状とされた基板である。半導体基板11には、素子分離領域13が形成される第1の溝31と、X−X方向に延在する凹部である第2の溝32とが形成されている。第2の溝32は、縦壁面である側面32aと、側面32aと対向する他の縦壁面である32bと、底面32cとよりなる内面によって区画されている。第2の溝32は、半導体基板11の表面11a(主面)が部分的にエッチングされることで形成される溝である。
第2の溝32深さD1は、第1の溝31の深さよりも浅い。半導体基板11の表面11aを基準としたときの第2の溝32の深さD1は、例えば、120nmとすることができる。
また、第2の溝32の幅W1は、例えば、50nmとすることができる。なお、第2の溝32の幅W1は、トランジスタ15の所望の特性に応じて適宜選択することができ、上記数値に限定されない。
第1の絶縁膜12は、半導体基板11の表面11aを覆うように設けられている。第1の絶縁膜12としては、例えば、厚さ10nmのシリコン酸化膜(SiO2膜)を用いることができる。
素子分離領域13は、第1の溝31を埋め込むように設けられている。素子分離領域13は、絶縁膜(例えば、シリコン酸化膜(SiO2膜))により構成されている。
第1及び第2の不純物拡散層34,35は、半導体基板11がP型のシリコン基板の場合、半導体基板11の表面11aにN型不純物をイオン注入することで形成する。第1及び第2の不純物拡散層34,35の表面34a,35aは、半導体基板11の表面11aに対して面一とされている。
第1の不純物拡散層34は、ソース領域として機能する不純物拡散層であり、第2の溝32の側面32a側に配置されている。第1の不純物拡散層34の側面34bは、第2の溝32に接している。第1の不純物拡散層34は、第1のコンタクトプラグ21の下端と接触している。第1の不純物拡散層34は、第1のコンタクトプラグ21を介して、キャパシタ25の下部電極51と電気的に接続されている。
半導体基板11の表面11aを基準としたときの第1の不純物拡散層34の深さD2は、半導体基板11の表面11aを基準としたときの第2の不純物拡散層35の深さD3と同じ深さとされている。第1及び第2の不純物拡散層34,35の深さD2,D3は、例えば、40nmとすることができる。
ゲート絶縁膜38は、第2の溝32の側面32a,38b及び底面32c、第1の不純物拡散層34の側面34b、及び第2の不純物拡散層35の側面35bを覆うように設けられている。ゲート絶縁膜38としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜38として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜38の厚さは、例えば、4nmとすることができる。
第1の導電膜45は、第2の溝32のうち、第1の不純物拡散層34と半導体基板11とが接合される第1の接合位置43、及び第2の不純物拡散層35と半導体基板11とが接合される第2の接合位置44よりも第2の溝32の底面32c側に位置する部分を覆うように設けられている。
第1の導電膜45は、第2の導電膜46よりも厚さの薄い膜である。そのため、第1の導電膜45は、第2の導電膜46をエッチングする場合と比較して、エッチング時に結晶粒界の影響を受けにくく、エッチング量のばらつきを小さくすることが可能な膜である。
したがって、第1の導電膜45を選択的にエッチングすることで、上端面45b,45cを略平坦な面にすることができる。言い換えれば、第1の導電膜45は、選択的にエッチングすることで、第2の溝32の深さ方向における上端面45b,45cの位置を制御しやすい膜である。
第1の導電膜45の上端面45cは、第1の導電膜45の上端面45bに対して面一とされている。これにより、半導体基板11の表面11aから第1の導電膜45の上端面45bまでの深さD4は、半導体基板11の表面11aから第1の導電膜45の上端面45cまでの深さD5と同じ深さとされている。上記上端面45b,45cの深さD4,D5は、例えば、50nmとすることができる。
具体的には、第1の導電膜45としては、ドーパント不純物(P型或いはN型)を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜、或いは上記膜のうち、2つ以上の膜を積層させた積層膜を用いるとよい。
第1の導電膜45として窒化チタン膜(仕事関数が4.75eV)を用いた場合、基板の平面上に形成される第1の導電膜45の厚さは、例えば、5nmとすることができる。
第2の導電膜46は、第1及び第2の不純物拡散層34,35の一部と対向するように(言い換えれば、第1及び第2の不純物拡散層34,35に対してオフセット構造とならないように)、第1の導電膜45の上端面45b,45cから突出している。
これにより、第1の導電膜45の上端面45b上には、第1の導電膜45の上端面45b、第2の導電膜46、及びゲート絶縁膜38で囲まれた隙間41が形成され、第1の導電膜45の上端面45c上には、第1の導電膜45の上端面45c、第2の導電膜46、及びゲート絶縁膜38で囲まれた隙間42が形成される。隙間41,42は、X−X方向に延在する幅の狭い溝である。
第2の導電膜46の上端面46aは、半導体基板11の表面11aから第1の接合位置43までの間に配置されている。半導体基板11の表面11aを基準としたときの第2の導電膜46の上端面46aまでの深さD6は、例えば、30nmとすることができる。
実際には、第2の導電膜46の上端面46aは、第2の導電膜46の結晶粒界の影響によるエッチングばらつきにより、凹凸が形成されるが図1及び図2ではその図示を省略する。
第2の導電膜46は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか1つの膜により構成することができる。
第2の導電膜46としてタングステン膜を用いた場合、基板の平面上に形成される第2の導電膜46の厚さは、例えば、30nmとすることができる。
隙間41に形成された第2の絶縁膜16の厚さT1は、隙間41の幅W2の値と等しい。隙間41の幅W2が5nmの場合、第2の絶縁膜16の厚さT1は、5nmとすることができる。
よって、第1の実施の形態の半導体装置10としてDRAMを用いた場合、ゲート電界の影響を受けたGILDに起因する情報保持特性の劣化を抑制することができる。
また、第1の導電膜45から突出した第2の導電膜46を第2の絶縁膜16で覆うことで、第2の導電膜46に含まれ、半導体基板11に悪影響を及ぼす重金属原子(例えば、タングステン原子)がゲート絶縁膜38に到達することを抑制できる。
第1のコンタクトプラグ21は、層間絶縁膜17を貫通するように設けられている。第1のコンタクトプラグ21の下端は、第1の不純物拡散層34と接触している。第1のコンタクトプラグ21の上端は、キャパシタ25の下部電極51と電気的に接続されている。
第2のコンタクトプラグ22は、層間絶縁膜17を貫通するように設けられている。第2のコンタクトプラグ22の下端は、第2の不純物拡散層35と接触している。第2のコンタクトプラグ22の上端は、ビット線26と電気的に接続されている。
第3のコンタクトプラグ23は、第2の絶縁膜16及び層間絶縁膜17を貫通するように設けられている。第3のコンタクトプラグ23の下端は、第2の導電膜46の上端面46a側と接続されている。これにより、第3のコンタクトプラグ23は、ゲート電極39と電気的に接続されている。
ビット線26は、ゲート電極39と交差する配線であり、Y,Y方向に延在している。 ビット線26は、第2のコンタクトプラグ22と電気的に接続されている。プレート電極27は、上部電極52と電気的に接続されている。
ゲート電極39(ワード線)に印加される電圧をON(オン)状態にし、この状態でビット線26と電気的に接続された第2の不純物拡散層35にデータEの電位として1Vを与えると、チャネルがON状態となり、第1の不純物拡散層34はデータEの電位(1V)となる。
すなわち、キャパシタ25には、データEの情報が書き込まれる。次いで、十分な書き込みをした後、ゲート電極39の電位をOFF(オフ)状態にする。ゲート電極39の電位をOFF(オフ)にした時点からデータEの情報を保持しているが、第1の不純物拡散層34と半導体基板11とよりなる接合の空乏化領域においてGIDLが増加すると、保持している電位情報が徐々に低下してデータEの情報をセンスすることができなくなる。その結果、従来の半導体装置(DRAM)では、情報保持特性が劣化してしまう。
これにより、ゲート電界の影響を受けにくくなるため、第1の不純物拡散層34と半導体基板11との間に形成される空乏層中におけるGIDLが減少し、電位情報の低下を抑制することができる。したがって、半導体装置10としてDRAMを用いた場合、DRAMの情報保持特性の劣化を抑制することができる。
図3を参照するに、第1の実施の形態の第1変形例に係る半導体装置55は、第1の実施の形態の半導体装置10に設けられたゲート電極39の替わりに、ゲート電極56を設けた以外は、半導体装置10と同様に構成される。
ゲート電極56は、第1の導電膜45と、第1の導電膜45とは異なる種類の導電膜である第2の導電膜46との間に、第3の導電膜57を設けた以外は、先に説明したゲート電極39と同様な構成とされている。
第3の導電膜57は、第1の導電膜45と第2の導電膜46との反応を防止するための膜であり、このような膜を設けることは、第1の導電膜45と第2の導電膜46との反応を防止したい場合に有効である。
第3の導電膜57は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成することができる。
このように、第1乃至第3の導電膜45,46,57によりゲート電極56を構成した場合、隙間41の幅W2は、第1の導電膜45の厚さと第3の導電膜57の厚さとの合計の値に等しい。
例えば、第1の導電膜45として厚さ5nmのN型多結晶シリコン膜を用い、第3の導電膜57として厚さ2nmの窒化チタン膜を用いた場合、隙間41の幅W2は、7nmとすることができる。
上記構成とされた第1の実施の形態の第1変形例に係る半導体装置55は、第1の実施の形態の半導体装置10と同様な効果を得ることができる。
さらに、図9〜図11では、説明の便宜上、図9〜図11に示す工程ではまだ形成されていない第1及び第2の不純物拡散層34,35、並びに第1及び第2の接合位置43,44を図示する。
始めに、図4に示す工程では、半導体基板11として、例えば、P型不純物であるボロンの濃度が1.0×1017atoms/cm3のP型シリコン基板を準備する。次いで、半導体基板11に、第1の溝31(図示せず)を形成し、次いで、第1の溝31を絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで、素子分離領域13(図示していない)を形成する。
なお、上記P型シリコン基板のボロンの濃度は、上記数値に限定されない。P型シリコン基板のボロンの濃度は、所定のしきい値電圧となるように調整してもよい。
次いで、第3の絶縁膜61の表面61aに、パターニングされたホトレジスト(図示せず)を形成し、このホトレジストを介した異方性エッチング(例えば、ドライエッチング)により、第1及び第3の絶縁膜12,61をエッチングすることで、半導体基板11の表面11aを露出する貫通溝62を形成する。ホトレジスト(図示せず)は、貫通溝62を形成後に除去する。貫通溝62の幅W3は、例えば、50nmとすることができるが、貫通溝62の幅W3は、所望のトランジスタ特性に応じて適宜選択することができる。
このとき、貫通溝62の下方に素子分離領域13(図示せず)が存在する場合には、この部分の素子分離領域13(図示せず)にも第2の溝32を形成する。また、素子分離領域13(図示せず)に形成される第2の溝32の深さは、半導体基板11に形成される第2の溝32の深さと同じでもよいし、異なっていてもよい。
素子分離領域13(図示せず)に形成される第2の溝32の深さと、半導体基板11に形成される第2の溝32の深さD1とを異ならせる場合、エッチングガスを調整して、半導体基板11をエッチングする速度と素子分離領域13を構成する絶縁膜(シリコン酸化膜(SiO2膜))をエッチングする速度とを異ならせることで第2の溝32を形成する。
第2の溝32の深さD1は、例えば、120nmとすることができる。また、貫通溝62の幅W3が50nmの場合、第2の溝32の幅W1は、50nmとすることができるが、第2の溝32の幅W1は、トランジスタ15の所望の特性に応じて適宜選択するとよい。なお、第2の溝32の深さD1及び幅W1は、上記数値に限定されない。
なお、熱酸化法によりゲート絶縁膜38を形成した場合、第2の溝32の底面32c(コーナー部32dを含む)に形成されるシリコン酸化膜の厚さは、第2の溝32の側面32a,32bに形成されるシリコン酸化膜の厚さよりも薄くなる。
また、熱酸化法により形成されたシリコン酸化膜(SiO2膜)上に形成される絶縁膜は、例えば、CVD(Chemical Vapor Deposition)法により形成することができる。また、ゲート絶縁膜38の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜(SiO2膜)上に、CVD法により、誘電率の高い膜(図示せず)を形成するとよい。
図7に示す第1の導電膜45は、エッチングされる前の第1の導電膜45であり、エッチングされることで、図2に示す上端面45b,45cを有した第1の導電膜45となる。第1の導電膜45は、例えば、CVD法により成膜することができる。
図7に示す工程では、第1の導電膜45の厚さが、第2の導電膜46の厚さよりも薄くなるように第1の導電膜45を形成する。
このように、第1の導電膜45の厚さを薄くすることで、第1の導電膜45を選択的にエッチングする際に、第1の導電膜45のエッチング量のばらつきが大きくなることを抑制できる。
これにより、後述する図10に示す工程において、第1の導電膜45を選択的にエッチングする際、第1の導電膜45のエッチング面(上端面45b,45c)を平坦な面に加工することができると共に、第2の溝32の深さ方向(Z−Z方向)における第1の導電膜45のエッチング量の制御を容易に行うことができる。
第1の導電膜45としては、トランジスタ15のしきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第1の導電膜45としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも1つの膜、或いは、これらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。
第1の導電膜45として窒化チタン膜を形成した場合、第3の絶縁膜61の表面61aに形成される第1の導電膜45の厚さは、例えば、5nmとすることができる。
また、図7に示す第2の導電膜46は、エッチングされる前の第2の導電膜46であり、エッチングされることで、図2に示す第2の導電膜46となる。
第2の導電膜46は、第1の導電膜45よりも抵抗値の低い膜である。つまり、第2の導電膜46は、結晶粒界を有する膜であり、ゲート電極39の抵抗を低くするための膜である。第2の導電膜46は、第2の溝32及び貫通溝62を埋め込む必要があるため、第1の導電膜45よりも厚さが厚くなるように形成する。
第2の導電膜46としてタングステン膜を用いた場合、基板の平面上に形成される第2の導電膜46の厚さは、例えば、30nmとすることができる。
つまり、図9に示す工程では、第1及び第2の不純物拡散層34,35に対して、図9に示す第1及び第2の導電膜45,46がオフセット構造とならないように、第1及び第2の導電膜45,46をエッチバックする。上記エッチバック処理を行うことで、第2の導電膜46の上端面46aには図示していない凹凸が形成される。
第1及び第2の不純物拡散層34,35の深さD2,D3が40nmの場合、第2の導電膜46の上端面46aの深さD6は、例えば、30nmとすることができる。
これにより、第1の導電膜45の上端面45b上には、第1の導電膜45の上端面45b、第2の導電膜46、及びゲート絶縁膜38で囲まれた隙間41が形成され、第1の導電膜45の上端面45c上には、第1の導電膜45の上端面45c、第2の導電膜46、及びゲート絶縁膜38で囲まれた隙間42が形成される。隙間41の幅W2は、第1の導電膜45の厚さと等しく、例えば、5nmとすることができる。隙間42の幅は、隙間41の幅W2と等しい。
図10に示す工程のエッチングでは、上端面45cは、上端面45bに対して面一となる。この場合、第2の導電膜46の上端面46aを基準としたときの上端面45bの深さD7は、例えば、20nmとすることができ、第2の導電膜46の上端面46aを基準としたときの上端面45cの深さD8は、例えば、20nmとすることができる。
第2の導電膜46の上端面46aの深さD6が30nmの場合、半導体基板11の表面11aを基準としたときの上端面45b,45cの深さD4,D5は、例えば、50nmとすることができる。
なお、図10に示す工程のエッチングにより、第1及び第2の導電膜45,46を備えたゲート電極39が形成される。
これにより、ゲート電界の影響を受けにくくなるため、キャパシタ25の下部電極51と電気的に接続される第1の不純物拡散層34と半導体基板11との間に形成される空乏層中におけるGIDLを抑制することができる。
よって、第1の実施の形態の半導体装置10としてDRAMを用いた場合、ゲート電界の影響を受けたGILDに起因する情報保持特性の劣化を抑制することができる。
具体的には、例えば、25KeVのエネルギーで砒素を5.0×1013atmos/cm3の注入量で、半導体基板11の表面11aにイオン注入し、その後、注入損傷回復のために900℃で30秒の熱処理を行うことで、第1及び第2の不純物拡散層34,35を形成する。第1の不純物拡散層34の深さD2は、例えば、40nmとすることができる。この場合、第2の不純物拡散層35の深さD3は、例えば、40nmとすることができる。
これにより、第1及び第2の不純物拡散層34,35、チャネル領域37、ゲート絶縁膜38、及びゲート電極39と備えたトランジスタ15が形成される。
なお、図12では、1つのトランジスタ15のみを図示したが、実際には、半導体基板11に複数のトランジスタ15が形成される。
次いで、層間絶縁膜17上にパターニングされたホトレジスト(図示せず)を形成し、該ホトレジストを介して、層間絶縁膜17をエッチングすることで、第1の不純物拡散層34の表面34aを露出する開口部65と、第2の不純物拡散層35の表面35aを露出する開口部66とを一括形成し、その後、ホトレジストを除去する。
次いで、図14に示す工程では、開口部65,66及び第3のコンタクトプラグ23が配置される開口部(図示せず)に導電膜を埋め込むことで、第1乃至第3のコンタクトプラグ21〜23を一括形成する。
これにより、第1の不純物拡散層34と半導体基板11との間に形成される空乏層中におけるGIDLを減少させることができる。
その結果、第1の実施の形態の半導体装置10としてDRAMを用いた場合、ゲート電界の影響を受けたGILDに起因する情報保持特性の低下を抑制することができる。
図16を参照するに、第1の実施の形態の第2変形例に係る半導体装置70は、第1の実施の形態の半導体装置10に設けられたゲート電極39の替わりにゲート電極71を設けた以外は、半導体装置10と同様な構成とされている。
ゲート電極71は、第1の導電膜45の上端面45c(他の上端面)が第2の導電膜46の上端面46aに対して略面一とされていること以外は、図2に示すゲート電極39と同様な構成とされている。隙間41は、第2の絶縁膜16により埋め込まれている。
このように、キャパシタ25の下部電極51が接続される第1の不純物拡散層34側に配置された第1の導電膜45の上端面45bのみ第1の接合位置43の下方(第2の溝32の底面32c側)に配置すればよく、第1の導電膜45の上端面45cは、第2の導電膜46の上端面46aと面一にしてもよい。
始めに、先に説明した図4〜図9に示す工程と同様な処理を行うことで、図9に示す構造体を形成する。次いで、図17に示す工程では、図9に示す構造体の上面側に、第1の導電膜45のうち、隙間41の形成領域に対応する部分を露出する溝状の開口部76を有したホトレジスト膜75を形成する。
次いで、図19に示す工程では、図18に示すホトレジスト膜75を除去する。その後、先に説明した図11〜図15に示す工程の処理を行うことで、第1の実施の形態の第2変形例に係る半導体装置70が製造される。
図20は、本発明の第2の実施の形態に係る半導体装置の主要部を示す断面図であり、図21は、図20に示す半導体装置のB−B線方向の断面図である。図22は、図20に示す半導体装置のC−C線方向の断面図であり、図23は、図20に示す半導体装置のD−D線方向の断面図である。
図20〜図23において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。また、図20及び図23では、1つの縦型トランジスタ87のみを図示しているが、実際には、半導体基板11には、複数の縦型トランジスタ87が形成されている。
また、図20〜図23において、Z−Z方向は凹部103の深さ方向を示しており、X−X方向はZ−Z方向と直交する方向であり、Y−Y方向は同一平面内においてX−X方向と直交する方向をそれぞれ示している。
半導体基板11には、半導体基板11の表面11a(主面)を部分的にエッチングすることで形成される凹部103が形成されている。凹部103は、縦壁面を含む内面によって区画されている。半導体基板11の表面11aを基準としたときの凹部103の深さD9は、例えば、120nmとすることができる。
図20及び図22では、それぞれ1つのピラー82,83のみ図示したが、実際には、ピラー82,83は、所定の狭い間隔で複数配置されている。
具体的には、半導体装置80が6F2セル構造を有したDRAMの場合、6F2セル構造となるように複数のピラー82,83を配置する。
第2の絶縁膜85は、第1の絶縁膜84上に設けられている。第2の絶縁膜85は、平坦な表面85aを有する。第2の絶縁膜85は、ピラー82,83を形成する際のマスクとなる膜である。第2の絶縁膜85としては、例えば、厚さが100nmのシリコン窒化膜(SiN膜)を用いることができる。
なお、縦型トランジスタ87の構成要素のうち、第1の実施の形態で説明したトランジスタ15と同じ構成要素については、その材料及び厚さの説明を省略する。
第1の不純物拡散層34は、半導体基板11の表面11a側に位置するピラー83の端部に形成されている。第1の不純物拡散層34の表面34aは、半導体基板11の表面11aに対して面一とされている。第1の不純物拡散層34は、第1のコンタクトプラグ93を介して、キャパシタ25の下部電極51と電気的に接続されている。半導体基板11の表面11aを基準としたときの第1の不純物拡散層34の深さD10は、例えば、40nmにすることができる。
第2の不純物拡散層35は、凹部103の底面103aに対応する部分の半導体基板11に形成されている。第2の不純物拡散層35は、第2のコンタクトプラグ94を介して、ビット線26と電気的に接続されている。
ゲート絶縁膜98は、第1の不純物拡散層34の側面34b、凹部103の底面103a、及びピラー82,83の外周側面82b,83bを覆うように設けられている。
ゲート絶縁膜98は、第1の不純物拡散層34の側面34b及びピラー82,83の外周側面82b,83bに形成されたゲート絶縁膜98と比較して、凹部103の底面103aに形成されたゲート絶縁膜98の厚さが厚くなるように構成されている。ゲート絶縁膜98としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第1の導電膜45は、第1の不純物拡散層34と半導体基板11とが接合される第1の接合位置43よりも下方に位置するピラー82,83の外周側面82b,83b、及び凹部103の底面103aを連続的して覆うように設けられている。
これにより、第1の導電膜45の上端面45b,45cは、第1の接合位置43よりも凹部103の底面103a側に配置される。また、第1の導電膜45の上端面45cは、上端面45bに対して面一とされている。
第1の不純物拡散層34の深さD10が40nmの場合、半導体基板11の表面11aから第1の導電膜45の上端面45bまでの深さD11は、例えば、50nmとすることができる。この場合、半導体基板11の表面11aから第1の導電膜45の上端面45cまでの深さD12は、例えば、50nmとすることができる。
隙間102は、第1の導電膜45の上端面45c、第2の導電膜46、及びゲート絶縁膜38で囲まれた幅の狭いリング状の溝である。隙間101は、ピラー83を囲むように配置されている。隙間102の幅は、隙間101の幅W4と等しい。また、図20〜図23に示す構造の場合、隙間101の幅W4の値は、第1の導電膜45の厚さの値と等しい。第1の導電膜45の厚さが5nmの場合、隙間101の幅W4は、例えば、5nmとすることができる。
この場合、第3の導電膜57としては、例えば、厚さが2nmの窒化チタン膜を用いることができる。この場合、隙間101の幅W4の値は、第1の導電膜45の厚さと第3の導電膜57の厚さとの合計の値と等しく、例えば、7nmとすることができる。
なお、第3の導電膜57は、先に説明したように、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成することができる。
これにより、ゲート電界の影響を受けにくくなるため、第1の不純物拡散層34と半導体基板11との間に形成される空乏層中におけるGIDLを減少させることができる。
よって、第2の実施の形態の半導体装置80としてDRAMを用いた場合、ゲート電界の影響を受けたGILDに起因する情報保持特性の低下を抑制することができる。
第3の絶縁膜88は、第1の不純物拡散層34の表面34a、及びゲート絶縁膜98の上端面を露出する開口部105を有する。第3の絶縁膜88としては、例えば、厚さが200nmのシリコン酸化膜(SiO2膜)を用いることができる。
層間絶縁膜92は、開口部105の一部を埋め込むように、第2及び第3の絶縁膜85,88の表面85a,88aに設けられている。層間絶縁膜92は、第1の不純物拡散層34の表面34aを露出する開口部106を有する。層間絶縁膜92としては、例えば、シリコン酸化膜(SiO2膜)を用いることができる。
第2のコンタクトプラグ94は、第3の絶縁膜88及び層間絶縁膜92を貫通する開口部107内に設けられている。第2のコンタクトプラグ94の下端は、第2の不純物拡散層35と接触している。第2のコンタクトプラグ94の上端は、ビット線26と電気的に接続されている。これにより、第2のコンタクトプラグ94は、ビット線26と第2の不純物拡散層35とを電気的に接続している。
第3のコンタクトプラグ95は、ゲート電極99上に位置する第3の絶縁膜88及び層間絶縁膜92を貫通する開口部108内に設けられている。第3のコンタクトプラグ95の下端は、ゲート電極99を構成する第1及び第2の導電膜45,46と接続されている。
これにより、ゲート電界の影響を受けにくくなるため、第1の不純物拡散層34と半導体基板11との間に形成される空乏層中におけるGIDLを減少させることができる。
よって、第2の実施の形態の半導体装置80としてDRAMを用いた場合、ゲート電界の影響を受けたGILDに起因する情報保持特性の低下を抑制することができる。
始めに、図24に示す工程では、半導体基板11として、例えば、P型不純物であるボロンの濃度が1.0×1017atoms/cm3のP型シリコン基板を準備する。次いで、半導体基板11の表面11aに、第1の絶縁膜84(例えば、厚さ10nmのシリコン酸化膜(SiO2膜))と、第2の絶縁膜85(例えば、厚さ100nmのシリコン窒化膜(SiN膜))とを順次積層する。
パターニングされた第2の絶縁膜85の直径R1は、例えば、50nmとすることができる。第2の絶縁膜85の直径R1は、縦型トランジスタ87の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。
なお、図24に示す工程では、周知の手法により、図示していない素子分離領域を形成する。
このとき、素子分離領域(図示せず)上に、パターニングされた第1及び第2の絶縁膜84,85を形成し、これをマスクとするエッチングにより、素子分離領域(図示せず)を構成する絶縁膜(例えば、シリコン酸化膜(SiO2膜))をパターニングすることで、絶縁膜よりなるピラー(図示せず)を形成してもよい。
半導体基板11の表面11aを基準としたときの凹部103の深さD9は、例えば、120nmとすることができる。ピラー82,83の直径は、第2の絶縁膜85の直径R1と等しい。第2の絶縁膜85の直径R1が50nmの場合、ピラー82,83の直径は、50nmとすることができる。
次いで、第2の不純物拡散層35上に、HDP(High Density Plasma)法により、厚さ20nmのシリコン酸化膜(SiO2膜)を形成する。
このように、凹部103の底面103cのゲート絶縁膜98の厚さを厚くすることで、後述する図29に示す工程において、第2の導電膜46をエッチングしたときに、ゲート絶縁膜98の下方に配置された第2の不純物拡散層35がエッチングされることを防止できる。
なお、ゲート絶縁膜98の厚さを厚くしたい場合には、厚さ5nmの熱酸化膜(SiO2膜)を形成後に、例えば、CVD法によりシリコン酸化膜(SiO2膜)を堆積させてもよい。
第1の導電膜45としては、バリア膜としての機能を有し、しきい値電圧の制御が容易な膜で、かつ薄膜形成が可能で、エッチングしやすい膜を用いるとよい。
具体的には、第1の導電膜45としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも1つの膜、或いは、これらの膜のうち、少なくとも2つの膜を積層させた積層膜を用いるとよい。
第2の導電膜46としては、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか1つの膜を用いることができる。
例えば、第1の導電膜45として仕事関数が4.05eVのN型多結晶シリコン膜(例えば、砒素が2.0×1020atmos/cm3ドープされ、厚さが5nmのN型多結晶シリコン膜)を成膜すると共に、第2の導電膜46としてタングステン膜(例えば、厚さが20nm)を成膜する場合、第3の導電膜57(図示せず)として窒化チタン膜(例えば、厚さ2nm)を成膜する。
なお、N型多結晶シリコン膜の替わりに、第1の導電膜45としてP型多結晶シリコン膜を用いてもよい。
また、上記エッチバックにより、第2の導電膜46の上端面46aには図示していない凹凸が形成される。第1の不純物拡散層34の深さD10が40nmの場合、半導体基板11の表面11aから第2の導電膜46の上端面46aまでの深さD13は、例えば、30nmとすることができる。
第1の導電膜34のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
これにより、第1の導電膜45の上端面45b上には、第1の導電膜45の上端面45b、第2の導電膜46、及びゲート絶縁膜98で囲まれた隙間101が形成され、第1の導電膜45の上端面45c上には、第1の導電膜45の上端面45c、第2の導電膜46、及びゲート絶縁膜98で囲まれた隙間102が形成される。隙間101,102は、リング状の幅の狭い溝である。
第1の不純物拡散層34の深さD10が40nmの場合、第1の導電膜45の上端面45bの深さD12は、例えば、50nmとすることができる。
なお、第1の導電膜45として厚さ5nmのN型多結晶シリコン膜を形成すると共に、第2の導電膜46としてタングステン膜を形成し、第1の導電膜45と第2の導電膜46の間に図3に示す第3の導電膜57として厚さが2nmの窒化チタン膜を形成した場合、隙間101の幅W4の値は、第1の導電膜45の厚さと第3の導電膜57の厚さとの合計の値と等しく、例えば、7nmとすることができる。また、図示していない隙間102の幅は、隙間101の幅W4と等しい。
なお、第3の導電膜57は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成することができる。
これにより、第2の実施の形態の半導体装置80としてDRAMを用いた場合、ゲート電界の影響を受けたGILDに起因する情報保持特性の低下を抑制することができる。
このとき、第1の不純物拡散層34と半導体基板11とが接合される第1の接合位置43が、第1の導電部45の上端面45bと第2の導電膜46の上端面46aとの間に配置されるように第1の不純物拡散層34を形成する。
半導体基板11の表面11aを基準としたときの第1の不純物拡散層34の深さD10は、例えば、40nmとすることができる。これにより、縦型トランジスタ87が形成される。
なお、図31では、1つの縦型トランジスタ87のみ図示したが、実際には、半導体基板11に複数の縦型トランジスタ87が形成される。
また、図31に示す工程において、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板11の表面11aに、適量のボロンをイオン注入することで、縦型トランジスタ87のしきい値電圧を調整してもよい。
次いで、層間絶縁膜92の表面92aに、パターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとして開口部105に配置された第1及び第4の絶縁膜84,92をエッチングすることで、第1の不純物拡散層34を露出する開口部106を形成する。その後、ホトレジストを除去する。
次いで、図33に示す工程では、開口部106〜108を導電膜で埋め込むことで、第1乃至第3のコンタクトプラグ93〜95を形成する。
なお、第1及び第2の実施の形態では、半導体装置の一例としてDRAMを例に挙げたが、本発明は、埋め込み型ゲート電極、或いは、縦型トランジスタを備えたDRAM以外の半導体装置にも適用可能である。
Claims (12)
- 半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、
前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記縦壁面に形成され、その上端面が前記半導体基板の主面より低い位置にあってゲート電極となる第1の導電膜と、
前記第1の導電膜に形成され、その上端面が前記第1の導電膜の上端面より高く、かつ前記半導体基板の主面より低い位置にあって前記ゲート電極となる第2の導電膜と、
前記第1の導電膜の上端面、及び前記第1の導電膜の上端面から突出した前記第2の導電膜を覆うように、前記凹部内に設けられた絶縁膜と、
を有することを特徴とする半導体装置。 - 前記凹部は、溝であることを特徴とする請求項1記載の半導体装置。
- 前記凹部によって形成されたピラー状の凸部を有し、
前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項1記載の半導体装置。 - 前記溝は、前記縦壁面と、該縦壁面と対向する他の縦壁面と、を有しており、
前記他の縦壁面側に配置された前記第1の導電膜の他の上端面を、前記第2の導電膜の端面に対して面一にしたことを特徴とする請求項1又は2記載の半導体装置。 - 前記凹部の周囲に形成され、前記半導体基板の主面から前記第2の導電膜の上端面より深く、かつ前記第1の導電膜の上端面よりも浅い不純物拡散層を設けたことを特徴とする請求項1乃至4のうち、いずれか1項記載の半導体装置。
- 前記第1の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項1乃至5のうち、いずれか1項記載の半導体装置。
- 前記第1の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか1つの膜により構成されることを特徴とする請求項1乃至6のうち、いずれか1項記載の半導体装置。
- 前記第2の導電膜は、結晶粒界を有する膜であり、かつ前記第1の導電膜よりも抵抗値の低い膜であることを特徴とする請求項1乃至7のうち、いずれか1項記載の半導体装置。
- 前記第2の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか1つの膜により構成されることを特徴とする請求項1乃至8のうち、いずれか1項記載の半導体装置。
- 前記第1の導電膜は、前記第2の導電膜とは異なる種類の導電膜であり、
前記第1の導電膜と前記第2の導電膜との間に、前記第1の導電膜と前記第2の導電膜との反応を防止する第3の導電膜を設けたことを特徴とする請求項1乃至9のうち、いずれか1項記載の半導体装置。 - 前記第3の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか1つの膜により構成されることを特徴とする請求項10項記載の半導体装置。
- 前記ピラー状の凸部を複数備え、
前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項3乃至11のうち、いずれか1項記載の半導体装置。
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