JP2007110110A - トレンチトランジスタの形成方法及び該当するトレンチトランジスタ - Google Patents
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Abstract
【課題】微細化トレンチゲートMOSトランジスタの形成方法を提供する。
【解決手段】第1導電型の半導体基板に、トレンチ5を形成し、ゲート誘電体20をトレンチ5内に形成し、第1導電性充填材料30'をトレンチ5内にゲート電極30として設け、第1ソース及びドレイン領域4を、第2導電型の不純物をトレンチ5横の基板1の表面に導入することにより形成し、トレンチ5内の第1導電性充填材料30'を、所定の深さの位置まで後退するようにエッチバックし、第2ソース及びドレイン領域4'を、第2導電型の不純物をトレンチ5内の基板1の表面に導入し、絶縁スペーサ25;25'をトレンチ5内の第1導電性充填材料30'の上に形成し、第2導電性充填材料30''をトレンチ5内にゲート電極の上側部分として設ける工程と、を含む。
【選択図】図7A
【解決手段】第1導電型の半導体基板に、トレンチ5を形成し、ゲート誘電体20をトレンチ5内に形成し、第1導電性充填材料30'をトレンチ5内にゲート電極30として設け、第1ソース及びドレイン領域4を、第2導電型の不純物をトレンチ5横の基板1の表面に導入することにより形成し、トレンチ5内の第1導電性充填材料30'を、所定の深さの位置まで後退するようにエッチバックし、第2ソース及びドレイン領域4'を、第2導電型の不純物をトレンチ5内の基板1の表面に導入し、絶縁スペーサ25;25'をトレンチ5内の第1導電性充填材料30'の上に形成し、第2導電性充填材料30''をトレンチ5内にゲート電極の上側部分として設ける工程と、を含む。
【選択図】図7A
Description
本発明はトレンチトランジスタの形成方法及び該当するトレンチトランジスタに関する。
基本的に任意の集積回路に関連させることができるが、本発明、そして更には本発明を考案するに至る根拠となった課題を、シリコン技術における集積メモリ回路に関連させながら説明する。
特許文献1は、トレンチトランジスタを備える集積回路装置を形成する方法を開示している。この公知の方法は、トレンチ素子分離領域を集積回路基板に形成することにより活性領域を画定する工程と、マスクパターンを、集積回路基板の内、活性領域のサブチャネル領域及びサブチャネル領域の横のトレンチ素子分離領域を覆わない部分の上に形成する工程と、マスクパターンに覆われないトレンチ素子分離領域をエッチングして、凹部を第1の深さに達するまで第1マスクパターンをエッチングマスクとして使用して形成する工程と、サブチャネル領域をエッチングして、第1の深さよりも深い第2の深さを有するゲートトレンチを、マスクパターンをエッチングマスクとして使用して形成する工程と、ゲートトレンチを充填するリセスゲートを形成する工程と、を有する。
米国特許出願公開第2005/0042833号
このタイプのトレンチトランジスタの問題は、縦型ゲート及び高濃度ソース/ドレイン領域の重複によって生じる。前記重複によって高電界が生じ、この高電界によってリーク電流が遮断状態のトランジスタに生じる。更に、深さ、及びリセスのバラツキは、導通状態の電流に大きな影響を与える、というのは、ソース/ドレイン不純物領域がゲートの下に延在していない場合に、トランジスタのチャネルとソース/ドレインとの間の接続状態が悪くなるからである。
本発明を考案するに至る根拠となった目的は、トレンチトランジスタの形成方法を改善することであり、更に極めて縮小性の高い該当するトランジスタ、及び安定した形成方法を提供することにある。
本発明によれば、本目的は請求項1に記載の形成方法、及び請求項10に記載の該当するトレンチトランジスタによって達成される。
本発明は自己整合イオン注入を使用することが好ましく、この自己整合イオン注入により、許容誤差に収まるトレンチ構造を有するソース/ドレイン不純物領域が実現する。
本発明は自己整合イオン注入を使用することが好ましく、この自己整合イオン注入により、許容誤差に収まるトレンチ構造を有するソース/ドレイン不純物領域が実現する。
請求項1に記載の形成方法、及び請求項8に記載の該当するトレンチトランジスタの有利な展開及び改善は従属請求項に記載される。
一の好適な実施形態によれば、第2ソース及びドレイン領域の形成は、エッチバックにより形成される第1導電充填物をマスクとして使用するイオン注入工程によって行なわれる。これにより、自己整合構造が実現する。
一の好適な実施形態によれば、第2ソース及びドレイン領域の形成は、エッチバックにより形成される第1導電充填物をマスクとして使用するイオン注入工程によって行なわれる。これにより、自己整合構造が実現する。
別の好適な実施形態によれば、不純物添加絶縁スペーサが形成され、そして第2ソース及びドレイン領域の形成は拡散工程によって行なわれ、ドーパントは不純物添加絶縁スペ
ーサから半導体基板に外方拡散する。これにより同様に、自己整合構造が実現する。
ーサから半導体基板に外方拡散する。これにより同様に、自己整合構造が実現する。
別の好適な実施形態によれば、イオン注入工程が第1導電充填物をトレンチに埋め込む前に行なわれ、第1導電型の不純物をイオン注入することにより、不純物ドープ領域がトレンチの底面の下に位置するように、かつ不純物濃度が半導体基板において局所的に高くなるように形成される。これにより、不所望のパンチスルーを防止することができる。
別の好適な実施形態によれば、イオン注入工程が第1導電充填物をトレンチに埋め込んだ後に行なわれ、第1導電型の不純物をマスクを使用してイオン注入することにより、不純物ドープ領域がトレンチの横に位置するように、かつ不純物濃度が半導体基板において局所的に高くなるように形成される。これにより同様に、不所望のパンチスルーを防止することができる。
別の好適な実施形態によれば、イオン注入工程が絶縁スペーサを形成した後に行なわれ、第1導電型の不純物を第1ソース及びドレイン領域に絶縁スペーサをマスクとして使用してイオン注入することにより、カウンタドープ領域が第1ソース及びドレイン領域の絶縁スペーサに隣接して形成される。これにより、これらの位置における不所望の電界集中を防止することができる。
別の好適な実施形態によれば、トレンチトランジスタの形成領域が絶縁材料で充填された分離トレンチによって取り囲まれる。
本発明の好適な実施形態は図に例示され、そして以下の記述において説明される。これらの図では、同じ参照記号は同じ、または機能的に等価な構成要素を指す。
図1は、本発明の第1の実施形態としてのトレンチトランジスタの幾何学構造の模式平面図を示し、図1A,Bは図1のラインA−A'及び線B−B'にそれぞれ沿った2つの異なる模式断面を示す。
図1は、本発明の第1の実施形態としてのトレンチトランジスタの幾何学構造の模式平面図を示し、図1A,Bは図1のラインA−A'及び線B−B'にそれぞれ沿った2つの異なる模式断面を示す。
図1では、参照記号1は半導体基板を指し、この基板では、犠牲窒化膜層3が基板表面に設けられ、そして分離トレンチIT'がトレンチトランジスタの形成領域RTの横に設
けられ、分離トレンチIT'は、基板1の上側表面にまで延びる絶縁材料としてのSiO
2によって充填される。詳細には、このような構造は、CMPプロセス(化学的機械研磨法)を使用して得られる。更に、図1A,Bによれば、ソース/ドレイン領域4が半導体基板1の表面に、例えばイオン注入工程により形成される。
けられ、分離トレンチIT'は、基板1の上側表面にまで延びる絶縁材料としてのSiO
2によって充填される。詳細には、このような構造は、CMPプロセス(化学的機械研磨法)を使用して得られる。更に、図1A,Bによれば、ソース/ドレイン領域4が半導体基板1の表面に、例えばイオン注入工程により形成される。
次に、マスク層の開口3aを、方向B−B'に延び、かつ基板1を形成領域RTの中心
領域において露出させるマスク層3に形成する。開口3aは、トレンチ5の内、後続の工程で基板1においてエッチングされる予定の位置を画定する。
領域において露出させるマスク層3に形成する。開口3aは、トレンチ5の内、後続の工程で基板1においてエッチングされる予定の位置を画定する。
図1A,B〜図7A,Bは、本発明の第1の実施形態としてのトレンチトランジスタの図1A,Bから始まる形成方法、及び該当するトレンチトランジスタの、図1のラインA−A'及びB−B'にそれぞれ沿った2つの異なる模式断面を示している。
図2A,Bに示す後続のプロセス工程では、トレンチトランジスタのトレンチ5はドライエッチングプロセスにより形成される。参照記号Uはトレンチ5の底面を指す。ドライエッチングプロセスは、この工程においてハードマスクとして機能するマスク層3がエッチングされないようにマスク層3に対して高い選択性を示すようにシリコンをエッチングする選択エッチングプロセスである。
図3A,Bに示す次のプロセス工程では、図3Bからはっきりと分かるように、ウェットエッチングを行なって分離トレンチIT'の酸化シリコンの内、トレンチ5の横の部分
をB−B'の方向に除去する。このウェットエッチング工程では、シリコン基板1のシリ
コンがエッチングされないようにシリコンに対して高い選択性を示すように酸化シリコンをエッチングする。このウェットエッチング工程では、トレンチ5はB−B'の方向に形
成され、そしてトレンチ5の底面Uの下方に位置し、かつトレンチ5の横に位置するアンダーカット領域5aが方向B−B'に沿って形成される。前記アンダーカット領域5aを
設けることにより、チャネル領域上のゲートに対する制御性が3ゲート構造によって向上する、というのは、ゲートが底面Uのエッジの下方にまで延びることができるからである。
をB−B'の方向に除去する。このウェットエッチング工程では、シリコン基板1のシリ
コンがエッチングされないようにシリコンに対して高い選択性を示すように酸化シリコンをエッチングする。このウェットエッチング工程では、トレンチ5はB−B'の方向に形
成され、そしてトレンチ5の底面Uの下方に位置し、かつトレンチ5の横に位置するアンダーカット領域5aが方向B−B'に沿って形成される。前記アンダーカット領域5aを
設けることにより、チャネル領域上のゲートに対する制御性が3ゲート構造によって向上する、というのは、ゲートが底面Uのエッジの下方にまで延びることができるからである。
その後、図4A,Bに示すように、二酸化シリコンから成るゲート誘電体20をトレンチ5の基板1の上に形成する。次に、トレンチ5、及び分離トレンチIT'の隣接アンダ
ーカット領域5aを、好適には堆積工程及び後続のCMPプロセス工程において正確な形状になる導電性ポリシリコン充填材から成るゲート電極30'で充填し、マスク層3は研
磨停止層として機能する。従って、ポリシリコンから成るゲート電極30'はマスク層3
の表面にまで延びる。
ーカット領域5aを、好適には堆積工程及び後続のCMPプロセス工程において正確な形状になる導電性ポリシリコン充填材から成るゲート電極30'で充填し、マスク層3は研
磨停止層として機能する。従って、ポリシリコンから成るゲート電極30'はマスク層3
の表面にまで延びる。
図5A,Bに示すように、次に、トレンチ5内のゲート電極30'を、マスク層3をマ
スクとして使用してソース/ドレイン領域4の深さの位置の下方にまでエッチバックする。
スクとして使用してソース/ドレイン領域4の深さの位置の下方にまでエッチバックする。
図6A,Bを参照すると、マスク層3が除去されることが分かる。後続のプロセス工程では、低濃度ソース/ドレイン領域4'(LDD)を、エッチバックされたゲート電極3
0'の上のトレンチの壁の位置の半導体基板1に形成する。このイオン注入Iは自己整合
的に行なわれるので、ゲート電極30'下のチャネル領域がソース/ドレイン領域4,4'に良好に接続される。トレンチ壁から始まる、半導体基板1内の低濃度ソース/ドレイン領域4'(LDD)は横方向長さdがソース/ドレイン領域4よりも短い。これにより、
ゲート近傍の電流の流れが良くなり、ポテンシャルが低下する経路を制御することができ、そして良好な耐圧特性が得られる。
0'の上のトレンチの壁の位置の半導体基板1に形成する。このイオン注入Iは自己整合
的に行なわれるので、ゲート電極30'下のチャネル領域がソース/ドレイン領域4,4'に良好に接続される。トレンチ壁から始まる、半導体基板1内の低濃度ソース/ドレイン領域4'(LDD)は横方向長さdがソース/ドレイン領域4よりも短い。これにより、
ゲート近傍の電流の流れが良くなり、ポテンシャルが低下する経路を制御することができ、そして良好な耐圧特性が得られる。
図7A,Bに示す後続のプロセス工程において、次に、酸化シリコンから成る絶縁スペーサ25をエッチバックされたゲート電極30'の上のトレンチ壁に形成する。この後、
導電性ポリシリコン層30''を堆積させ、そして研磨により不要部分を除去してゲート電極の上側領域を形成する。
導電性ポリシリコン層30''を堆積させ、そして研磨により不要部分を除去してゲート電極の上側領域を形成する。
このようにして、第1の実施形態によるトレンチトランジスタが完成する。この後のプロセス工程(図示せず)においては、次に、ソース/ドレイン領域4及びゲート電極30',30''を更に別の回路要素(ここには示さず)に接続する。
図6Cは、本発明の第1の実施形態の変形例を示している。この変形例では、半導体基板1の低濃度ソース/ドレイン領域4'a,4'b(LDD)は非対称であり、低濃度ソース/ドレイン領域4'a(LDD)はソース/ドレイン領域4'bよりも短い横方向長さを有する。この構造は、2つのイオン注入Ia,Ibを異なる注入深さで行なうことにより可能になる。言うまでもないが、不純物タイプ及び/又は不純物原子濃度に関して非対称にすることもできる。
図8A,Bは本発明の第2の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図1のラインA−A'及びB−B'にそれぞれ沿った2つの異なる模式断面を示している。図8A,Bによる第2の実施形態では、ソース/ドレ
イン領域4'への不純物ドープを斜めイオン注入によって行なうのではなく、不純物添加
酸化シリコン膜スペーサ25'を設け、続いて不純物添加酸化シリコン膜スペーサ25'からの外方拡散を行なうことによっても行なうことができる。
イン領域4'への不純物ドープを斜めイオン注入によって行なうのではなく、不純物添加
酸化シリコン膜スペーサ25'を設け、続いて不純物添加酸化シリコン膜スペーサ25'からの外方拡散を行なうことによっても行なうことができる。
図9A,Bは本発明の第3の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図1のラインA−A'及びB−B'にそれぞれ沿った2つの異なる模式断面を示している。
図9A,Bによる第3の実施形態では、不純物ドープ領域50をトレンチ5の底面Uの下方にパンチスルー防止領域として形成するためのイオン注入I'を、ゲート誘電体20
形成の前に、または後に、かつトレンチ5にゲート電極を形成する前に行なう。従って、深い位置でのパンチスルーによる電流経路の発生を抑制することができる。このイオン注入によって、トレンチ5の深さに依存しないチャネルドープ領域を形成することができ、そして勿論、このイオン注入を斜めの方向から行なって、DRAM半導体メモリ回路に使用される場合のノード側に対する距離を大きくすることができる。
形成の前に、または後に、かつトレンチ5にゲート電極を形成する前に行なう。従って、深い位置でのパンチスルーによる電流経路の発生を抑制することができる。このイオン注入によって、トレンチ5の深さに依存しないチャネルドープ領域を形成することができ、そして勿論、このイオン注入を斜めの方向から行なって、DRAM半導体メモリ回路に使用される場合のノード側に対する距離を大きくすることができる。
図10A,Bは本発明の第4の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図1のラインA−A'及びB−B'にそれぞれ沿った2つの異なる模式断面を示している。
図10A,Bによる本発明の第4の実施形態では、非常に浅い斜めイオン注入I''を行なって、打ち返しのための逆導電型の不純物のイオン注入によって非常に薄い不純物濃度になったソース/ドレイン領域4''を形成する、すなわちソース/ドレイン領域4に横方向の不純物勾配が形成されるようにして当該領域に生じる高電界を緩和する。このイオン注入I''は都合上、内部絶縁スペーサ25を形成した後に、当該スペーサをマスクとして使用して行なわれる。この実施形態は、第1の実施形態または第2の実施形態のいずれかと組み合わせることができる。
図11A,Bは本発明の第5の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図1のラインA−A'及びB−B'にそれぞれ沿った2つの異なる模式断面を示している。
図11A,Bに示す第5の実施形態では、トレンチ5に、ポリシリコンから成るゲート電極の上側部分30''を充填した後、フォトレジストマスク75を塗布し、その後、イオン注入I'''を行なって、非対称に位置し、かつパンチスルー防止領域として機能する不
純物ドープ領域50'を半導体基板1に形成する。
純物ドープ領域50'を半導体基板1に形成する。
本発明について好適な実施形態に関連する形で記載してきたが、本発明はこれらの実施形態に制限されるのではなく、この技術分野の当業者には明らかな方法により変更することができる。
詳細には、材料の選択はほんの一例であり、種々変えることができる。
本明細書において示した実施形態では、トレンチトランジスタの両側に不純物を、ソース/ドレイン領域4'に関して同じ程度にドープする。しかしながら、この構造が絶対に
必要である訳ではない。そうではなく、メモリ回路に使用される場合には、2つの側に不純物を異なる濃度でドープして、ビットライン側及びノード側が異なる不純物濃度を有するようにすることができることができる。
本明細書において示した実施形態では、トレンチトランジスタの両側に不純物を、ソース/ドレイン領域4'に関して同じ程度にドープする。しかしながら、この構造が絶対に
必要である訳ではない。そうではなく、メモリ回路に使用される場合には、2つの側に不純物を異なる濃度でドープして、ビットライン側及びノード側が異なる不純物濃度を有するようにすることができることができる。
言うまでもないが、本発明は積層型DRAM半導体メモリ回路及びトレンチ構造DRAM半導体メモリ回路の両方に適用することができる。
RT…トレンチトランジスタの形成領域、1…シリコン半導体基板、IT’…分離トレンチ、20…ゲート誘電体、30’ …導電性充填材料、30’’ …ゲート電極、60…ゲートコンタクト、40,50…ソース、ドレイン、5…トレンチ、U…トレンチ5の底面、5a,5a’ …アンダーカット領域、4…高濃度ソース/ドレイン領域、4’…低濃
度ソース/ドレイン領域(LDD)、4’’…カウンタードープ領域、I,I’,I’’…LDDイオン注入、3…窒化膜マスク層、3a…マスク層開口、75…フォトレジストマスク。
度ソース/ドレイン領域(LDD)、4’’…カウンタードープ領域、I,I’,I’’…LDDイオン注入、3…窒化膜マスク層、3a…マスク層開口、75…フォトレジストマスク。
Claims (12)
- 第1導電型の半導体基板(1)を設ける工程と、
トレンチ(5)を基板(1)に形成する工程と、
ゲート誘電体(20)をトレンチ(5)内の基板(1)の上に形成する工程と、
第1導電性充填材料(30')をトレンチ(5)内にゲート誘電体(20)上のゲート
電極(30)として設ける工程と、
第1ソース及びドレイン領域(4)を、第2導電型の不純物をトレンチ(5)横の基板(1)の表面に導入することにより形成する工程と、
トレンチ(5)内の第1導電性充填材料(30')を、充填材料が第1ソース及びドレ
イン領域(4)の下の深さの位置まで後退するようにエッチバックする工程と、
第2ソース及びドレイン領域(4')が第1ソース及びドレイン領域(4)に隣接し、
かつ少なくともエッチバックされた第1導電性充填材料(30')の深さの位置にまで延
びるように、第2ソース及びドレイン領域(4')を、第2導電型の不純物をトレンチ(
5)内の基板(1)の表面に導入することにより形成する工程と、
絶縁スペーサ(25;25')をトレンチ(5)内のエッチバックされた第1導電性充
填材料(30')の上に形成する工程と、
第2導電性充填材料(30'')をトレンチ(5)内にゲート電極の上側部分として設ける工程であって、当該上側部分が、エッチバックされた第1導電性充填材料(30')と
電気的にコンタクトし、かつ第1及び第2ソース及びドレイン領域(4,4')から絶縁
スペーサ(25;25')によって電気的に絶縁される、第2導電性充填材料(30'')
をゲート電極の上側部分として設ける工程とを備える、トレンチトランジスタの製造方法。 - 第2ソース及びドレイン領域(4')の形成がイオン注入工程によって行なわれ、エッチ
バックされた第1導電性充填材料(30')がマスクとして機能することを特徴とする、
請求項1記載の製造方法。 - 不純物添加絶縁スペーサ(25')が形成され、第2ソース及びドレイン領域(4')の形成が拡散工程によって行なわれ、及び、ドーパントが不純物添加絶縁スペーサ(25')
から半導体基板(1)に向かって外方拡散することを特徴とする、請求項1記載の製造方法。 - イオン注入工程が第1導電性充填材料(30')をトレンチ(5)内に設ける前に行なわ
れ、第1導電型の不純物をイオン注入することによって、トレンチ(5)の底面の下方に位置し、かつ局所的に高い不純物濃度を半導体基板(1)に有する不純物ドープ領域(50)が形成されることを特徴とする、請求項1〜3のいずれか一項に記載の製造方法。 - イオン注入工程が第1導電性充填材料(30')をトレンチ(5)内に設けた後に行なわ
れ、第1導電型の不純物をマスク(75)を使用してイオン注入することによって、トレンチ(5)の横に位置し、かつ局所的に高い不純物濃度を半導体基板(1)に有する不純物ドープ領域(50')が形成されることを特徴とする、請求項1〜4のいずれか一項に
記載の製造方法。 - イオン注入工程が絶縁スペーサ(25;25')を形成した後に行なわれ、第1導電型の
不純物を第1ソース及びドレイン領域(4)に絶縁スペーサ(25;25')をマスクと
して使用してイオン注入することによって、カウンタドープ領域が絶縁スペーサ(25;25')に隣接するように第1ソース及びドレイン領域(4)内に形成されることを特徴
とする、請求項1〜5のいずれか一項に記載の製造方法。 - トレンチトランジスタの形成領域(RT)が、絶縁材料によって充填された分離トレンチ(IT')によって取り囲まれることを特徴とする、請求項1〜6のいずれか一項に記載
の製造方法。 - 第1導電型の半導体基板(1)と、
基板(1)内のトレンチ(5)と、
トレンチ(5)内の基板(1)の上のゲート誘電体(20)と、
トレンチ(5)内に位置し、かつゲート誘電体(20)上のゲート電極(30)として設けられる第1導電性充填材料(30')と、
トレンチ(5)横の基板(1)の表面に設けられる第1ソース及びドレイン領域(4)と、
第1ソース及びドレイン領域(4)の下の深さの位置まで下方に延びるトレンチ(5)の内部の第1導電性充填材料(30')と、
トレンチ(5)内の基板(1)の表面に設けられる第2ソース及びドレイン領域(4'
)であって、第1ソース及びドレイン領域(4)に隣接し、かつ少なくとも第1導電性充填材料(30')の深さの位置にまで延び、更にトレンチ(5)を起点として第1ソース
及びドレイン領域(4)よりも短い横方向長さを有する第2ソース及びドレイン領域(4')と、
トレンチ(5)内の第1導電性充填材料(30')の上の絶縁スペーサ(25;25')と、
トレンチ(5)内に位置し、かつゲート電極の上側部分として設けられる第2導電性充填材料(30'')であって、第1導電性充填材料(30')と電気的にコンタクトし、か
つ第1及び第2ソース及びドレイン領域(4,4')から絶縁スペーサ(25;25')によって電気的に絶縁される第2導電性充填材料(30'')とを備えるトレンチトランジスタ。 - トレンチ(5)の下方に位置し、かつ第1導電型の不純物の濃度が局所的に高くなる不純物ドープ領域(50')が半導体基板(1)内に形成されることを特徴とする、請求項8
記載のトレンチトランジスタ。 - トレンチ(5)の横に位置し、かつ第1導電型の不純物の濃度が局所的に高くなる不純物ドープ領域(50')が半導体基板(1)内に形成されることを特徴とする、請求項8又
は9記載のトレンチトランジスタ。 - 絶縁スペーサ(25;25')に隣接するカウンタドープ領域(4' ')が第1ソース及びドレイン領域(4)内に形成されることを特徴とする、請求項8,9又は10記載のトレンチトランジスタ。
- 第2ソース及びドレイン領域(4')が非対称に形成されることを特徴とする、請求項8
記載のトレンチトランジスタ。
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