JPH0385766A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0385766A JPH0385766A JP22357289A JP22357289A JPH0385766A JP H0385766 A JPH0385766 A JP H0385766A JP 22357289 A JP22357289 A JP 22357289A JP 22357289 A JP22357289 A JP 22357289A JP H0385766 A JPH0385766 A JP H0385766A
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- Japan
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- gate electrode
- groove
- semiconductor substrate
- type diffusion
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板上に形成するＭＯＳ）ランジスタ
に関するものである。
に関するものである。
従来の技術
近年、ＬＳＩの高密度化・高集積化にともない、ＭＯＳ
トランジスタのチャンネル長も次第に縮小化されてきた
。その結果、ヂャンネルの電界強度は増大し、ホットキ
ャリヤによるＭＯＳ ｈランジスタの劣化が問題となっ
てきた。そのため、その電界を緩和する方法としてＬＤ
Ｄ構造が採用されている。
トランジスタのチャンネル長も次第に縮小化されてきた
。その結果、ヂャンネルの電界強度は増大し、ホットキ
ャリヤによるＭＯＳ ｈランジスタの劣化が問題となっ
てきた。そのため、その電界を緩和する方法としてＬＤ
Ｄ構造が採用されている。
以下に、従来のＬＤＤ（Ｌｉｇｈｔｙ ＤｏｐｅｄＤ
ｒａｉｎ）構造について説明する。
ｒａｉｎ）構造について説明する。
第２図は、従来のＬＤＤ構造を有するＭＯＳトランジス
タの概略図である。１は半導体基板、２はゲート酸化膜
であり、ゲート電極３の両側に５ｉ０２の側壁８を有し
、ゲート両端に低濃度のＮ型拡散領域４と高濃度のＮ型
拡散領域５を有する構造である。
タの概略図である。１は半導体基板、２はゲート酸化膜
であり、ゲート電極３の両側に５ｉ０２の側壁８を有し
、ゲート両端に低濃度のＮ型拡散領域４と高濃度のＮ型
拡散領域５を有する構造である。
発明が解決しようとする課題
しかしながら、デザインルールがサブミクロンとなった
場合のＭＯＳ ）ランジスタにおいては、上記従来の構
造では電界強度の緩和に限界が生し、ゲート酸化膜への
ホットキャリヤの注入や、５ｉ０２側壁へのホットキャ
リヤの注入によりＭＯＳトランジスタの特性が劣化する
という問題を有していた。
場合のＭＯＳ ）ランジスタにおいては、上記従来の構
造では電界強度の緩和に限界が生し、ゲート酸化膜への
ホットキャリヤの注入や、５ｉ０２側壁へのホットキャ
リヤの注入によりＭＯＳトランジスタの特性が劣化する
という問題を有していた。
本発明は、上記従来の課題を解決するもので、信頼性の
高いＭＯＳトランジスタを提供するものである。
高いＭＯＳトランジスタを提供するものである。
課題を解決するための手段
この目的を達成するために、本発明は半導体基板に溝を
掘り、溝の中にＭＯＳトランジスタのゲート電極を形成
した構造を有する。
掘り、溝の中にＭＯＳトランジスタのゲート電極を形成
した構造を有する。
作用
この構造により、デザインルールがサブミクロンとなっ
てもホットキャリヤによるＭＯＳ ）ランジスタの劣化
を抑制し、信頼性の高いＭＯＳトランジスタが得られる
。
てもホットキャリヤによるＭＯＳ ）ランジスタの劣化
を抑制し、信頼性の高いＭＯＳトランジスタが得られる
。
実施例
以下に、本発明の一実施例におけるＭＯＳ）ランジスタ
について図面を参照しながら説明する。
について図面を参照しながら説明する。
第１図は、本発明の一実施例におけるＭＯＳ）ランジス
タの概略図である。半導体基板１上に幅０．５μｍ深さ
１．５μｍの溝を掘り、ゲート酸化膜２を形成する。次
に多結晶シリコンでゲート電極３を形成し、溝の側壁の
注入量が１０１３ｃｍ″′２オーダーになるように高濃
度のＰイオンを斜めイオン注入して低濃度のＮ型拡散領
域４を形成する。
タの概略図である。半導体基板１上に幅０．５μｍ深さ
１．５μｍの溝を掘り、ゲート酸化膜２を形成する。次
に多結晶シリコンでゲート電極３を形成し、溝の側壁の
注入量が１０１３ｃｍ″′２オーダーになるように高濃
度のＰイオンを斜めイオン注入して低濃度のＮ型拡散領
域４を形成する。
続いて、Ａｓイオンを半導体基板表面の注入量が１ＱＩ
５ＣＩ１１−２オーダーになるようにイオン注入し高濃
度のＮ型拡散領域５を形成し、さらに溝のゲート電極以
外の部分は絶縁１１１ｉ ６を埋め込みＭＯ８＋−ラン
ジスタを形成する。なお、ゲート電極は、素子分離領域
に形成したゲート電極コンタクト７により溝の外部に取
り出されている。
５ＣＩ１１−２オーダーになるようにイオン注入し高濃
度のＮ型拡散領域５を形成し、さらに溝のゲート電極以
外の部分は絶縁１１１ｉ ６を埋め込みＭＯ８＋−ラン
ジスタを形成する。なお、ゲート電極は、素子分離領域
に形成したゲート電極コンタクト７により溝の外部に取
り出されている。
以上のように本実施例によるＭＯ３＋−ランシスタによ
れば、ゲート電極両端の５ｉ０２側壁がないためＳｉＯ
２側壁へのホットキャリヤ注入によるトランジスタ特性
の劣化がなく、またゲート電極両端は低濃度のＮ型拡散
領域のため電界強度の緩和が可能となり、ゲート酸化膜
へのホットキャリヤ注入によるトランジスタ特性の劣化
が抑制される。この結果、ゲート電極両端にＳｉＯ２側
壁を有する従来のＬＤＤ構造のトランジスタに比へて２
桁以上寿命が延びる。さらに、ゲート電極が絶縁膜で溝
の中に埋め込まれているため配線とのコンタクトマージ
ンを十分に確保することが可能な高信頼性のＭＯＳ）ラ
ンジスタが実現する。
れば、ゲート電極両端の５ｉ０２側壁がないためＳｉＯ
２側壁へのホットキャリヤ注入によるトランジスタ特性
の劣化がなく、またゲート電極両端は低濃度のＮ型拡散
領域のため電界強度の緩和が可能となり、ゲート酸化膜
へのホットキャリヤ注入によるトランジスタ特性の劣化
が抑制される。この結果、ゲート電極両端にＳｉＯ２側
壁を有する従来のＬＤＤ構造のトランジスタに比へて２
桁以上寿命が延びる。さらに、ゲート電極が絶縁膜で溝
の中に埋め込まれているため配線とのコンタクトマージ
ンを十分に確保することが可能な高信頼性のＭＯＳ）ラ
ンジスタが実現する。
発明の効果
以上のように本発明は、半導体基板上に幅１．０μｍ以
下、深さ０．５μｍ以上の溝を形成し、溝の側壁に低濃
度のＮ型拡散領域を形成し、半導体基板表面に高濃度の
Ｎ型拡散領域を形成し、溝のゲート電極以外の部分は絶
縁膜で溝の中に埋め込みＭＯＳトランジスタを形成する
ことにより、ホットキャリヤ注入によるトランジスタ特
性の劣化が抑制され、従来のゲート電極両端に５ｉ０２
側壁を有するＬＤＤ構造のトランジスタに比べ、トラン
ジスタの寿命が２桁以上延びる。さらに、ゲート電極が
絶縁膜により溝の中に埋め込まれているため、配線との
十分なコンタクトマージンを確保することのできる高信
頼性のＭＯＳトランジスタである。
下、深さ０．５μｍ以上の溝を形成し、溝の側壁に低濃
度のＮ型拡散領域を形成し、半導体基板表面に高濃度の
Ｎ型拡散領域を形成し、溝のゲート電極以外の部分は絶
縁膜で溝の中に埋め込みＭＯＳトランジスタを形成する
ことにより、ホットキャリヤ注入によるトランジスタ特
性の劣化が抑制され、従来のゲート電極両端に５ｉ０２
側壁を有するＬＤＤ構造のトランジスタに比べ、トラン
ジスタの寿命が２桁以上延びる。さらに、ゲート電極が
絶縁膜により溝の中に埋め込まれているため、配線との
十分なコンタクトマージンを確保することのできる高信
頼性のＭＯＳトランジスタである。
第１図（ａ）は本発明による半導体装置の一実施例を示
す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’間の概
略断面図である。第２図は従来の半導体装置を示す概略
断面図である。 １・・・・・・半導体基板、２・・・・・・ゲート酸化
膜、３・・・・・・ゲート電極、４・・・・・・低濃度
のＮ型拡散領域、５・・・・・・高濃度のＮ型拡散領域
、６・・・・・・絶縁膜、７・・・・・・ゲート電極コ
ンタクト、８・・・・・・ＳｉＯ２側壁。
す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’間の概
略断面図である。第２図は従来の半導体装置を示す概略
断面図である。 １・・・・・・半導体基板、２・・・・・・ゲート酸化
膜、３・・・・・・ゲート電極、４・・・・・・低濃度
のＮ型拡散領域、５・・・・・・高濃度のＮ型拡散領域
、６・・・・・・絶縁膜、７・・・・・・ゲート電極コ
ンタクト、８・・・・・・ＳｉＯ２側壁。
Claims (1)
- 半導体基板に形成した溝の中にゲート酸化膜およびゲー
ト電極を有し、前記ゲート電極の上部溝側壁に低濃度の
Ｎ型拡散領域および前記低濃度のＮ型拡散領域に隣接す
る半導体基板表面に高濃度のＮ型拡散領域を有し、前記
溝内の前記ゲート電極以外の部分が絶縁膜で埋め込まれ
たＭＯＳ型トランジスタ構造を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22357289A JPH0385766A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22357289A JPH0385766A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385766A true JPH0385766A (ja) | 1991-04-10 |
Family
ID=16800265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22357289A Pending JPH0385766A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001039275A1 (de) * | 1999-11-29 | 2001-05-31 | Infineon Technologies Ag | Mos-transistor und verfahren zu dessen herstellung |
| KR100865073B1 (ko) * | 2005-09-30 | 2008-10-24 | 키몬다 아게 | 트렌치 트랜지스터 및 그 제조방법 |
-
1989
- 1989-08-30 JP JP22357289A patent/JPH0385766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001039275A1 (de) * | 1999-11-29 | 2001-05-31 | Infineon Technologies Ag | Mos-transistor und verfahren zu dessen herstellung |
| KR100865073B1 (ko) * | 2005-09-30 | 2008-10-24 | 키몬다 아게 | 트렌치 트랜지스터 및 그 제조방법 |
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