JPH06204333A - 半導体デバイス分離構造 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000002955 isolation Methods 0.000 title claims description 56
- 241000293849 Cordylanthus Species 0.000 claims abstract description 32
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 description 45
- 239000000463 material Substances 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 13
- 239000012535 impurity Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- 238000000926 separation method Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000005360 phosphosilicate glass Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H01L21/763—Polycrystalline semiconductor regions
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
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Abstract
能動領域から分離するための分離構造を得る。 【構成】 本分離構造はバーズビーク構造(26a)、
(26b)を含むLOCOS構造(26)を組み合わせ
て利用している。トレンチ(34)がLOCOS構造
(26)を貫通して形成される。トレンチ(34)の側
壁に沿ってチャネルストップ打ち込み領域(40)が形
成される。トレンチプラグ(46)がトレンチを埋める
ために用いられる。従って、本分離構造はトレンチ分離
構造の分離能力を利用しているが、LOCOS構造を使
用してトレンチ側壁を能動領域から分離しているため、
通常トレンチ側壁に沿って生ずる漏れ電流を避けること
ができる。
Description
に関するものであり、更に詳細には進歩したトレンチ分
離構造とそのような構造を作製するための方法とに関す
るものである。
は、半導体基板の与えられたエリア中へ益々多くの能動
デバイスを組み込もうとする絶え間ない努力である。こ
の努力のなかには半導体デバイスの最小寸法を縮小する
ことも含まれる。それに加えて、隣接する半導体デバイ
ス間の間隔を縮小することもまた、半導体基板の能動表
面の密度を増大させる助けとなる。もし半導体デバイス
が半導体基板上で互いにあまりに接近し過ぎると寄生容
量や電流が発生し、そのために回路全体としての動作性
能が低下することになる。そうであるから、半導体デバ
イスを互いに接近して配置でき、しかも隣接する半導体
デバイス間を電気的に分離するための構造と方法とに関
して多大な努力が払われてきた。
の1つは局部的シリコン酸化技術(LOCOS)であ
る。LOCOS法と結果の構造を用いる場合は、能動的
な半導体基板の表面が半導体表面の能動領域間で酸化さ
れ、隣接するデバイスの電気的な相互作用が妨げられ
る。LOCOS法の有効性はデバイスがより接近してく
るにつれて、LOCOS構造の下側の隣接デバイス間を
流れる寄生電流のために大幅な劣化を来す。この電流
は”パンチスルー”電流と呼ばれ、LOCOS構造下の
バルク半導体中を流れる。
レンチ分離である。この方法を用いると、半導体基板の
隣接能動領域間にトレンチ(溝)がエッチされる。深い
トレンチのほうが上述のパンチスルー電流を阻止するの
に効果的である。しかし、半導体デバイスに近接してト
レンチを配置することはデバイスそれ自体の内に漏れ電
流の問題を引き起こす。例えば、電界効果トランジスタ
を分離するために用いられるトレンチは、トレンチの側
壁に沿ってトランジスタのチャネルを横切る導通経路を
生成し、それによってトランジスタ特性を劣化させる。
この電流経路はトレンチの側壁の表面に沿っての漏れ電
流による。このことから、トレンチは隣接するデバイス
間のパンチスルー電流を効果的に解消することはできる
が、それによって分離しようとしているデバイスの特性
を劣化させる可能性がある。
子的な相互作用を阻止でき、しかもデバイスそれ自体の
特性を劣化させることのない分離の構造と方法とに対す
る需要が存在する。
分離方式に付随する問題を本質的に解消もしくは低減す
る分離構造が開示される。
中の第1と第2の能動領域間に前記第1と第2の能動領
域を電気的に分離することを目的として形成される1つ
の分離構造が開示されており、前記半導体層は外側表面
を有し、前記分離構造は:
造であって、前記第1の能動領域に隣接して設けられた
第1のバーズビーク(bird’s beak)構造
と、前記第2の能動領域に隣接して設けられた第2のバ
ーズビーク構造とを含むLOCOS構造、および
記LOCOS構造を貫通して前記半導体層中に形成され
たトレンチ中に形成されたトレンチプラグであって、前
記トレンチが前記トレンチプラグと前記半導体層との界
面を定義する側壁を有するようになったトレンチプラ
グ、を含んでいる。
めに、以下に図面を参照した詳細な説明を行う。図面に
おいて、同様な部品には同じ参照符号を付した。
構造とのメリットを組み合わせた構造とその構造を形成
する方法を示す。
が外側表面12を有するように示されている。図示され
た実施例はp形基板を用いているが、本発明の教えると
ころはn形基板にも同様に適用できる。表面12上に3
00オングストロームオーダーの深さにパッド酸化物層
14が形成される。パッド酸化物層14から外方向へ深
さ1,000オングストロームのオーダーに窒化物層1
6が堆積される。窒化物層16から外方向へ5,000
オングストロームオーダーの深さに厚い酸化物層18が
堆積される。
外側表面がパターン加工され、開口がエッチされてパッ
ド酸化物14の外側表面の部分が露出され、図1bに示
すように領域20と22が定義される。領域20と22
は、本発明の教えるところに従って形成される分離構造
が配置されるエリアを定義する。領域20と22の中に
形成される分離構造は半導体基板10の能動領域24を
周囲のデバイスから分離する。領域22は本質的に領域
20よりも広い。この幅の差異は、本発明の教えるとこ
ろに従って形成される分離構造が、本発明の同じ新規な
プロセスと構造とを用いてもいろいろな幅に形成できる
ことを示す目的でここに図示されている。図1a−図1
gに示された幅は単に本発明の重要な技術的特長を示す
目的のために示されたのであって、ここに開示された本
発明の方法と構造とを特定の構造や寸法に限定するもの
と解釈されるべきではないことを理解されたい。
化プロセス(LOCOS)を用いてLOCOS構造26
と28がそれぞれ図1cに示されるように領域20と2
2内に形成される。LOCOS構造26と28の形成に
よって、26a、26b、28a、および28bで示す
ようにバーズビーク構造が生じ、それらは領域20と2
2の外側エリア上の窒化物層16の下側へ侵入する。バ
ーズビーク構造26a、26b、28a、および28b
は図1cに示すように領域20と22の周囲を取り囲む
窒化物層16と厚い酸化物層16の外向きの湾曲を引き
起こす。
造の外側表面構造を覆って二酸化シリコン層(層全体は
示されていない)が一様に堆積される。この層は、例え
ば従来の反応性イオンエッチング法を用いて異方性エッ
チされ、図1dに示されるように、領域20内の対向す
る側壁上へ酸化物スペーサ構造30aと30b、領域2
2内の対向する側壁上へ酸化物スペーサ構造30cと3
0dを形成する。
いない)がこの構造全体を覆って一様に取り付けられパ
ターン加工されて、領域22内に本質的に中心を持ち、
LOCOS構造28の外側表面上に取り付けられたマス
ク構造32が形成される。マスク構造32はLOCOS
構造28の露出された外側表面を分割するように働き、
それによってLOCOS表面28の露出された表面はマ
スク構造32のいずれの側においてもスペーサ30aと
30b間のLOCOS構造26の露出された部分の寸法
と本質的に同一となる。この間隔は、後の工程で形成さ
れるトレンチが同じ幅となって本発明の分離構造に用い
られるトレンチの効果的で一様な生成と埋め込みとを許
容することを保証するために重要である。
されて図1eに示す表面構造となる。異方性エッチング
は層18の一部およびスペーサ30a、30b、30
c、および30dの一部を除去する。更に加えて、異方
性エッチングは領域20内にトレンチ34を、領域22
内にはトレンチ36と38を形成するように働く。トレ
ンチ34、36、および38の深さは5,000オング
ストロームオーダーである。LOCOS構造26と28
の深さは3,000オングストロームオーダーである。
バーズビーク構造26a、26b、28a、および28
bはトレンチ34、36、および38の側壁から横へ
1,000オングストロームオーダーだけ侵入してい
る。トレンチ34、36、および38の幅は3,000
オングストロームオーダーである。ここに述べた寸法は
単に本発明の教えるところを示す目的で提示されたもの
であって、本発明の教えるところから外れることなしに
本発明の任意の特定応用に対して大幅に変更しても構わ
ないということは理解されたい。異方性エッチングによ
ってトレンチ34、36、および38が形成された後、
トレンチ34、36、および38の側壁中へp形のドー
パントが導入されて図1eに示されるように、チャネル
ストップ領域40、42、および44が形成される。こ
のドーパントはトレンチ34、36、および38の側壁
中へ打ち込みされても、固体源材料から拡散させても、
あるいはその他既知の方法によって導入させてもよい。
チャネルストップ領域40、42、および44は隣接す
るnチャネルデバイスからのキャリアが、本発明の分離
構造によって分離された能動領域間を移動することを妨
げる働きをする。
覆って、トレンチ34、36、および38を完全に埋め
るに十分な厚さまで酸化物層が堆積される。分離領域2
2は別々のトレンチ36と38に分割されて、この段階
でこれらのトレンチが一様かつ完全に埋められることが
確実に行われるようにしている。もし幅が大幅に異なる
トレンチが形成されて、それらを埋めようとすれば、幅
の広いトレンチ中にボイドが発生し得る。従って、分離
領域22を埋めるために必要とされる構造のようなより
大きな分離構造が必要な時は、それらの領域をより小さ
いトレンチに分割することがそれらのトレンチを一様に
埋めることを保証する。二酸化シリコン層が十分な厚さ
に堆積された後に、構造全体がエッチされ、層14の外
側表面が再び露出される。この工程はまず、酸化物層を
エッチし、次にリン酸を用いて窒化物層16を剥離する
ことによって実行される。この時点で、図1fに示され
るような領域60を形成するために、従来のスルーフィ
ールド・チャネルストップ打ち込み工程を用いることが
できる。領域60はLOCOSバーズビーク領域26
a、26b、28a、および28bに沿っての任意の疑
似的な漏れ電流を抑制するように働く。このエッチング
によって図1fに示されるように、トレンチ34、3
6、および38中にそれぞれ露出したトレンチプラグ4
6、48、および50が残される。本発明の教えるとこ
ろを実施する別の方法に従えば、これらのトレンチはま
た、まずトレンチの側壁を覆う酸化物層を堆積させ、次
に多結晶シリコンの厚い層によってトレンチを完全に埋
めることによって埋めることもできる。多結晶シリコン
の厚い層は次にエッチバックされて、それの外側表面が
窒化物層16の外側表面のすぐそばまでくるようにされ
る。続いて、多結晶シリコン層の外側表面は、その外側
表面をシールように酸化させることができる。トレンチ
を埋めるために用いることができるその他の材料には、
未ドープの酸化物、ドープされた酸化物、およびそれら
の組み合わせが含まれる。ドープされた酸化物のいくつ
かの例として、リン珪酸ガラス(PSG)とホウ素リン
珪酸ガラス(BPSG)が挙げられる。
領域24中に、チャネル構造、図1gに示されるドレイ
ン領域52のようなドレイン構造、およびソース構造等
の能動デバイスが作製できる。従来の方法を用いれば、
能動領域中のチャネル構造は基板を覆って形成され、ゲ
ート酸化物層によって能動領域から分離された多結晶シ
リコンゲート構造を利用できる。ドレイン領域52のよ
うな領域はn+ 領域を含むことができる。このように作
製されるこれらおよびその他の能動デバイスは、能動領
域24近くの他の能動デバイスから、分離領域20と2
2中に形成される分離構造によって分離される。これら
の領域中に形成される分離構造は、LOCOS構造の分
離能力とトレンチ構造の分離能力とを組み合わせて有し
ている。例えば、トレンチプラグ46とチャネルストッ
プ領域40によって形成されるトレンチ構造は、浮遊キ
ャリアが移動する経路長を物理的に長くすることによっ
てn+ 領域52と隣接する能動領域との間のパンチスル
ー電流を阻止する。バーズビーク領域26bとチャネル
ストップ打ち込み領域60は、n+ 領域52をトレンチ
34の側壁から分離する。この分離によって、例えばド
レイン領域52と関連するソース領域との間に発生す
る、トレンチ34の側壁からの漏れ電流が抑制される。
従って、本発明の分離構造はトレンチ分離構造の分離能
力を組み入れているが、既述のLOCOS構造を用いて
トレンチ構造をデバイスから分離することによってトレ
ンチ構造に近接して形成されたデバイスの劣化を回避し
ている。
方法に従えば、もし窒化物層16を十分に厚く形成する
ことができれば酸化物層18の使用は省くことができ
る。更に、スペーサ30a、30b、30c、および3
0dの使用は随意であって、特別な用途においては必要
ない。同様に、スルーフィールド打ち込み領域60の形
成も随意であって、すべての用途において必要というわ
けではない。本発明はLOCOS分離を用いて説明して
きた。しかし、その他の類似の分離方式、例えばポリバ
ッファLOCOS(PBL)、フレームLOCOS、フ
レーム・ポリバッファLOCOS、その他の類似技術も
また効果的に採用できる。
許請求の範囲によってのみ定義される本発明の本質と範
囲から離れることなしに、ここに述べた本発明の教える
ところに関して各種の変更や修正が可能であることを理
解されるべきである。
る。 (1)第1と第2の能動領域を互いに電気的に分離する
目的で、前記第1と第2の能動領域の間の半導体層中に
形成される分離構造であって、前記半導体層が外側表面
を有し、前記分離構造が:前記外側表面上に形成された
LOCOS構造であって、前記第1の能動領域に隣接し
て形成された第1のバーズビーク構造と、前記第2の能
動領域に隣接して形成された第2のバーズビーク構造と
を含むLOCOS構造、および前記第1と第2のバーズ
ビーク構造間の前記LOCOS構造を貫通して前記半導
体層中に形成されたトレンチ中に形成されたトレンチプ
ラグであって、前記トレンチが前記トレンチプラグと前
記半導体層との界面を定義する側壁を有しているトレン
チプラグ、を含んでいる分離構造。
に前記トレンチの前記側壁に隣接して半導体層中に形成
されたチャネルストップ領域を含む分離構造。
記半導体層が予め定められた伝導形を有し、前記チャネ
ルストップ領域が前記第1の予め定められた伝導形に対
応する不純物を含んでいる分離構造。
記チャネルストップ領域が前記半導体層中へ不純物の打
ち込みを行うことによって形成されるようになった分離
構造。
記チャネルストップ領域が前記半導体中への固体源材料
を用いた不純物拡散によって形成されるようになった分
離構造。
記半導体層がシリコンを含み、前記LOCOS構造が二
酸化シリコンを含んでいる分離構造。
記トレンチプラグが酸化物を含んでいる分離構造。
記トレンチプラグが酸化物を含む領域とリン珪酸ガラス
を含む領域とを含んでいる分離構造。
記トレンチプラグが酸化物を含む領域とホウ素リン珪酸
ガラスを含む領域とを含んでいる分離構造。
前記トレンチプラグが多結晶半導体材料の領域と前記半
導体材料の酸化物を含む領域とを含んでいる分離領域。
前記トレンチプラグが第1のトレンチ中に形成された第
1のトレンチプラグを含み、更に、前記第1と第2のバ
ーズビーク構造間の前記半導体層中で前記第1のトレン
チに近接する前記LOCOS構造を貫通して形成された
第2のトレンチ中に設けられた第2のトレンチプラグを
含んでいる分離構造。
気的に分離する目的で、前記第1と第2の能動領域の間
の半導体層中に形成される分離構造であって、前記半導
体層が外側表面を有し、前記分離構造が:前記外側表面
上に形成されたLOCOS構造であって、前記第1の能
動領域に隣接して形成された第1のバーズビーク構造
と、前記第2の能動領域に隣接して形成された第2のバ
ーズビーク構造とを含むLOCOS構造、前記第1と第
2のバーズビーク構造間の前記LOCOS構造を貫通し
て前記半導体層中に形成されたトレンチ中に形成された
トレンチプラグであって、前記トレンチが前記トレンチ
プラグと前記半導体層との界面を定義する側壁を有して
いるトレンチプラグ、および前記半導体層中に前記トレ
ンチの前記側壁に隣接して形成されたチャネルストップ
打ち込み領域であって、前記半導体層が予め定められた
伝導形を有するシリコンを含み、前記チャネルストップ
領域が前記第1の予め定められた伝導形に対応する不純
物を含み、前記LOCOS構造と前記トレンチプラグが
二酸化シリコンを含んでいるチャネルストップ打ち込み
領域、を含んでいる分離構造。
て、前記チャネルストップ領域が前記半導体層中へ不純
物を打ち込むことによって形成されるようになった分離
構造。
て、前記チャネルストップ構造が前記半導体層中への固
体源材料を用いた不純物拡散によって形成されるように
なった分離構造。
て、前記トレンチプラグが多結晶半導体材料の領域と前
記半導体材料の酸化物を含む領域とを含んでいる分離構
造。
て、前記トレンチプラグが酸化物を含む領域とリン珪酸
ガラスを含む領域とを含んでいる分離構造。
て、前記トレンチプラグが酸化物を含む領域とホウ素リ
ン珪酸ガラスを含む領域とを含んでいる分離構造。
て、前記トレンチプラグが第1のトレンチ中に形成され
た第1のトレンチプラグを含み、更に、前記第1と第2
のバーズビーク構造間の前記半導体層中で前記第1のト
レンチに近接する前記LOCOS構造を貫通して形成さ
れた第2のトレンチ中に設けられた第2のトレンチプラ
グを含んでいる分離構造。
域を互いに電気的に分離する目的で前記第1と第2の能
動領域間に分離構造を形成する方法であって、前記半導
体層が外側表面を有し、前記方法が:前記第1の能動領
域に隣接して設けられた第1のバーズビーク構造と前記
第2の能動領域に隣接して設けられた第2のバーズビー
ク構造とを含むLOCOS構造を前記外側表面上に形成
すること、前記第1と第2のバーズビーク構造間の前記
LOCOS構造を貫通して前記半導体層中へトレンチを
形成すること、および前記トレンチ中にトレンチプラグ
を形成することであって、前記トレンチが前記トレンチ
プラグと前記半導体層との界面を定義する側壁を含むよ
うにトレンチプラグを形成すること、の工程を含む方
法。
に前記トレンチの側壁に隣接して前記半導体層中にチャ
ネルストップ領域を形成する工程を含む方法。
記チャネルストップ領域を形成する工程が前記半導体層
中への固体源材料を用いた不純物拡散工程を含んでいる
方法。
記半導体層が予め定められた伝導形を有し、前記チャネ
ルストップ領域を形成する工程が、前記第1の予め定め
られた伝導形に対応する不純物を打ち込む工程を含んで
いる方法。
記トレンチプラグを形成する工程が、多結晶半導体材料
の領域と前記半導体材料の酸化物を含む領域とを形成す
る工程を含んでいる方法。
記トレンチプラグを形成する工程が、酸化物を含む領域
とリン珪酸ガラスを含む領域とを形成する工程を含んで
いる方法。
記トレンチプラグを形成する工程が、酸化物を含む領域
とホウ素リン珪酸ガラスを含む領域とを形成する工程を
含んでいる方法。
記トレンチプラグを形成する工程が、第1のトレンチ中
に第1のトレンチプラグを形成する工程を含み、更に、
前記第1と第2のバーズビーク構造間の前記半導体層中
に、前記第1のトレンチに近接した前記LOCOS構造
を貫通して第2のトレンチを形成し、前記第2のトレン
チ中に設けられる第2のトレンチプラグを形成する工程
を含んでいる方法。
層中に前記第1と第2の能動領域を互いに電気的に分離
する目的で分離構造を形成する方法であって、前記半導
体層が外側表面を有し、前記方法が:前記外側表面上に
パッド酸化物層を形成すること、前記パッド酸化物層か
ら外方向へ窒化物層を形成すること、前記窒化物層から
外方向へ厚い酸化物層を形成すること、前記厚い酸化物
層と前記窒化物層とを貫通して開口をエッチし、前記パ
ッド酸化物層の一部を露出させること、前記露出された
パッド酸化物層の一部を用いて、前記第1の能動領域に
隣接して設けられる第1のバーズビーク構造と前記第2
の能動領域に隣接して設けられる第2のバーズビーク構
造とを含むLOCOS構造を形成すること、前記LOC
OS構造を貫通して前記半導体層中へ、部分的に前記第
1と第2のバーズビーク構造間に形成されるトレンチを
エッチングすること、前記トレンチの側壁に隣接する前
記半導体層中へ不純物を導入することによってチャネル
ストップ領域を形成すること、前記トレンチ中にトレン
チプラグを形成すること、および前記厚い酸化物層と窒
化物層の残存部を除去すること、の工程を含んでいる方
法。
記チャネルストップ領域を形成する工程が前記半導体層
中へ不純物を打ち込む工程を含んでいる方法。
記チャネルストップ領域を形成する工程が前記半導体層
中への固体源材料を用いた不純物拡散工程を含んでいる
方法。
に、トレンチをエッチングする前記工程に先だって、前
記窒化物層および厚い酸化物層の残存部に隣接して前記
LOCOS構造から外方向へスペーサ構造を形成する工
程を含む方法。
記トレンチプラグを形成する工程が、多結晶半導体材料
の領域と前記半導体材料の酸化物を含む領域とを形成す
る工程を含んでいる方法。
記トレンチプラグを形成する工程が、酸化物を含む領域
とリン珪酸ガラスを含む領域とを形成する工程を含んで
いる方法。
記トレンチプラグを形成する工程が、酸化物を含む領域
とホウ素リン珪酸ガラスを含む領域とを形成する工程を
含んでいる方法。
記トレンチプラグを形成する工程が、第1のトレンチ中
に第1のトレンチプラグを形成する工程を含み、更に、
前記第1と第2のバーズビーク構造間の前記半導体層中
に、前記第1のトレンチに近接した前記LOCOS構造
を貫通して第2のトレンチを形成し、前記第2のトレン
チ中に設けられる第2のトレンチプラグを形成する工程
を含んでいる方法。
から分離するための分離構造が開示されている。本分離
構造はバーズビーク構造26a,26bを含むLOCO
S構造26を組み合わせて利用している。トレンチ34
がLOCOS構造26を貫通して形成される。トレンチ
34の側壁に沿ってチャネルストップ打ち込み領域40
が形成される。トレンチプラグ46がトレンチを埋める
ために用いられる。従って、本分離構造はトレンチ分離
構造の分離能力を利用しているが、LOCOS構造を使
用してトレンチ側壁を能動領域から分離しているため、
通常トレンチ側壁に沿って生ずる漏れ電流を避けること
ができる。
する方法を示す模式断面図。
造 30a,30b,30c,30d スペーサ構造 32 マスク構造 34,36,38 トレンチ 40,42,44 チャネルストップ領域 46,48,50 トレンチプラグ 52 n+ 領域 60 チャネルストップ打ち込み領域
Claims (1)
- 【請求項1】 第1と第2の能動領域を互いに電気的に
分離する目的で、前記第1と第2の能動領域の間の半導
体層中に形成される分離構造であって、前記半導体層が
外側表面を有し、前記分離構造が:前記外側表面上に形
成されたLOCOS構造であって、前記第1の能動領域
に隣接して形成された第1のバーズビーク構造と、前記
第2の能動領域に隣接して形成された第2のバーズビー
ク構造とを含むLOCOS構造、および前記第1と第2
のバーズビーク構造間の前記LOCOS構造を貫通して
前記半導体層中に形成されたトレンチ中に形成されたト
レンチプラグであって、前記トレンチが前記トレンチプ
ラグと前記半導体層との界面を定義する側壁を有してい
るトレンチプラグ、を含んでいる分離構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US949656 | 1992-09-23 | ||
US07/949,656 US5350941A (en) | 1992-09-23 | 1992-09-23 | Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench |
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JPH06204333A true JPH06204333A (ja) | 1994-07-22 |
Family
ID=25489376
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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US (2) | US5350941A (ja) |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040513 |
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A602 | Written permission of extension of time |
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A521 | Request for written amendment filed |
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A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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