JPS6119111B2 - - Google Patents
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- JPS6119111B2 JPS6119111B2 JP9722380A JP9722380A JPS6119111B2 JP S6119111 B2 JPS6119111 B2 JP S6119111B2 JP 9722380 A JP9722380 A JP 9722380A JP 9722380 A JP9722380 A JP 9722380A JP S6119111 B2 JPS6119111 B2 JP S6119111B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に
IC、LSIなどの素子間分離技術を改良した製造方
法に係る。
IC、LSIなどの素子間分離技術を改良した製造方
法に係る。
従来、半導体装置特にMOSLSIの製造工程での
素子間分離方法としては、選択酸化法が一般的に
用いられている。この方法をｎ−チヤンネル
MOSLSIを例にして以下に説明する。
素子間分離方法としては、選択酸化法が一般的に
用いられている。この方法をｎ−チヤンネル
MOSLSIを例にして以下に説明する。
まず、第１図ａに示す如く（100）の結晶面を
もつｐ型Si基板１上にSiO2膜２を熱酸化により成
長させ、更にこのSiO2膜２上にSi3N4膜３を堆積
する。つづいて、写真蝕刻法により素子形成部に
レジスト膜４を形成しこれをマスクとして素子形
成部以外のSi3N4膜をエツチング除去してSi3N4パ
ターン３′を形成する。その後、例えばボロンの
イオン注入を行なつてフイールド部にチヤンネル
ストツパ領域としてのｐ+領域５を形成する（第
１図ｂ図示）。レジスト膜４を除去後、Si3N4パタ
ーン３′をマスクとしてウエツト酸化を施し選択
的に厚いフイールド酸化膜６を成長させる（第１
図ｃ図示）。ひきつづき、Si3N4パターン３′及び
SiO2膜２をエツチング除去してフイールド酸化
膜６で分離された素子形成領域７を形成する（第
１図ｄ図示）。次いで、第１図ｅに示す如く素子
形成領域７にゲート酸化膜８を介して多結晶シリ
コンからなるゲート電極９を形成した後、例えば
砒素を拡散してソース、ドレインとしてのｎ+領
域１０，１１を形成する。最後に層間絶縁膜とし
てのCVD−SiO2膜１２を堆積し、ｎ+領域１０，
１１及びゲート電極９に対応するCVD−SiO2膜
１２部分にコンタクトホール１３…を開孔した
後、Al配線１４…を形成してｎチヤンネル
MOSLSIを製造する（第１図ｆ図示）。
もつｐ型Si基板１上にSiO2膜２を熱酸化により成
長させ、更にこのSiO2膜２上にSi3N4膜３を堆積
する。つづいて、写真蝕刻法により素子形成部に
レジスト膜４を形成しこれをマスクとして素子形
成部以外のSi3N4膜をエツチング除去してSi3N4パ
ターン３′を形成する。その後、例えばボロンの
イオン注入を行なつてフイールド部にチヤンネル
ストツパ領域としてのｐ+領域５を形成する（第
１図ｂ図示）。レジスト膜４を除去後、Si3N4パタ
ーン３′をマスクとしてウエツト酸化を施し選択
的に厚いフイールド酸化膜６を成長させる（第１
図ｃ図示）。ひきつづき、Si3N4パターン３′及び
SiO2膜２をエツチング除去してフイールド酸化
膜６で分離された素子形成領域７を形成する（第
１図ｄ図示）。次いで、第１図ｅに示す如く素子
形成領域７にゲート酸化膜８を介して多結晶シリ
コンからなるゲート電極９を形成した後、例えば
砒素を拡散してソース、ドレインとしてのｎ+領
域１０，１１を形成する。最後に層間絶縁膜とし
てのCVD−SiO2膜１２を堆積し、ｎ+領域１０，
１１及びゲート電極９に対応するCVD−SiO2膜
１２部分にコンタクトホール１３…を開孔した
後、Al配線１４…を形成してｎチヤンネル
MOSLSIを製造する（第１図ｆ図示）。
しかしながら、上述した従来の選択酸化法を用
いてMOSLSIを製造する方法にあつては、次に示
すような種々の欠点があつた。
いてMOSLSIを製造する方法にあつては、次に示
すような種々の欠点があつた。
第２図は前記第１図ｃに示すSi3N4パターン
３′をマスクしてフイールド酸化膜６を形成した
時の断面構造を詳しく描いたものである。一般に
選択酸化法ではフイールド酸化膜６がSi3N4パタ
ーン３′の下の領域に喰い込んで成長することが
知られている（同第２図のＦ領域）。これはフイ
ールド酸化中に酸化剤がSi3N4パターン３′下の薄
いSiO2膜２を通して拡散していくために酸化膜
が形成される部分Ｄ、いわゆるバードビーグとフ
イールド酸化膜６の厚い部分が横方向にも回り込
んだ部分Ｅとからなる。Ｆの長さはたとえば
Si3N4パターン３′の厚さが1000Å、その下のSiO2
膜２が1000Åの条件で１μｍの膜厚のフイールド
酸化膜６を成長させた場合、約１μｍに達する。
このため、フイールド領域の巾ＣはSi3N4パター
ン３′間の距離Ａを２μｍとすると、Ｆが１μｍ
であるから４μｍ以下に小さくできずLSIの集積
化にとつて大きな妨げとなる。このようなことか
ら、最近、Si3N4パターン３′を厚くし、この下の
SiO2膜２を薄くしてバードビーク（図中のＤ部
分）を抑制する方法やフイールド酸化膜６の成長
膜を薄くしフイールド酸化膜の喰い込み（Ｆ）を
抑制する方法が試みられている。しかし、前者で
はフイールド端部におけるストレスが大きくな
り、欠陥が生じ易くなり、後者ではフイールド反
転電圧低下などの問題があり、選択酸化法による
高集積化には限界がある。
３′をマスクしてフイールド酸化膜６を形成した
時の断面構造を詳しく描いたものである。一般に
選択酸化法ではフイールド酸化膜６がSi3N4パタ
ーン３′の下の領域に喰い込んで成長することが
知られている（同第２図のＦ領域）。これはフイ
ールド酸化中に酸化剤がSi3N4パターン３′下の薄
いSiO2膜２を通して拡散していくために酸化膜
が形成される部分Ｄ、いわゆるバードビーグとフ
イールド酸化膜６の厚い部分が横方向にも回り込
んだ部分Ｅとからなる。Ｆの長さはたとえば
Si3N4パターン３′の厚さが1000Å、その下のSiO2
膜２が1000Åの条件で１μｍの膜厚のフイールド
酸化膜６を成長させた場合、約１μｍに達する。
このため、フイールド領域の巾ＣはSi3N4パター
ン３′間の距離Ａを２μｍとすると、Ｆが１μｍ
であるから４μｍ以下に小さくできずLSIの集積
化にとつて大きな妨げとなる。このようなことか
ら、最近、Si3N4パターン３′を厚くし、この下の
SiO2膜２を薄くしてバードビーク（図中のＤ部
分）を抑制する方法やフイールド酸化膜６の成長
膜を薄くしフイールド酸化膜の喰い込み（Ｆ）を
抑制する方法が試みられている。しかし、前者で
はフイールド端部におけるストレスが大きくな
り、欠陥が生じ易くなり、後者ではフイールド反
転電圧低下などの問題があり、選択酸化法による
高集積化には限界がある。
また、チヤンネルストツパー用にイオン注入し
たボロンがフイールド酸化中に横方向に再拡散し
て、第３図ａに示す如く素子形成領域７の一部が
ｐ+領域５となり、実効的な素子領域がＧの幅か
らＨの幅まで狭くなつてしまう。この結果、トラ
ンジスタの電流が減少したり、しきい値電圧が上
がつてしまうなどのナロウチヤンネル効果が生
じ、素子の微細化と共に問題となる。しかも、ｐ
+領域５が横方向に広がることにより、第３図ｂ
の如く素子形成領域７におけるｎ+領域１１，１
０とｐ+領域５の接合部が広くなり、ｎ+領域１
０，１１と基板１間の浮遊キヤパシタが大きくな
る。この浮遊キヤパシタは素子が小さくなるに従
い無視できなくなる。
たボロンがフイールド酸化中に横方向に再拡散し
て、第３図ａに示す如く素子形成領域７の一部が
ｐ+領域５となり、実効的な素子領域がＧの幅か
らＨの幅まで狭くなつてしまう。この結果、トラ
ンジスタの電流が減少したり、しきい値電圧が上
がつてしまうなどのナロウチヤンネル効果が生
じ、素子の微細化と共に問題となる。しかも、ｐ
+領域５が横方向に広がることにより、第３図ｂ
の如く素子形成領域７におけるｎ+領域１１，１
０とｐ+領域５の接合部が広くなり、ｎ+領域１
０，１１と基板１間の浮遊キヤパシタが大きくな
る。この浮遊キヤパシタは素子が小さくなるに従
い無視できなくなる。
このようなことから、本出願人は以下に示す新
規なフイールド領域形成手段により半導体装置
（例えばｎチヤンネルMOSLSI）の製造方法を提
案した。
規なフイールド領域形成手段により半導体装置
（例えばｎチヤンネルMOSLSI）の製造方法を提
案した。
まず、（100）の結晶面をもつｐ型シリコン基板
２１上に光蝕刻法により溝部形成予定部が除去さ
れたレジストパターン２２を形成した（第４図ａ
図示）。つづいて、レジストパターン２２をマス
クとしてシリコン基板２１をリアクテイブイオン
エツチングによりエツチングした。この時、第４
図ｂに示す如く垂直に近い側面をもち、幅１μ
ｍ、深さ２μｍの格子状の溝部２３が形成され
た。ひきつづき、同レジストパターン２２をマス
クとして基板２１と同導電型の不純物であるボロ
ンを例えば加速電圧50keV、ドーズ量５×1012／
cm2の条件でイオン注入した後、熱処理をして溝部
２３底部にチヤンネルストツパ領域としてのｐ+
領域２４を形成した（第４図ｃ図示）。
２１上に光蝕刻法により溝部形成予定部が除去さ
れたレジストパターン２２を形成した（第４図ａ
図示）。つづいて、レジストパターン２２をマス
クとしてシリコン基板２１をリアクテイブイオン
エツチングによりエツチングした。この時、第４
図ｂに示す如く垂直に近い側面をもち、幅１μ
ｍ、深さ２μｍの格子状の溝部２３が形成され
た。ひきつづき、同レジストパターン２２をマス
クとして基板２１と同導電型の不純物であるボロ
ンを例えば加速電圧50keV、ドーズ量５×1012／
cm2の条件でイオン注入した後、熱処理をして溝部
２３底部にチヤンネルストツパ領域としてのｐ+
領域２４を形成した（第４図ｃ図示）。
次いでレジストパターン２２を除去した後、
Si2OをCVD法により溝部２３の開口部の幅
（Ｓ）の半分（0.5μｍ）以上の厚さ（0.6μｍ）
となるように堆積した。この時、SiO2は基板２
１及び溝部２３内面に徐々に堆積され、第４図ｄ
に示す如く溝部２３の開口部まで十分埋め込まれ
たCVD−SiO2膜２５が形成された。なお、この
堆積時においては選択酸化法の如く高温、長時間
の熱酸化処理が解消されることにより、ｐ+領域
２４の再拡散は殆んど起きなかつた。
Si2OをCVD法により溝部２３の開口部の幅
（Ｓ）の半分（0.5μｍ）以上の厚さ（0.6μｍ）
となるように堆積した。この時、SiO2は基板２
１及び溝部２３内面に徐々に堆積され、第４図ｄ
に示す如く溝部２３の開口部まで十分埋め込まれ
たCVD−SiO2膜２５が形成された。なお、この
堆積時においては選択酸化法の如く高温、長時間
の熱酸化処理が解消されることにより、ｐ+領域
２４の再拡散は殆んど起きなかつた。
次いで、CVD−SiO2膜２５を弗化アンモン
で、溝部２３以外のシリコン基板２１部分が露出
するまで全面エツチングした。この時、基板２１
上のCVD−SiO2膜部分の膜厚分だけ除去され、
第４図ｅに示す如く溝部２３内にのみCVD−
SiO2が残置し、これによつて基板２１内に埋め
込まれたフイールド領域２６が形成された。その
後、常法に従つてフイード領域２６で分離された
島状の素子形成領域にゲート酸化膜２７を介して
多結晶シリコンからなるゲート電極２８を形成
し、砒素拡散を行なつてソース、ドレインとして
のｎ+領域２９，３０を形成した。更に、CVD−
SiO2からなる層間絶縁膜３１を堆積し、ゲート
電極２８及びｎ+領域２９，３０に対応する層間
絶縁膜３１部分にコンタクトホール３２…（ゲー
ト電極のコンタクトホールは図示せず）を開孔し
た後、全面にAl膜を蒸着し電極分離を施してソ
ース取出しAl電極３３、ドレイン取出しAl電極
３４及びゲート取出しAl電極（図示せず）を形
成してｎチヤンネルMOSLSIを製造した（第４図
ｆ図示）。
で、溝部２３以外のシリコン基板２１部分が露出
するまで全面エツチングした。この時、基板２１
上のCVD−SiO2膜部分の膜厚分だけ除去され、
第４図ｅに示す如く溝部２３内にのみCVD−
SiO2が残置し、これによつて基板２１内に埋め
込まれたフイールド領域２６が形成された。その
後、常法に従つてフイード領域２６で分離された
島状の素子形成領域にゲート酸化膜２７を介して
多結晶シリコンからなるゲート電極２８を形成
し、砒素拡散を行なつてソース、ドレインとして
のｎ+領域２９，３０を形成した。更に、CVD−
SiO2からなる層間絶縁膜３１を堆積し、ゲート
電極２８及びｎ+領域２９，３０に対応する層間
絶縁膜３１部分にコンタクトホール３２…（ゲー
ト電極のコンタクトホールは図示せず）を開孔し
た後、全面にAl膜を蒸着し電極分離を施してソ
ース取出しAl電極３３、ドレイン取出しAl電極
３４及びゲート取出しAl電極（図示せず）を形
成してｎチヤンネルMOSLSIを製造した（第４図
ｆ図示）。
上述した方法によれば以下に示すような種々の
効果を有するMOSLSI等の半導体装置を得ること
ができる。
効果を有するMOSLSI等の半導体装置を得ること
ができる。
(1) フイールド領域の面積は基板に予め設けた溝
部の面積で決まるため、溝部の面積を縮小化す
ることによつて容易に所期目的の微細なフイー
ルド領域を形成でき、高集積度の半導体装置を
得ることができる。
部の面積で決まるため、溝部の面積を縮小化す
ることによつて容易に所期目的の微細なフイー
ルド領域を形成でき、高集積度の半導体装置を
得ることができる。
(2) フイールド領域の深さは面積に関係なく基板
に設けた溝部の深さで決まるため、その深さを
任意に選択することが可能であると共に、素子
間の電流リーク等をフイールド領域で確実に阻
止でき高性能の半導体装置を得ることができ
る。
に設けた溝部の深さで決まるため、その深さを
任意に選択することが可能であると共に、素子
間の電流リーク等をフイールド領域で確実に阻
止でき高性能の半導体装置を得ることができ
る。
(3) 溝部を設け、チヤンネルストツパ用の不純物
を溝部に選択的にドーピングした後において
は、従来の選択酸化法のような高温、長時間の
熱酸化工程をとらないため、該不純物領域が再
拡散して素子形成領域の表面まで延びて実効的
な素子形成領域の縮小化を防止できる。この場
合、不純物のドーピングをイオン注入により行
なえばその不純物のイオン注入層を溝部の底部
に形成することができ、そのイオン注入層が再
拡散しても素子形成領域の表層（素子形成部）
にまで延びることがないため、実効的な素子形
成領域の縮小を防止できると共に、素子形成部
の不純物領域への阻害化も防止できる。
を溝部に選択的にドーピングした後において
は、従来の選択酸化法のような高温、長時間の
熱酸化工程をとらないため、該不純物領域が再
拡散して素子形成領域の表面まで延びて実効的
な素子形成領域の縮小化を防止できる。この場
合、不純物のドーピングをイオン注入により行
なえばその不純物のイオン注入層を溝部の底部
に形成することができ、そのイオン注入層が再
拡散しても素子形成領域の表層（素子形成部）
にまで延びることがないため、実効的な素子形
成領域の縮小を防止できると共に、素子形成部
の不純物領域への阻害化も防止できる。
(4) 溝部の全てに絶縁材料を残置させてフイール
ド領域を形成した場合、基板は平坦化されるた
め、その後の電極配線の形成に際して段切れを
生じるのを防止できる。
ド領域を形成した場合、基板は平坦化されるた
め、その後の電極配線の形成に際して段切れを
生じるのを防止できる。
以上のように上記方法では多くのメリツトがあ
る。しかしながら、すべての細い巾のフイールド
領域ではLSIを形成する場合はよいが、巾の広い
フイールド領域を形成する場合は多少の困難があ
つた。すなわちフイールドの巾Ｓは溝の巾Ｓによ
つてきまつてしまい、溝に絶縁膜を残す為には絶
縁膜を膜厚（Ｔ）＞１／2Sとしなければならず、
フイールドの巾が大きいときには絶縁膜も相当厚
く堆積せねばならない。例えば、20μｍ巾のフイ
ールドを形成するには絶縁膜厚さを10μｍ以上と
せねばならず堆積時間、膜厚精度、クラツクの発
生しない条件など困難な問題が多い。さらに200
μｍのフイールド（たとえばAlボンデイングパ
ツドの下部など）などは上記方法では形成するこ
とが非常に困難となる。故に巾の広いフイールド
を必要とする場合は第５図に示すようにまず前述
の方法に従つて巾のせまいフイールド２６を埋め
込んだ後例えば絶縁膜（SiO2）を堆積し写真蝕刻
法によりこの絶縁膜を部分的に残し巾の広いフイ
ールド領域２６′を形成するような方法をとつて
いた。
る。しかしながら、すべての細い巾のフイールド
領域ではLSIを形成する場合はよいが、巾の広い
フイールド領域を形成する場合は多少の困難があ
つた。すなわちフイールドの巾Ｓは溝の巾Ｓによ
つてきまつてしまい、溝に絶縁膜を残す為には絶
縁膜を膜厚（Ｔ）＞１／2Sとしなければならず、
フイールドの巾が大きいときには絶縁膜も相当厚
く堆積せねばならない。例えば、20μｍ巾のフイ
ールドを形成するには絶縁膜厚さを10μｍ以上と
せねばならず堆積時間、膜厚精度、クラツクの発
生しない条件など困難な問題が多い。さらに200
μｍのフイールド（たとえばAlボンデイングパ
ツドの下部など）などは上記方法では形成するこ
とが非常に困難となる。故に巾の広いフイールド
を必要とする場合は第５図に示すようにまず前述
の方法に従つて巾のせまいフイールド２６を埋め
込んだ後例えば絶縁膜（SiO2）を堆積し写真蝕刻
法によりこの絶縁膜を部分的に残し巾の広いフイ
ールド領域２６′を形成するような方法をとつて
いた。
この方法では巾の広いフイールド酸化膜の形成
が可能でなおかつ選択酸化法の欠陥の大部分を克
服できる場合によつては一つの大きな欠点が発生
する。
が可能でなおかつ選択酸化法の欠陥の大部分を克
服できる場合によつては一つの大きな欠点が発生
する。
すなわち第５図の巾の広いフイールド膜２６′
端で段差が生じ、平坦性が失われることである。
選択酸化法の場合はフイールド膜の半分はシリコ
ン基板に埋まるが、この方法ではフイールド膜厚
がそのまま段差となるので選択酸化法の場合以上
の段差が生じ巾の広いフイールド膜近傍でマイク
ロリングラフイーを必要とする場合には大きな障
害となつていた。
端で段差が生じ、平坦性が失われることである。
選択酸化法の場合はフイールド膜の半分はシリコ
ン基板に埋まるが、この方法ではフイールド膜厚
がそのまま段差となるので選択酸化法の場合以上
の段差が生じ巾の広いフイールド膜近傍でマイク
ロリングラフイーを必要とする場合には大きな障
害となつていた。
これに対し、本発明は上記方法を踏えて更に鋭
意研究した結果、半導体基板の溝部に対しセルフ
アラインで、かつ表面が基板主面と同レベルで、
幅の広いフイールド領域の形成手段を確立し、こ
れにより高集積化と高性能化を達成した半導体装
置の製造方法を見い出した。
意研究した結果、半導体基板の溝部に対しセルフ
アラインで、かつ表面が基板主面と同レベルで、
幅の広いフイールド領域の形成手段を確立し、こ
れにより高集積化と高性能化を達成した半導体装
置の製造方法を見い出した。
以下、本発明を詳細に説明する。
まず、半導体基板上に少なくとも近接した２つ
以上の溝部形成予定部が除去されたマスク材、例
えばレジストパターンを形成した後、該マスク材
から露出する基板部分を所望深さ選択エツチング
して少なくとも近接した第１の溝部を設ける。こ
の場合、エツチング手段として反応性イオンエツ
チング又はリアクテイブイオンエツチングを用い
れば、側面が略垂直な溝部を設けることが可能と
なる。但し、その他のエツチング手段で逆テーパ
状の側面を有する第１の溝部を設けてもよい。ま
た、第１の溝部は近接した２つ以上の溝部群の他
に、この溝部群と離れた基板部分に１つ以上の溝
部を設ける構成にしてもよい。
以上の溝部形成予定部が除去されたマスク材、例
えばレジストパターンを形成した後、該マスク材
から露出する基板部分を所望深さ選択エツチング
して少なくとも近接した第１の溝部を設ける。こ
の場合、エツチング手段として反応性イオンエツ
チング又はリアクテイブイオンエツチングを用い
れば、側面が略垂直な溝部を設けることが可能と
なる。但し、その他のエツチング手段で逆テーパ
状の側面を有する第１の溝部を設けてもよい。ま
た、第１の溝部は近接した２つ以上の溝部群の他
に、この溝部群と離れた基板部分に１つ以上の溝
部を設ける構成にしてもよい。
つづいて、マスク材の除去後、第１の溝部を含
む半導体基板全面に絶縁材料を少なくとも近接し
た２つ以上の溝部の開口部の短い幅の半分以上の
厚さとなるように堆積してそれら溝部の開口部ま
で絶縁材料で埋める。かかる絶縁材料としては、
例えばSiO2，Si3N4或いはAl2O3等を挙げること
ができ、場合によつてはリン硅化がラス
（PSG）、砒素硅化ガラス（AsSG）、ボロン硅化
ガラス（BSG）などの低溶融性絶縁材料を用いて
もよい。このような絶縁材料の堆積手段として
は、例えばCVD法、スパツタ法などのPVD法等
を挙げることができる。こうした堆積時におい
て、絶縁材料を第１の溝部の開口部の短い巾の半
分より小さい厚さで堆積すると、第１の溝部内に
埋め込まれた絶縁材料に開口部と連通する凹状穴
が形成され、エツチングに際し、凹状穴を介して
第１の溝部内の絶縁材料がエツチングされるとい
う不都合さを生じる。なお、絶縁材料の堆積に先
端つて第１の溝部内に基板と同導電型の不純物を
選択的にドーピングして基板にチヤンネルストツ
パ領域を形成してもよい。また、絶縁材料の堆積
に先端つて第１の溝部を有する半導体基板全体、
もしくは溝部の少なくとも一部を酸化又は窒化処
理して溝部が塞がれない程度の酸化膜又は窒化膜
を成長されてもよい。このような方法を併用する
ことによつて、得られたフイールド絶縁膜は第１
の溝部の基板に接した緻密性の優れた酸化膜又は
窒化膜と堆積により形成された絶縁材料とから構
成され、絶縁材料のみからなるものに比べて素子
分離性能を著しく向上できる。更に絶縁材料の堆
積後、その絶縁膜の全体もしくは一部の表層に低
溶融化物質、例えばボロン、リン、砒素等をドー
ピングし、熱処理して該絶縁膜のドーピング層を
溶融するか、或いは前記絶縁膜の全体もしくは一
部の上に低溶融性絶縁材料、例えばボロン硅化ガ
ラス（BSG）、リン硅化ガラス（PSG）、或いは砒
素硅化ガラス（AsSG）等を堆積し、この低溶融
性絶縁膜を溶融するか、いずれかの処理を施して
もよい。このような手段を採用することによつ
て、絶縁材料の堆積条件によつて第１の溝部に対
応する部分が凹状となつた場合、その凹状部を埋
めて平坦化でき、その結果全面エツチングに際し
て第１の溝部に残存した絶縁材料がその開口部の
レベルより下になるという不都合さを防止できる
等の効果を有する。
む半導体基板全面に絶縁材料を少なくとも近接し
た２つ以上の溝部の開口部の短い幅の半分以上の
厚さとなるように堆積してそれら溝部の開口部ま
で絶縁材料で埋める。かかる絶縁材料としては、
例えばSiO2，Si3N4或いはAl2O3等を挙げること
ができ、場合によつてはリン硅化がラス
（PSG）、砒素硅化ガラス（AsSG）、ボロン硅化
ガラス（BSG）などの低溶融性絶縁材料を用いて
もよい。このような絶縁材料の堆積手段として
は、例えばCVD法、スパツタ法などのPVD法等
を挙げることができる。こうした堆積時におい
て、絶縁材料を第１の溝部の開口部の短い巾の半
分より小さい厚さで堆積すると、第１の溝部内に
埋め込まれた絶縁材料に開口部と連通する凹状穴
が形成され、エツチングに際し、凹状穴を介して
第１の溝部内の絶縁材料がエツチングされるとい
う不都合さを生じる。なお、絶縁材料の堆積に先
端つて第１の溝部内に基板と同導電型の不純物を
選択的にドーピングして基板にチヤンネルストツ
パ領域を形成してもよい。また、絶縁材料の堆積
に先端つて第１の溝部を有する半導体基板全体、
もしくは溝部の少なくとも一部を酸化又は窒化処
理して溝部が塞がれない程度の酸化膜又は窒化膜
を成長されてもよい。このような方法を併用する
ことによつて、得られたフイールド絶縁膜は第１
の溝部の基板に接した緻密性の優れた酸化膜又は
窒化膜と堆積により形成された絶縁材料とから構
成され、絶縁材料のみからなるものに比べて素子
分離性能を著しく向上できる。更に絶縁材料の堆
積後、その絶縁膜の全体もしくは一部の表層に低
溶融化物質、例えばボロン、リン、砒素等をドー
ピングし、熱処理して該絶縁膜のドーピング層を
溶融するか、或いは前記絶縁膜の全体もしくは一
部の上に低溶融性絶縁材料、例えばボロン硅化ガ
ラス（BSG）、リン硅化ガラス（PSG）、或いは砒
素硅化ガラス（AsSG）等を堆積し、この低溶融
性絶縁膜を溶融するか、いずれかの処理を施して
もよい。このような手段を採用することによつ
て、絶縁材料の堆積条件によつて第１の溝部に対
応する部分が凹状となつた場合、その凹状部を埋
めて平坦化でき、その結果全面エツチングに際し
て第１の溝部に残存した絶縁材料がその開口部の
レベルより下になるという不都合さを防止できる
等の効果を有する。
次いで、半導体基板上に堆積した絶縁膜をマス
ク材を用いずに第１の溝部以外の半導体基板部分
が露出するまでエツチング除去して少なくとも近
接した２つの溝部内に絶縁材料を残置させる。こ
の工程におけるエツチング手段としては、例えば
エツチング液或いはプラズマエツチヤントさらに
はリアクテイブイオンエツチングを用いた全面エ
ツチング法が採用し得る。
ク材を用いずに第１の溝部以外の半導体基板部分
が露出するまでエツチング除去して少なくとも近
接した２つの溝部内に絶縁材料を残置させる。こ
の工程におけるエツチング手段としては、例えば
エツチング液或いはプラズマエツチヤントさらに
はリアクテイブイオンエツチングを用いた全面エ
ツチング法が採用し得る。
次いで、絶縁材料が残置し、近接した２つ以上
の溝部間の半導体基板部分を選択エツチングして
近接した第１の溝部間に第２の溝部を設ける。こ
の場合、第１の溝部には絶縁材料で埋め込まれ、
エツチングすべき溝部間の半導体基板は該絶縁材
料に対し選択エツチング性を有するため、近接し
た２つ以上の第１の溝部が一部露出した状態でエ
ツチングしても第１の溝部に対しセルフアライン
で第２の溝部を形成できる。つづいて、半導体基
板全面に絶縁材料を第２の溝部の開口部の短い幅
の半分以上の厚さとなるように堆積する。ここに
用いる絶縁材料は前述したのと同様のものでもよ
い。ひきつづき、絶縁膜を半導体基板主面が露出
するまでエツチングして第２の溝部に絶縁材料を
残置させ、この溝部の両側の第１の溝部に残置し
た絶縁材料と一体化させることにより広幅のフイ
ールド領域を形成する。その後、フイールド領域
で分離された素子形成領域にMOS、バイポーラ
等の能動素子を形成して半導体装置を製造する。
の溝部間の半導体基板部分を選択エツチングして
近接した第１の溝部間に第２の溝部を設ける。こ
の場合、第１の溝部には絶縁材料で埋め込まれ、
エツチングすべき溝部間の半導体基板は該絶縁材
料に対し選択エツチング性を有するため、近接し
た２つ以上の第１の溝部が一部露出した状態でエ
ツチングしても第１の溝部に対しセルフアライン
で第２の溝部を形成できる。つづいて、半導体基
板全面に絶縁材料を第２の溝部の開口部の短い幅
の半分以上の厚さとなるように堆積する。ここに
用いる絶縁材料は前述したのと同様のものでもよ
い。ひきつづき、絶縁膜を半導体基板主面が露出
するまでエツチングして第２の溝部に絶縁材料を
残置させ、この溝部の両側の第１の溝部に残置し
た絶縁材料と一体化させることにより広幅のフイ
ールド領域を形成する。その後、フイールド領域
で分離された素子形成領域にMOS、バイポーラ
等の能動素子を形成して半導体装置を製造する。
しかして、本発明によれば既述した(1)〜(4)の優
れた効果を有すると共に、段差を有さない任意の
広幅のフイールド領域を形成でき、ひいては高集
積化、高性能化及び高信頼性を達成した半導体装
置を得ることができる。
れた効果を有すると共に、段差を有さない任意の
広幅のフイールド領域を形成でき、ひいては高集
積化、高性能化及び高信頼性を達成した半導体装
置を得ることができる。
次に、本発明をｎチヤンネルMOSLSIの製造に
適用した例について第６図ａ〜ｊを参照して説明
する。
適用した例について第６図ａ〜ｊを参照して説明
する。
実施例
〔〕 まず、（100）の結晶面をもつｐ型シリコ
ン基板１０１上に光蝕刻法により溝部形成予定
部が除去されたレジストパターン１０２を形成
した（第６図ａ図示）。つづいて、レジストパ
ターン１０２をマスクとしてシリコン基板１０
１をリアクテイブイオンエツチングによりエツ
チングした。この時、第６図ｂに示す如く、垂
直に近い側面をもつ複数の第１の溝部１０３１
ー１０３５が形成された。なお、溝部１０３１
は幅1.5μｍ、深さ２μｍの寸法をなし、他の
溝部とは十分離れて設けた。一方溝部１０３２
…１０５５は夫々幅１μｍ、深さ２μｍの寸法
をなし、互に１μｍの間隔をあけて近接して設
けた。ひきつづき、同レジストパターン１０２
をマスクとして基板１０１と同導電型の不純物
であるボロンを加速電圧50keV、ドーズ量５×
1012／cm2の条件でイオン注入した後、熱処理を
施して溝部１０３１ー１０３５底部にチヤンネ
ルストツパ領域としてのｐ+領域１０４…を形
成した（第６図ｃ図示）。
ン基板１０１上に光蝕刻法により溝部形成予定
部が除去されたレジストパターン１０２を形成
した（第６図ａ図示）。つづいて、レジストパ
ターン１０２をマスクとしてシリコン基板１０
１をリアクテイブイオンエツチングによりエツ
チングした。この時、第６図ｂに示す如く、垂
直に近い側面をもつ複数の第１の溝部１０３１
ー１０３５が形成された。なお、溝部１０３１
は幅1.5μｍ、深さ２μｍの寸法をなし、他の
溝部とは十分離れて設けた。一方溝部１０３２
…１０５５は夫々幅１μｍ、深さ２μｍの寸法
をなし、互に１μｍの間隔をあけて近接して設
けた。ひきつづき、同レジストパターン１０２
をマスクとして基板１０１と同導電型の不純物
であるボロンを加速電圧50keV、ドーズ量５×
1012／cm2の条件でイオン注入した後、熱処理を
施して溝部１０３１ー１０３５底部にチヤンネ
ルストツパ領域としてのｐ+領域１０４…を形
成した（第６図ｃ図示）。
〔〕 次いで、レジストパターン１０２を除去
した後、SiO2をCVD法により溝部１０３１の
開口部幅の半分（0.75μｍ）以上の厚さ（1.0
μｍ）となるように堆積した。この時、SiO2
は基板１０１上及び溝部１０３１…１０３５内
面に徐々に堆積され、第６図ｄに示す如く溝部
１０３１…１０３５の開口部まで十分埋め込ま
れたCVD−SiO2膜１０５が形成された。な
お、この堆積時においては選択酸化法の如く高
温、長時間の熱処理が解消されることにより、
ｐ+領域１０４…の再拡散は殆んど起きなかつ
た。
した後、SiO2をCVD法により溝部１０３１の
開口部幅の半分（0.75μｍ）以上の厚さ（1.0
μｍ）となるように堆積した。この時、SiO2
は基板１０１上及び溝部１０３１…１０３５内
面に徐々に堆積され、第６図ｄに示す如く溝部
１０３１…１０３５の開口部まで十分埋め込ま
れたCVD−SiO2膜１０５が形成された。な
お、この堆積時においては選択酸化法の如く高
温、長時間の熱処理が解消されることにより、
ｐ+領域１０４…の再拡散は殆んど起きなかつ
た。
〔〕 次いで、CVD−SiO2膜１０５を弗化アン
モンでシリコン基板１０１主面が露出するまで
全面エツチングした。この時、基板１０１上の
CVD−SiO2膜部分の膜厚分だけ除去され、第
６図ｅに示す如く第１の溝部１０３１…１０３
５内にのみCVD−SiO2１０５′…が残置した。
モンでシリコン基板１０１主面が露出するまで
全面エツチングした。この時、基板１０１上の
CVD−SiO2膜部分の膜厚分だけ除去され、第
６図ｅに示す如く第１の溝部１０３１…１０３
５内にのみCVD−SiO2１０５′…が残置した。
〔〕 次いで、互に近接して設けられた第１の
溝部１０３２…１０３５の両端の溝部１０３
２，１０３５の残存CVD−SiO2１０５′上の一
部から該溝部間の領域以外をレジスト膜１０６
で覆つた後、リアクテイブイオンエツチングを
施した。この時、第６図ｆに示す如く、レジス
ト膜１０６から露出した溝部１０３２…１０３
５間のシリコン基板１０１部分が選択的に除去
され垂直に近い側面をもち、幅１μｍ、深さ２
μｍの３つの第２の溝部１０７１…１０７３が
形成された。ひきつづき、同レジスト膜１０６
をマスクとして基板１０１と同導電型の不純物
であるボロンを加速電圧50keV、ドーズ量５×
1012／cm2の条件でイオン注入した後、熱処理を
施して前記第２の溝部１０７１…１０７３の底
部にチヤンネルストツパ領域としてのｐ+領域
１０４′を形成した（第６図ｇ図示）。
溝部１０３２…１０３５の両端の溝部１０３
２，１０３５の残存CVD−SiO2１０５′上の一
部から該溝部間の領域以外をレジスト膜１０６
で覆つた後、リアクテイブイオンエツチングを
施した。この時、第６図ｆに示す如く、レジス
ト膜１０６から露出した溝部１０３２…１０３
５間のシリコン基板１０１部分が選択的に除去
され垂直に近い側面をもち、幅１μｍ、深さ２
μｍの３つの第２の溝部１０７１…１０７３が
形成された。ひきつづき、同レジスト膜１０６
をマスクとして基板１０１と同導電型の不純物
であるボロンを加速電圧50keV、ドーズ量５×
1012／cm2の条件でイオン注入した後、熱処理を
施して前記第２の溝部１０７１…１０７３の底
部にチヤンネルストツパ領域としてのｐ+領域
１０４′を形成した（第６図ｇ図示）。
〔〕 次いで、レジスト膜１０６を除去した
後、SiO2をCVD法により溝部１０７１…１０
７３の開口部幅の半分（0.5μｍ）以上の厚さ
（0.8μｍ）となるように堆積した。この時、
SiO2は基板１０１上及び第２の溝部１０７１
…１０７３内面に徐々に堆積され、第６図ｈに
示す如く第２の溝部１０７１…１０７３の開口
部まで十分埋め込まれたCVD−SiO2膜１０８
が形成された。なお、このCVD過程で第１の
溝部１０３２…１０３５底部のｐ+領域１０４
…と第２の溝部１０７１…１０７３底部のｐ+
領域１０４′…が一体化されて広幅のｐ+領域１
０４′が形成された。
後、SiO2をCVD法により溝部１０７１…１０
７３の開口部幅の半分（0.5μｍ）以上の厚さ
（0.8μｍ）となるように堆積した。この時、
SiO2は基板１０１上及び第２の溝部１０７１
…１０７３内面に徐々に堆積され、第６図ｈに
示す如く第２の溝部１０７１…１０７３の開口
部まで十分埋め込まれたCVD−SiO2膜１０８
が形成された。なお、このCVD過程で第１の
溝部１０３２…１０３５底部のｐ+領域１０４
…と第２の溝部１０７１…１０７３底部のｐ+
領域１０４′…が一体化されて広幅のｐ+領域１
０４′が形成された。
〔〕 次いで、CVD−SiO2膜１０８を弗化アン
モンで、シリコン基板１０１主面が露出するま
で全面エツチングした。この時、第６図ｉに示
す如く基板１０１上のCVD−SiO2膜部分の膜
厚分だけ除去され、第２の溝部１０７１…１０
７３にCVD−SiO2１０８′…が残置し、この溝
部１０７１…１０７３両側の第１の溝部１０３
２…１０３５に残置したCVD−SiO2１０５′と
一体化されることによりり広幅（７μｍ）のフ
イールド領域１０９が形成された。なお、第１
の溝部１０３１に残置したCVD−SiO2１０
５′は幅1.5μｍのフイールド領域１０９′とし
て利用される。その後、狭いフイールド領域１
０９′と広幅のフイールド領域１０９で分離さ
れた島状の素子形成領域にゲート酸化膜１１０
を介して多結晶シリコンからなるゲート電極１
１１を形成し、砒素拡散を行なつて、ソース、
ドレインとしてのｎ+領域１１２，１１３を形
成した。更に、CVD−SiO2からなる層間絶縁
膜１１４を堆積し、ゲート電極１１１及びｎ+
領域１１２，１１３，に対応する層間絶縁膜１
１４部分にコンタクトホール１１５…（ゲート
電極のコンタクトホールは図示せず）を開孔し
た後、全面にAl膜を真空蒸着し、電極分離を
施してソース取出しAl電極１１６、ドレイン
取出しAl電極１１７及びゲート取出しAl電極
（図示せず）を形成してｎチヤンネルMOSLSI
を製造した（第６図ｊ図示）。
モンで、シリコン基板１０１主面が露出するま
で全面エツチングした。この時、第６図ｉに示
す如く基板１０１上のCVD−SiO2膜部分の膜
厚分だけ除去され、第２の溝部１０７１…１０
７３にCVD−SiO2１０８′…が残置し、この溝
部１０７１…１０７３両側の第１の溝部１０３
２…１０３５に残置したCVD−SiO2１０５′と
一体化されることによりり広幅（７μｍ）のフ
イールド領域１０９が形成された。なお、第１
の溝部１０３１に残置したCVD−SiO2１０
５′は幅1.5μｍのフイールド領域１０９′とし
て利用される。その後、狭いフイールド領域１
０９′と広幅のフイールド領域１０９で分離さ
れた島状の素子形成領域にゲート酸化膜１１０
を介して多結晶シリコンからなるゲート電極１
１１を形成し、砒素拡散を行なつて、ソース、
ドレインとしてのｎ+領域１１２，１１３を形
成した。更に、CVD−SiO2からなる層間絶縁
膜１１４を堆積し、ゲート電極１１１及びｎ+
領域１１２，１１３，に対応する層間絶縁膜１
１４部分にコンタクトホール１１５…（ゲート
電極のコンタクトホールは図示せず）を開孔し
た後、全面にAl膜を真空蒸着し、電極分離を
施してソース取出しAl電極１１６、ドレイン
取出しAl電極１１７及びゲート取出しAl電極
（図示せず）を形成してｎチヤンネルMOSLSI
を製造した（第６図ｊ図示）。
本実施例で得たMOSLSIは狭い幅のフイールド
領域１０９′と広幅のフイールド領域１０９を有
すると共に、フイールド領域１０９，１０９′形
成後のシリコン基板１０１は前記工程の第６図(i)
に示す如く、フイールド領域と素子形成領域の間
に段差がなく平坦であるため、Al電極１１６，
１１７を形成した場合、フイールド領域と素子形
成領域間で段切れを起こすのを防止できた。ま
た、チヤンネルストツパ領域としてのｐ+領域１
０４，１０４′は溝部１０３１，１０３２…１０
３５，１０７１…１０７３底部に存在するため、
素子形成領域まで拡散することなく、ナロウチヤ
ンネル効果などによる素子特性の劣化、ｐ+領域
１０４，１０４′とソース、ドレインとしてのｎ+
領域１１２，１１，の接合によるｎ+領域１１
２，１１３の浮遊容量の増大を防止できた。その
他、素子間のリーク電流の発生防止等を達成し高
性能、高集積度のMOSLSIを得ることができた。
領域１０９′と広幅のフイールド領域１０９を有
すると共に、フイールド領域１０９，１０９′形
成後のシリコン基板１０１は前記工程の第６図(i)
に示す如く、フイールド領域と素子形成領域の間
に段差がなく平坦であるため、Al電極１１６，
１１７を形成した場合、フイールド領域と素子形
成領域間で段切れを起こすのを防止できた。ま
た、チヤンネルストツパ領域としてのｐ+領域１
０４，１０４′は溝部１０３１，１０３２…１０
３５，１０７１…１０７３底部に存在するため、
素子形成領域まで拡散することなく、ナロウチヤ
ンネル効果などによる素子特性の劣化、ｐ+領域
１０４，１０４′とソース、ドレインとしてのｎ+
領域１１２，１１，の接合によるｎ+領域１１
２，１１３の浮遊容量の増大を防止できた。その
他、素子間のリーク電流の発生防止等を達成し高
性能、高集積度のMOSLSIを得ることができた。
以上詳述した如く、本発明によればマスク合せ
余裕度をとることなく微細或いは広幅等任意のフ
イールド領域を溝部に対してセルフアラインで形
成でき、もつて高集積度、高信頼性及び高性能の
半導体装置を製造し得る方法を提供できるもので
ある。
余裕度をとることなく微細或いは広幅等任意のフ
イールド領域を溝部に対してセルフアラインで形
成でき、もつて高集積度、高信頼性及び高性能の
半導体装置を製造し得る方法を提供できるもので
ある。
第１図ａ〜ｆは従来の選択酸化法を採用したｎ
チヤンネルMOSLSIの製造工程を示す断面図、第
２図は前記工程の選択酸化後の基板状態を示す拡
大断面図、第３図ａ，ｂは従来の選択酸化法によ
る問題点を説明するための断面図、第４図ａ〜ｆ
は本出願人が既に提案した方法によるｎチヤンネ
ルMOSLSIの製造工程を示す断面図、第５図は第
４図ａ〜ｆの変形手段によりフイールド領域を形
成した状態を示す断面図、第６図ａ〜ｊは本発明
の実施例におけるｎチヤンネルMOSLSIの製造工
程を示す断面図である。 １０１……ｐ型シリコン基板、１０３１，１０
３５……第１の溝部、１０４，１０４′……ｐ+領
域（チヤンネルストツパ領域）、１０５，１０８
……CVD−SiO2膜、１０７１…１０７３……第
２の溝部、１０９，１０９′……フイールド領
域、１１１……ゲート電極、１１２，１１，……
ｎ+領域（ソース、ドレイン）、１１６，１１７…
…Al電極。
チヤンネルMOSLSIの製造工程を示す断面図、第
２図は前記工程の選択酸化後の基板状態を示す拡
大断面図、第３図ａ，ｂは従来の選択酸化法によ
る問題点を説明するための断面図、第４図ａ〜ｆ
は本出願人が既に提案した方法によるｎチヤンネ
ルMOSLSIの製造工程を示す断面図、第５図は第
４図ａ〜ｆの変形手段によりフイールド領域を形
成した状態を示す断面図、第６図ａ〜ｊは本発明
の実施例におけるｎチヤンネルMOSLSIの製造工
程を示す断面図である。 １０１……ｐ型シリコン基板、１０３１，１０
３５……第１の溝部、１０４，１０４′……ｐ+領
域（チヤンネルストツパ領域）、１０５，１０８
……CVD−SiO2膜、１０７１…１０７３……第
２の溝部、１０９，１０９′……フイールド領
域、１１１……ゲート電極、１１２，１１，……
ｎ+領域（ソース、ドレイン）、１１６，１１７…
…Al電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の所望部分に垂直もしくは垂直に
近い側面を有する第１の溝部を少なくとも２つ以
上近接して設ける工程と、第１の溝部を含む半導
体基板全面に絶縁材料を少なくとも前記近接した
２つ以上の溝部の開口部の短い幅の半分以上の厚
さとなるように堆積する工程と、この絶縁膜を半
導体基板主面が露出するまでエツチングして少な
くとも近接した２つ以上の溝部内に絶縁材料を残
置させる工程と、絶縁材料が残置し、近接した２
つ以上の溝部間の半導体基板部分を選択エツチン
グして第２の溝部を設ける工程と、半導体基板全
面に絶縁材料を第２の溝部の開口部の短い幅の半
分以上の厚さとなるように堆積する工程と、この
絶縁膜と半導体基板主面が露出するまでエツチン
グして第２の溝部に絶縁材料を残置させ、この溝
部の両側の第１の溝部に残置した絶縁材料と一体
化させることにより広幅のフイールド領域を形成
する工程とを具備したことを特徴とする半導体装
置の製造方法。 ２ 少なくとも半導体基板に第１の溝部を設けた
後、又は同基板に第２の溝部を設けた後に基板と
同導電型の不純物を各溝部内に夫々選択的にドー
ピングすることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ３ 少なくとも半導体基板に第１の溝部を設けた
後、又は第２の溝部を設けた後に、半導体基板全
面もしくは少なくとも、溝部の一部を酸化又は窒
化処理して溝部が塞がれない程度の酸化膜又は窒
化膜を成長せしめることを特徴とする特許請求の
範囲第１項又は第２項記載の半導体装置の製造方
法。 ４ 少なくとも第１の溝部を設けた半導体基板に
絶縁材料を堆積後、又は第２の溝部を設けた半導
体基板に絶縁材料を堆積後、絶縁膜の全体もしく
は一部の表層に低溶融化物質をドーピングし、し
かる後に絶縁膜のドーピング層を溶融化せしめる
ことを特徴とする特許請求の範囲第１項乃至第３
項いるれか記載の半導体装置の製造方法。 ５ 少なくとも第１の溝部を設けた半導体基板に
絶縁材料を堆積後、又は第２の溝部を設けた同基
板に絶縁材料を堆積後、絶縁膜の全体もしくは一
部の上に低融性絶縁膜を堆積し、しかる後これを
溶融化せしめることを特徴とする特許請求の範囲
第１項乃至第３項いずれか記載の半導体装置の製
造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9722380A JPS5723239A (en) | 1980-07-16 | 1980-07-16 | Manufacture of semiconductor device |
| US06/282,642 US4394196A (en) | 1980-07-16 | 1981-07-13 | Method of etching, refilling and etching dielectric grooves for isolating micron size device regions |
| DE8686116670T DE3177250D1 (de) | 1980-07-16 | 1981-07-14 | Verfahren zur herstellung einer halbleiteranordnung mit dielektrischen isolationszonen. |
| EP86116670A EP0245538B1 (en) | 1980-07-16 | 1981-07-14 | Method for manufacturing a semiconductor device comprising dielectric isolation regions |
| DE8181105523T DE3177018D1 (en) | 1980-07-16 | 1981-07-14 | Method of manufacturing a semiconductor device comprising a dielectric insulating region |
| EP81105523A EP0044082B1 (en) | 1980-07-16 | 1981-07-14 | Method of manufacturing a semiconductor device comprising a dielectric insulating region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9722380A JPS5723239A (en) | 1980-07-16 | 1980-07-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723239A JPS5723239A (en) | 1982-02-06 |
| JPS6119111B2 true JPS6119111B2 (ja) | 1986-05-15 |
Family
ID=14186628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9722380A Granted JPS5723239A (en) | 1980-07-16 | 1980-07-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723239A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034034A (ja) * | 1983-08-05 | 1985-02-21 | Hitachi Ltd | 半導体装置 |
| JP2870793B2 (ja) * | 1989-04-14 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6426305B1 (en) | 2001-07-03 | 2002-07-30 | International Business Machines Corporation | Patterned plasma nitridation for selective epi and silicide formation |
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| KR101575818B1 (ko) | 2009-08-18 | 2015-12-08 | 삼성전자주식회사 | 활성 영역 구조물의 형성방법 |
-
1980
- 1980-07-16 JP JP9722380A patent/JPS5723239A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723239A (en) | 1982-02-06 |
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