JP2870793B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2870793B2 JP2870793B2 JP1094888A JP9488889A JP2870793B2 JP 2870793 B2 JP2870793 B2 JP 2870793B2 JP 1094888 A JP1094888 A JP 1094888A JP 9488889 A JP9488889 A JP 9488889A JP 2870793 B2 JP2870793 B2 JP 2870793B2
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- groove
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、特に、トレ
ンチ分離領域を有する半導体装置の製造方法に関する。
ンチ分離領域を有する半導体装置の製造方法に関する。
［従来の技術］ 従来のトレンチ分離構造を有する半導体装置について
第３図（ａ）および（ｂ）を参照して説明する。第３図
（ａ）に示すように、Ｐ型シリコン基板301上には、Ｎ
型エピタキシャル層303が形成されており、素子領域は
トレンチによって他から分離されている。トレンチは、
エピタキシャル層303より深く溝を形成し、その内壁を
酸化膜で被覆した後溝内を多結晶シリコン317で充填し
て形成したものである。素子領域内には、高濃度Ｎ型埋
込み層302が形成され、埋込み層302上のエピタキシャル
層303内には、ベース領域309、エミッタ領域310および
コレクタ取出し領域311が形成されており、これら各領
域には、酸化膜304に形成されたコンタクト孔を介して
アルミニウム電極312が接触している。また、第３図
（ｂ）に示すものでは、素子領域以外の領域すなわち、
フィールド領域にLOCOS技術を用いて1.0〜1.5μｍ程度
の酸化膜303を形成している。
第３図（ａ）および（ｂ）を参照して説明する。第３図
（ａ）に示すように、Ｐ型シリコン基板301上には、Ｎ
型エピタキシャル層303が形成されており、素子領域は
トレンチによって他から分離されている。トレンチは、
エピタキシャル層303より深く溝を形成し、その内壁を
酸化膜で被覆した後溝内を多結晶シリコン317で充填し
て形成したものである。素子領域内には、高濃度Ｎ型埋
込み層302が形成され、埋込み層302上のエピタキシャル
層303内には、ベース領域309、エミッタ領域310および
コレクタ取出し領域311が形成されており、これら各領
域には、酸化膜304に形成されたコンタクト孔を介して
アルミニウム電極312が接触している。また、第３図
（ｂ）に示すものでは、素子領域以外の領域すなわち、
フィールド領域にLOCOS技術を用いて1.0〜1.5μｍ程度
の酸化膜303を形成している。
［発明が解決しようとする問題点］ 上述した第３図（ａ）に示した従来の絶縁分離構造で
は、素子領域以外の領域の絶縁分離を行っていないの
で、配線とエピタキシャル層間の寄生容量や寄生MOSト
ランジスタ効果を低減することが困難である。また、LO
COS技術と組み合わせた第３図（ｂ）の場合では、寄生
効果は低減するものの、LOCOS法による酸化膜318のバー
ズ・ビークがトレンチ溝と接触しないようにその間に２
〜３μｍ程度の間隔を設ける必要があるので、この構造
は微細化には適さないものである。
は、素子領域以外の領域の絶縁分離を行っていないの
で、配線とエピタキシャル層間の寄生容量や寄生MOSト
ランジスタ効果を低減することが困難である。また、LO
COS技術と組み合わせた第３図（ｂ）の場合では、寄生
効果は低減するものの、LOCOS法による酸化膜318のバー
ズ・ビークがトレンチ溝と接触しないようにその間に２
〜３μｍ程度の間隔を設ける必要があるので、この構造
は微細化には適さないものである。
［問題点を解決するための手段］ 本発明による半導体装置の製造方法は、半導体基板の
上のフィールド領域には深い溝と浅い溝とが交互に形成
され、かつ、前記半導体基板の素子領域に隣接する溝は
深い溝となっており、それぞれの溝は充填材によって充
填されている半導体装置の製造方法であって、 （ａ）前記半導体基板の素子形成領域および浅い溝の形
成領域上を覆う第１のマスク材を形成する工程と、 （ｂ）前記第１のマスク材をマスクとして半導体基板を
エッチングして深い溝を形成する工程と、 （ｃ）前記深い溝を充填材にて充填する工程と、 （ｄ）前記半導体基板の素子形成領域上を覆う第２のマ
スク材を形成する工程と、 （ｅ）前記第２のマスク材および前記充填材をマスクと
して半導体基板をエッチングして浅い溝を形成する工程
と、 （ｆ）前記浅い溝を充填材にて充填する工程と、 を具備することを特徴としている。
上のフィールド領域には深い溝と浅い溝とが交互に形成
され、かつ、前記半導体基板の素子領域に隣接する溝は
深い溝となっており、それぞれの溝は充填材によって充
填されている半導体装置の製造方法であって、 （ａ）前記半導体基板の素子形成領域および浅い溝の形
成領域上を覆う第１のマスク材を形成する工程と、 （ｂ）前記第１のマスク材をマスクとして半導体基板を
エッチングして深い溝を形成する工程と、 （ｃ）前記深い溝を充填材にて充填する工程と、 （ｄ）前記半導体基板の素子形成領域上を覆う第２のマ
スク材を形成する工程と、 （ｅ）前記第２のマスク材および前記充填材をマスクと
して半導体基板をエッチングして浅い溝を形成する工程
と、 （ｆ）前記浅い溝を充填材にて充填する工程と、 を具備することを特徴としている。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ｇ）は、本発明の一実施例により製作された
半導体装置を示す一部断面斜視図である。同図におい
て、101はＰ型シリコン基板、102は高濃度Ｎ型埋込み
層、103はＮ型エピタキシャル層、104は酸化膜、106は
深く埋め込んだ酸化膜、108は浅く埋め込んだ酸化膜、1
09はベース領域、110はエミッタ領域、111はコレクタ取
出し領域、112はアルミニウム電極である。
半導体装置を示す一部断面斜視図である。同図におい
て、101はＰ型シリコン基板、102は高濃度Ｎ型埋込み
層、103はＮ型エピタキシャル層、104は酸化膜、106は
深く埋め込んだ酸化膜、108は浅く埋め込んだ酸化膜、1
09はベース領域、110はエミッタ領域、111はコレクタ取
出し領域、112はアルミニウム電極である。
次に、第１図（ａ）〜（ｆ）を参照して本発明の一実
施例について説明する。まず、Ｐ型シリコン基板101上
に高濃度Ｎ型埋込み層102を形成し、Ｎ型エピタキシャ
ル層103を成長させ、その表面に膜厚1000〜5000Å程度
の酸化膜104aを形成する［第１図（ａ）］。次いで、フ
ォトレジストをマスクに用い、シリコン基板に深い溝10
5を異方性ドライエッチングにより形成する。この溝の
深さはエピタキシャル層103の約２倍程度が望ましい。
また、溝の幅は1.0〜1.5μｍ、素子領域以外での溝の間
隔も1.0〜1.5μｍ程度にする［第１図（ｂ）］。続い
て、CVD法により酸化膜106を堆積し、これをエッチ・バ
ックして酸化膜106を溝に埋め込む［第１図（ｃ）］。
次に、素子領域にフォトレジスト107を選択的に形成し
［第１図（ｄ）］、シリコンに等方的なドライエッチン
グを施す。この時のエッチング深さは1.0〜1.5μｍ程度
が最適である。エッチング後、フォトレジスト107を除
去する［第１図（ｅ）］。次に、上記した方法と同様の
方法で、浅い溝に酸化膜108を形成する［第１図
（ｆ）］。最後に、素子領域にベース領域109、エミッ
タ領域110、コレクタ取出し領域111、アルミニウム電極
112を形成して、第１図（ｇ）に示す半導体装置の製造
を完了する。
施例について説明する。まず、Ｐ型シリコン基板101上
に高濃度Ｎ型埋込み層102を形成し、Ｎ型エピタキシャ
ル層103を成長させ、その表面に膜厚1000〜5000Å程度
の酸化膜104aを形成する［第１図（ａ）］。次いで、フ
ォトレジストをマスクに用い、シリコン基板に深い溝10
5を異方性ドライエッチングにより形成する。この溝の
深さはエピタキシャル層103の約２倍程度が望ましい。
また、溝の幅は1.0〜1.5μｍ、素子領域以外での溝の間
隔も1.0〜1.5μｍ程度にする［第１図（ｂ）］。続い
て、CVD法により酸化膜106を堆積し、これをエッチ・バ
ックして酸化膜106を溝に埋め込む［第１図（ｃ）］。
次に、素子領域にフォトレジスト107を選択的に形成し
［第１図（ｄ）］、シリコンに等方的なドライエッチン
グを施す。この時のエッチング深さは1.0〜1.5μｍ程度
が最適である。エッチング後、フォトレジスト107を除
去する［第１図（ｅ）］。次に、上記した方法と同様の
方法で、浅い溝に酸化膜108を形成する［第１図
（ｆ）］。最後に、素子領域にベース領域109、エミッ
タ領域110、コレクタ取出し領域111、アルミニウム電極
112を形成して、第１図（ｇ）に示す半導体装置の製造
を完了する。
上記のように深い溝をシリコンとはエッチング性の異
なる材料によって充填した場合には、浅い溝は自己整合
的に形成することができる。上記実施例では、浅い溝に
も酸化膜を充填していたが、これを多結晶シリコンに替
えてもよい。その場合には、浅い溝の底面には酸化膜を
形成するのが望ましい。
なる材料によって充填した場合には、浅い溝は自己整合
的に形成することができる。上記実施例では、浅い溝に
も酸化膜を充填していたが、これを多結晶シリコンに替
えてもよい。その場合には、浅い溝の底面には酸化膜を
形成するのが望ましい。
また、上記実施例では深い溝を短冊状に形成していた
が、これを格子状に変更してもよい。さらに、上記実施
例におけるバイポーラ型素子をMOS型素子に置き替える
こともできる。
が、これを格子状に変更してもよい。さらに、上記実施
例におけるバイポーラ型素子をMOS型素子に置き替える
こともできる。
次に、第２図を参照して本発明の他の実施例により製
作された半導体装置について説明する。第２図（ａ）は
この実施例により製作された半導体装置を示す平面図で
あり、第２図（ｂ）〜（ｄ）は、それぞれ第２図（ａ）
のＢ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線断面図であって、
これらの図において、第１図の実施例の部分と共通する
部分には下２桁が共通する参照番号が付されている。こ
の実施例により製作された半導体装置では、浅い溝が形
成される領域の一部において拡散抵抗と多結晶シリコン
抵抗とが形成されている。拡散抵抗は、それを形成すべ
き部分のエピタキシャル層203を浅い溝を形成する際に
そのまま残しておきそこにＰ型拡散領域214を形成する
ことによって形成したものであり、また、多結晶シリコ
ン抵抗は、浅い溝の酸化膜を一部除去してそこに多結晶
シリコン層213を埋め込むことによって形成したもので
ある。多結晶シリコン層213の上、下面には、それぞ
れ、酸化膜215、216が形成されており、また、Ｐ型拡散
領域214の上面は酸化膜215で覆われている。
作された半導体装置について説明する。第２図（ａ）は
この実施例により製作された半導体装置を示す平面図で
あり、第２図（ｂ）〜（ｄ）は、それぞれ第２図（ａ）
のＢ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線断面図であって、
これらの図において、第１図の実施例の部分と共通する
部分には下２桁が共通する参照番号が付されている。こ
の実施例により製作された半導体装置では、浅い溝が形
成される領域の一部において拡散抵抗と多結晶シリコン
抵抗とが形成されている。拡散抵抗は、それを形成すべ
き部分のエピタキシャル層203を浅い溝を形成する際に
そのまま残しておきそこにＰ型拡散領域214を形成する
ことによって形成したものであり、また、多結晶シリコ
ン抵抗は、浅い溝の酸化膜を一部除去してそこに多結晶
シリコン層213を埋め込むことによって形成したもので
ある。多結晶シリコン層213の上、下面には、それぞ
れ、酸化膜215、216が形成されており、また、Ｐ型拡散
領域214の上面は酸化膜215で覆われている。
この実施例では、フィールド領域に十分に厚い酸化膜
を形成しつつ、その一部の領域を用いて、寄生容量が少
なくかつ表面が平坦な抵抗を形成することができる。
を形成しつつ、その一部の領域を用いて、寄生容量が少
なくかつ表面が平坦な抵抗を形成することができる。
［発明の効果］ 以上説明したように、本発明は、フィールド領域内に
深い溝と浅い溝とを交互に設け、それぞれの溝を酸化物
等の充填材で充填したものであるので、本発明によれ
ば、配線によって生じる寄生MOS効果や寄生容量を、素
子分離のために余分のマージンを伴うことなくまた工数
の大幅な増加を招くことなく、低減することができる。
また、本発明によれば、半導体と充填材との密着性を改
善することができ、温度サイクルによって生じるクラッ
ク、剥離を防止することができる。
深い溝と浅い溝とを交互に設け、それぞれの溝を酸化物
等の充填材で充填したものであるので、本発明によれ
ば、配線によって生じる寄生MOS効果や寄生容量を、素
子分離のために余分のマージンを伴うことなくまた工数
の大幅な増加を招くことなく、低減することができる。
また、本発明によれば、半導体と充填材との密着性を改
善することができ、温度サイクルによって生じるクラッ
ク、剥離を防止することができる。
第１図（ｇ）は、本発明の実施例により製作された半導
体装置を示す断面部を含む斜視図、第１図（ａ）〜
（ｆ）は、本発明の一実施例の製造工程段階を示す断面
図、第２図（ａ）は、本発明の他の実施例により製作さ
れた半導体装置を示す平面図、第２図（ｂ）〜（ｄ）
は、それぞれ、第２図（ａ）のＢ−Ｂ線、Ｃ−Ｃ線およ
びＤ−Ｄ線における断面図、第３図（ａ）、（ｂ）は、
それぞれ、従来例を示す断面図である。 101、201、301……Ｐ型シリコン基板、102、202、302…
…高濃度Ｎ型埋込み層、103、203、303……Ｎ型エキタ
キシャル層、104、104a、304……酸化膜、105……溝、1
06、206……酸化膜、107……フォトレジスト、108、208
……酸化膜、109、309……ベース領域、110、310……エ
ミッタ領域、111、311……コレクタ取出し領域、112、2
12、312……アルミニウム電極、213……多結晶シリコン
層、214……Ｐ型拡散領域、215、216……酸化膜、317…
…多結晶シリコン、318……酸化膜。
体装置を示す断面部を含む斜視図、第１図（ａ）〜
（ｆ）は、本発明の一実施例の製造工程段階を示す断面
図、第２図（ａ）は、本発明の他の実施例により製作さ
れた半導体装置を示す平面図、第２図（ｂ）〜（ｄ）
は、それぞれ、第２図（ａ）のＢ−Ｂ線、Ｃ−Ｃ線およ
びＤ−Ｄ線における断面図、第３図（ａ）、（ｂ）は、
それぞれ、従来例を示す断面図である。 101、201、301……Ｐ型シリコン基板、102、202、302…
…高濃度Ｎ型埋込み層、103、203、303……Ｎ型エキタ
キシャル層、104、104a、304……酸化膜、105……溝、1
06、206……酸化膜、107……フォトレジスト、108、208
……酸化膜、109、309……ベース領域、110、310……エ
ミッタ領域、111、311……コレクタ取出し領域、112、2
12、312……アルミニウム電極、213……多結晶シリコン
層、214……Ｐ型拡散領域、215、216……酸化膜、317…
…多結晶シリコン、318……酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３３１ 29/73
Claims (2)
- 【請求項１】半導体基板の上のフィールド領域には深い
溝と浅い溝とが交互に形成され、かつ、前記半導体基板
の素子領域に隣接する溝は深い溝となっており、それぞ
れの溝は充填材によって充填されている半導体装置の製
造方法であって、 （ａ） 前記半導体基板の素子形成領域および浅い溝の
形成領域上を覆う第１のマスク材を形成する工程と、 （ｂ） 前記第１のマスク材をマスクとして半導体基板
をエッチングして深い溝を形成する工程と、 （ｃ） 前記深い溝を充填材にて充填する工程と、 （ｄ） 前記半導体基板の素子形成領域上を覆う第２の
マスク材を形成する工程と、 （ｅ） 前記第２のマスク材および前記充填材をマスク
として半導体基板をエッチングして前記深い溝よりも深
さの浅い浅い溝を形成する工程と、 （ｆ） 前記浅い溝を充填材にて充填する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】前記（ｄ）の工程において、浅い溝の形成
される領域の一部にも第２のマスク材を形成し、その後
にその領域に受動素子を形成する工程が付加されること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094888A JP2870793B2 (ja) | 1989-04-14 | 1989-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094888A JP2870793B2 (ja) | 1989-04-14 | 1989-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272745A JPH02272745A (ja) | 1990-11-07 |
| JP2870793B2 true JP2870793B2 (ja) | 1999-03-17 |
Family
ID=14122586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094888A Expired - Lifetime JP2870793B2 (ja) | 1989-04-14 | 1989-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870793B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| DE69738012T2 (de) | 1996-11-26 | 2007-12-13 | Matsushita Electric Industrial Co., Ltd., Kadoma | Halbleitervorrichtung und deren Herstellungsverfahren |
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723239A (en) * | 1980-07-16 | 1982-02-06 | Toshiba Corp | Manufacture of semiconductor device |
| JPS60144961A (ja) * | 1984-01-04 | 1985-07-31 | Nec Corp | 半導体集積回路 |
-
1989
- 1989-04-14 JP JP1094888A patent/JP2870793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02272745A (ja) | 1990-11-07 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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