JPS6257108B2 - - Google Patents
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- JPS6257108B2 JPS6257108B2 JP11279079A JP11279079A JPS6257108B2 JP S6257108 B2 JPS6257108 B2 JP S6257108B2 JP 11279079 A JP11279079 A JP 11279079A JP 11279079 A JP11279079 A JP 11279079A JP S6257108 B2 JPS6257108 B2 JP S6257108B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】
本発明はバイポーラ集積回路の製造方法に関す
る。
る。
従来のバイポーラ集積回路の製造方法において
は、素子のアイソレーシヨン、ベース、エミツタ
の位置決めのためには複数のマスクを必要とする
欠点がある。
は、素子のアイソレーシヨン、ベース、エミツタ
の位置決めのためには複数のマスクを必要とする
欠点がある。
本発明は、以上のような欠点をなくし、素子の
アイソレーシヨン、ベース、エミツタ、およびコ
レクタコンタクトの位置決めが１回のホトマスク
工程でできるバイポーラ集積回路の製造方法を提
供するものである。
アイソレーシヨン、ベース、エミツタ、およびコ
レクタコンタクトの位置決めが１回のホトマスク
工程でできるバイポーラ集積回路の製造方法を提
供するものである。
以下に本発明の製造工程を図面により詳細に説
明する。
明する。
第１図乃至第１３図は本発明のバイポーラ集積
回路の製造工程の説明図である。
回路の製造工程の説明図である。
第１図ａにおいて、１は単エミツタトランジス
タのエミツタ、アイソレーシヨン自己整合用のマ
スクパターンを、図ｂにおいて、３はECL（エ
ミツタ結合論理）メモリセル等に使用する２エミ
ツタトランジスタのエミツタ、アイソレーシヨン
自己整合用のマスクパターンを示す。図示のよう
に、基本寸法６μ前後のものが本発明の製法に適
している。図において、左側の長方形２および４
はいずれもコレクタ電極取出しのためのものであ
る。
タのエミツタ、アイソレーシヨン自己整合用のマ
スクパターンを、図ｂにおいて、３はECL（エ
ミツタ結合論理）メモリセル等に使用する２エミ
ツタトランジスタのエミツタ、アイソレーシヨン
自己整合用のマスクパターンを示す。図示のよう
に、基本寸法６μ前後のものが本発明の製法に適
している。図において、左側の長方形２および４
はいずれもコレクタ電極取出しのためのものであ
る。
第２図に示すように、通常の方法で作製した
n+埋込み層５、ｎ形エピタキシヤル層６および
コレクタ電極取出し用n+拡散層７を有するｐ形Si
基板８を用意する。
n+埋込み層５、ｎ形エピタキシヤル層６および
コレクタ電極取出し用n+拡散層７を有するｐ形Si
基板８を用意する。
第３図に示すように、上記Si基板８をかるく酸
化し、酸化膜９を形成した後、その上にCVD法
等によりSi3N4膜１０、多結晶Si膜１１、リン珪
酸ガラス（PSG）膜１２、Si3N4膜１３、SiO2膜
１４を順次被着、形成する。
化し、酸化膜９を形成した後、その上にCVD法
等によりSi3N4膜１０、多結晶Si膜１１、リン珪
酸ガラス（PSG）膜１２、Si3N4膜１３、SiO2膜
１４を順次被着、形成する。
第４図に示すように、第１図のａ又はｂのホト
マスクを用いて、SiO2膜１４、Si3N4膜１３を順
次エツチし、この両膜により第１図のパターンを
所定位置に形成した後、反応性スパツタ法を用い
て、露出しているPSG膜１２、ついでその下の多
結晶Si膜１１を選択エツチする。このとき、上記
パターン上に残つていたSiO2膜１４も同時に除
去される。このようにして、ｎ形エピタキシヤル
層６のエミツタ形成領域上及びコレクタ取出し電
極用n+拡散層７上にSiO2膜９及びSi3N4膜１０を
介してそれぞれ多結晶Si膜１１′、PSG膜１２′、
Si3N4膜１３′の三層からなる幅約６μのエミツタ
部用パターン１５と多結晶Si膜１１″、PSG膜１
２″、Si3N4膜１３″の三層からなる幅約４μのコ
レクタ取出し電極用パターン１６が形成される。
マスクを用いて、SiO2膜１４、Si3N4膜１３を順
次エツチし、この両膜により第１図のパターンを
所定位置に形成した後、反応性スパツタ法を用い
て、露出しているPSG膜１２、ついでその下の多
結晶Si膜１１を選択エツチする。このとき、上記
パターン上に残つていたSiO2膜１４も同時に除
去される。このようにして、ｎ形エピタキシヤル
層６のエミツタ形成領域上及びコレクタ取出し電
極用n+拡散層７上にSiO2膜９及びSi3N4膜１０を
介してそれぞれ多結晶Si膜１１′、PSG膜１２′、
Si3N4膜１３′の三層からなる幅約６μのエミツタ
部用パターン１５と多結晶Si膜１１″、PSG膜１
２″、Si3N4膜１３″の三層からなる幅約４μのコ
レクタ取出し電極用パターン１６が形成される。
第５図に示すように、上記パターン１５および
１６のPSG膜１２′，１２″を周囲から約２μだけ
HF−NH4F液でサイドエツチする。このとき、
パターン１５では図示のように幅約２μのPSG膜
１２′が残るが、パターン１６ではPSG膜１２″は
すべてエツチされ、その上のSi3N4膜１３″と共に
除去され、多結晶Si膜１１″のみが残る。なお、
パターン１５と１６の幅と上記のサイドエツチ量
は、このサイドエツチによつて、パターン１５の
PSG膜１２′は所定の幅だけ残るが、パターン１
６のPSG膜１２″は完全に除去されるように選べ
ばよい。
１６のPSG膜１２′，１２″を周囲から約２μだけ
HF−NH4F液でサイドエツチする。このとき、
パターン１５では図示のように幅約２μのPSG膜
１２′が残るが、パターン１６ではPSG膜１２″は
すべてエツチされ、その上のSi3N4膜１３″と共に
除去され、多結晶Si膜１１″のみが残る。なお、
パターン１５と１６の幅と上記のサイドエツチ量
は、このサイドエツチによつて、パターン１５の
PSG膜１２′は所定の幅だけ残るが、パターン１
６のPSG膜１２″は完全に除去されるように選べ
ばよい。
第６図に示すように、第５図の多結晶Si膜１
１′及び１１″を酸化し、酸化膜１７及び１８を形
成する。このとき、PSG膜１２′で覆われている
多結晶Si膜１１′は酸化されずにそのまま残る。
なお、この酸化膜の厚さは、もとの多結晶Si膜の
厚さの２倍になるが、酸化膜１７の厚さはSi3N4
膜１３′との間隙を完全に埋めるものである必要
はない。
１′及び１１″を酸化し、酸化膜１７及び１８を形
成する。このとき、PSG膜１２′で覆われている
多結晶Si膜１１′は酸化されずにそのまま残る。
なお、この酸化膜の厚さは、もとの多結晶Si膜の
厚さの２倍になるが、酸化膜１７の厚さはSi3N4
膜１３′との間隙を完全に埋めるものである必要
はない。
つぎに、酸化膜１７及び１８をマスクにして、
Si3N4膜１３′及び１０をリン酸液により、PSG膜
１２′及びSiO2膜９をHF−NH4F液により、多結
晶Si膜１１′をHNO3−HF液により選択エツチし
て除去する。このとき、Si基板８も同時に所定深
さだけエツチする。この場合、酸化膜１７及び１
８も同時にSiO2膜とほぼ同じ厚さだけエツチさ
れてやや薄くなる。このようにして第７図に示す
断面構造のものが得られる。
Si3N4膜１３′及び１０をリン酸液により、PSG膜
１２′及びSiO2膜９をHF−NH4F液により、多結
晶Si膜１１′をHNO3−HF液により選択エツチし
て除去する。このとき、Si基板８も同時に所定深
さだけエツチする。この場合、酸化膜１７及び１
８も同時にSiO2膜とほぼ同じ厚さだけエツチさ
れてやや薄くなる。このようにして第７図に示す
断面構造のものが得られる。
第７図において、Si3N4膜１０′及び１０″をマ
スクにして、酸化を行ない、露出している基板ｎ
層を酸化させ、アイソレーシヨン酸化膜１９を形
成する。このとき、酸化膜１９の厚さは、もとの
ｎ層Siの約２倍になり、酸化膜１９に接する酸化
膜９′、Si3N4膜１０′、酸化膜１７から三層膜と
酸化膜９″、Si3N4膜１０″、酸化膜１８からなる
三層膜の縁部は上方に押し曲げられ、第８図に示
す断面構造のものが得られる。
スクにして、酸化を行ない、露出している基板ｎ
層を酸化させ、アイソレーシヨン酸化膜１９を形
成する。このとき、酸化膜１９の厚さは、もとの
ｎ層Siの約２倍になり、酸化膜１９に接する酸化
膜９′、Si3N4膜１０′、酸化膜１７から三層膜と
酸化膜９″、Si3N4膜１０″、酸化膜１８からなる
三層膜の縁部は上方に押し曲げられ、第８図に示
す断面構造のものが得られる。
ついで、酸化膜１７の窓を通して、Si3N4膜１
０′、酸化膜９′をエツチして穴を開け、ｎ形エピ
タキシヤル層６の表面を露出させ、露出した表面
を通してボロンを拡散させてｐ形ベース層２１を
形成し、さらにその上にn+−Si層２２を選択成長
させてエミツタ領域を形成すれば、第９図に示す
断面構造が得られる。
０′、酸化膜９′をエツチして穴を開け、ｎ形エピ
タキシヤル層６の表面を露出させ、露出した表面
を通してボロンを拡散させてｐ形ベース層２１を
形成し、さらにその上にn+−Si層２２を選択成長
させてエミツタ領域を形成すれば、第９図に示す
断面構造が得られる。
つぎに、エミツタ領域２２の頭の部分をマスク
として、その下の酸化膜１７、Si3N4膜１０′、酸
化膜９′を残し、他をエツチして除去する。この
とき、コレクタ電極引出し用n+拡散層７上にあ
る酸化膜１８、Si3N4膜１０″、酸化膜９″も同時
にエツチされ、完全に除去される。さらに、この
とき、アイソレーシヨン酸化膜１９もほぼ同量エ
ツチされ、エミツタ領域２２部分以外の部分はほ
ぼ平坦になる。続いて、エミツタ領域２２の周囲
に露出されたｎ形エピタキシヤル層６の表面から
ボロン拡散を行ない、ベース層２１の周囲に、こ
れを接続しているベース層引出し用のボロン拡散
層２３を形成すれば、第１０図に示す断面構造が
得られる。
として、その下の酸化膜１７、Si3N4膜１０′、酸
化膜９′を残し、他をエツチして除去する。この
とき、コレクタ電極引出し用n+拡散層７上にあ
る酸化膜１８、Si3N4膜１０″、酸化膜９″も同時
にエツチされ、完全に除去される。さらに、この
とき、アイソレーシヨン酸化膜１９もほぼ同量エ
ツチされ、エミツタ領域２２部分以外の部分はほ
ぼ平坦になる。続いて、エミツタ領域２２の周囲
に露出されたｎ形エピタキシヤル層６の表面から
ボロン拡散を行ない、ベース層２１の周囲に、こ
れを接続しているベース層引出し用のボロン拡散
層２３を形成すれば、第１０図に示す断面構造が
得られる。
Alを垂直蒸着し、所定のマスクを用いて、コ
レクタ、エミツタ、ベースの各電極２４，２５，
２６を形成すれば、第１１図に示す断面構造が得
られる。
レクタ、エミツタ、ベースの各電極２４，２５，
２６を形成すれば、第１１図に示す断面構造が得
られる。
第１２図に示すように、ポリイミド樹脂（以下
PIQと呼ぶ）をエミツタ電極２５を薄く覆う程度
に全面上に回転塗布した後熱硬化し、PIQ膜２７
を形成する。
PIQと呼ぶ）をエミツタ電極２５を薄く覆う程度
に全面上に回転塗布した後熱硬化し、PIQ膜２７
を形成する。
第１３図に示すように、PIQ膜２７を、少なく
ともエミツタ電極２５表面が露出するまで一様厚
さエツチした後、所定のマスクを用いて電極引出
し用の穴あけを行ない、Al配線２８を施こして
完全する。
ともエミツタ電極２５表面が露出するまで一様厚
さエツチした後、所定のマスクを用いて電極引出
し用の穴あけを行ない、Al配線２８を施こして
完全する。
以上説明したように、本発明は１回のホトマス
ク工程で第７図に示す構造を得ることにより、エ
ミツタ、ベース、アイソレーシヨン、コレクタコ
ンタクトの位置決めができ、その結果、トランジ
スタのベース抵抗、コレクタ容量をきわめて小さ
くできると共に高周波有能指数（F′＝ｆT／ｒbｃ
c、ここで、ｆTは遮断周波数、ｒbはベース抵
抗、ｃcはコレクタ容量）および集積度の大幅な
増加が期待できる。
ク工程で第７図に示す構造を得ることにより、エ
ミツタ、ベース、アイソレーシヨン、コレクタコ
ンタクトの位置決めができ、その結果、トランジ
スタのベース抵抗、コレクタ容量をきわめて小さ
くできると共に高周波有能指数（F′＝ｆT／ｒbｃ
c、ここで、ｆTは遮断周波数、ｒbはベース抵
抗、ｃcはコレクタ容量）および集積度の大幅な
増加が期待できる。
上記の工適で得られたエミツタ面積ＡE２μ
□×２の２エミツタトランジスタの場合、ｒb
500Ω（ρs＝4kΩ／□の場合）、ｃc0.15pF（ベ
ース・コレクタ接合面積75μ２、コレクタ空乏
層0.5μ）で、ｒbｃc7.5psecとなり、従来の
ものの数分の一であつた。
□×２の２エミツタトランジスタの場合、ｒb
500Ω（ρs＝4kΩ／□の場合）、ｃc0.15pF（ベ
ース・コレクタ接合面積75μ２、コレクタ空乏
層0.5μ）で、ｒbｃc7.5psecとなり、従来の
ものの数分の一であつた。
なお、以上の製法においては、アイソレーシヨ
ンに、いわゆるLOCOS技術を用いたが、Ｕアイ
ソレーシヨンとプラズマなどによるシリコンエツ
チ技術を併用すれば、特性はさらに向上する。こ
のＵアイソレーシヨン方式は、第７図において、
ｎ形Si層のエツチング量を約２倍に深くし、表面
を約3000Å酸化した後、窪みの部分に選択的に多
結晶Si膜を成長させるものである。
ンに、いわゆるLOCOS技術を用いたが、Ｕアイ
ソレーシヨンとプラズマなどによるシリコンエツ
チ技術を併用すれば、特性はさらに向上する。こ
のＵアイソレーシヨン方式は、第７図において、
ｎ形Si層のエツチング量を約２倍に深くし、表面
を約3000Å酸化した後、窪みの部分に選択的に多
結晶Si膜を成長させるものである。
以上詳述したように、本発明によれば、高周波
有能指数のすぐれたトランジスタからなる高集積
度のバイポーラ集積回路を得ることができる。
有能指数のすぐれたトランジスタからなる高集積
度のバイポーラ集積回路を得ることができる。
第１図ａ，ｂはそれぞれ本発明に使用する単エ
ミツタ及び２エミツタ・トランジスタのエミツ
タ、アイソレーシヨン自己整合用のマスクパター
ンを示す図、第２図〜第１３図は本発明の一実施
例の製造工程説明図である。 図において、１……単エミツタトランジスタの
エミツタ、アイソレーシヨン自己整合用マスクパ
ターン、３……２エミツタトランジスタのエミツ
タ、アイソレーシヨン自己整合用マスクパター
ン、２，４……コレクタ電極取出しのためのマス
ク、５……n+埋込み層、６……ｎ形エピタキシ
ヤル層、７……コレクタ電極取出し用n+拡散
層、８……ｐ形シリコン基板、９……酸化膜、１
０：Si3N4膜、１１……多結晶Si膜、１２……
PSG膜、１３……Si3N4膜、１４……SiO2膜、１
７，１８……酸化膜、１９……アイソレーシヨン
酸化膜、２１……ベース層、２２……n+−Si層。
ミツタ及び２エミツタ・トランジスタのエミツ
タ、アイソレーシヨン自己整合用のマスクパター
ンを示す図、第２図〜第１３図は本発明の一実施
例の製造工程説明図である。 図において、１……単エミツタトランジスタの
エミツタ、アイソレーシヨン自己整合用マスクパ
ターン、３……２エミツタトランジスタのエミツ
タ、アイソレーシヨン自己整合用マスクパター
ン、２，４……コレクタ電極取出しのためのマス
ク、５……n+埋込み層、６……ｎ形エピタキシ
ヤル層、７……コレクタ電極取出し用n+拡散
層、８……ｐ形シリコン基板、９……酸化膜、１
０：Si3N4膜、１１……多結晶Si膜、１２……
PSG膜、１３……Si3N4膜、１４……SiO2膜、１
７，１８……酸化膜、１９……アイソレーシヨン
酸化膜、２１……ベース層、２２……n+−Si層。
Claims (1)
- 【特許請求の範囲】 １ 下記の工程を含むことを特徴とする半導体集
積回路の製造方法： (1) 第１導電形シリコン基板上に形成された第２
導電形エピタキシヤル層と、前記基板と前記エ
ピタキシヤル層との境界部に設けられた所定形
状を有する高不純物濃度の第２導電形埋込み層
と、前記エピタキシヤル層表面から前記埋込み
層の端部に達するように設けられた所定形状を
有する高不純物濃度の第２導電形拡散層とから
なる出発基板を用意する第１工程、 (2) 前記第１工程で用意した出発基板の前記エピ
タキシヤル層側の全面上に順次に第１のSiO2
膜、第１のSi3N4膜、多結晶シリコン膜、りん
珪酸ガラス膜（以下PSG膜と略称する）、第２
のSi3N4膜、第２のSiO2膜を形成する第２工
程、 (3) 前記第２工程を終つた前記出発基板の前記第
２のSiO2膜と第２のSi3N4膜とを所定のホトマ
スクを用いてエツチして前記拡散層と前記拡散
層下部から延びている前記埋込み層のそれぞれ
の上方に前記第２のSiO2膜と第２のSi3N4膜と
からなる所定形状の二層膜を形成した後、前記
二層膜をマスクとして、露出している前記PSG
膜と多結晶シリコン膜とを選択エツチすると同
時に前記二層膜の上層の前記第２のSiO2膜も
除去し、前記拡散層と前記埋込み層の上方、前
記第１のSi3N4膜上に前記多結晶シリコン膜、
PSG膜、第２のSi3N4膜からなる前記二層膜と
同一形状の三層膜を形成する第３工程、 (4) 前記第３工程を終つた前記出発基板上の前記
三層膜の中間にある前記PSG膜を周囲から所定
量だけサイドエツチし、前記埋込み層上方の前
記三層膜の中間の前記PSG膜の中央部を所定の
大きさだけ残すと共に前記拡散層上方の前記三
層膜の中間のPSG膜をその上の第２のSi3N4膜
と一緒に完全に除去し、最下層の前記多結晶シ
リコン膜のみを残す第４工程、 (5) 前記第４工程を終つた前記出発基板上の前記
多結晶シリコン層を酸化して第３のSiO2膜を
形成した後、前記第３のSiO2膜をマスクとし
て、まず露出している前記第１、第２のSi3N4
膜、ついで前記PSG膜と第１のSiO2膜を選択エ
ツチすると同時にマスクとした前記第３の
SiO2膜も前記第１のSiO2膜とほぼ同じ厚さだ
け除去し、さらに前記多結晶シリコン膜と同時
に前記出発基板のエピタキシヤル層を所定深さ
だけエツチして除去し、前記拡散層上には前記
第１のSiO2膜、第１のSi3N4膜、第３のSiO2膜
からなる所定形状の三層膜、前記埋込み層上方
の前記エピタキシヤル層上には前記第１の
SiO2膜、第１のSi3N4膜、前記PSG膜の除去に
より形成された窓を中央に有する第３のSiO2
膜からなる所定形状の三層膜を形成する第５工
程、 (6) 前記第５工程を終つた前記出発基板の前記拡
散層と前記エピタキシヤル層上に形成されてい
る前記第１のSiO2膜、第１のSi3N4膜、第３の
SiO2膜からなる三層膜をマスクとして露出し
ている前記出発基板の表面を酸化してアイソレ
ーシヨン酸化膜を形成する第６工程、 (7) 前記第６工程を終つた前記出発基板の前記エ
ピタキシヤル層上の前記三層膜の最上層の前記
第３のSiO2膜の前記窓を通して、その下の前
記第１のSi3N4膜、第１のSiO2膜に前記エピタ
キシヤル層表面に達する穴をあけ、前記穴を通
して前記エピタキシヤル層内にベース領域とな
る第１導電形層を形成し、さらに前記三層膜の
穴内を埋め、前記三層膜上の前記穴の周辺部に
延びる頭部をもつたエミツタ領域となる高不純
物濃度の第２導電形層を選択成長させる第７工
程、 (8) 前記第７工程を終つた前記出発基板の前記エ
ミツタ領域の頭部をマスクとして前記エミツタ
領域頭部下の前記三層膜を残して他をエツチし
て除去すると同時に前記アイソレーシヨン酸化
膜も前記三層膜中のSiO2膜の厚さだけエツチ
して除去し、前記エミツタ領域頭部下の前記三
層膜周囲の前記エピタキシヤル層表面と前記拡
散層表面とを露出させ、ついで露出された前記
エピタキシヤル層表面部に前記ベース領域引出
し用の第１導電形層を形成する第８工程、 (9) 前記第８工程を終つた前記出発基板上に前記
エミツタ領域側からアルミニウムを垂直に蒸着
し、所定のマスクを用いて、前記拡散層上にコ
レクタ電極、前記エミツタ領域上にエミツタ電
極、前記ベース電極引出し用第１導電形層上か
ら前記アイソレーシヨン酸化膜上に延びるベー
ス電極を形成する第９工程、 (10) 前記第９工程を終つた前記出発基板の前記電
極側の全面上にポリイミド樹脂を前記エミツタ
電極上では十分薄くなるように回転塗布してポ
リイミド樹脂膜を形成し、前記ポリイミド樹脂
膜をエツチして前記エミツタ電極を露出させた
後、前記樹脂膜に前記コレクタ電極とベース電
極に通じる穴をあけ、前記樹脂膜全面上にアル
ミニウム膜を形成し、所定のマスクを用いて前
記アルミニウム膜をエツチして所定のアルミニ
ウム配線を得る第10工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11279079A JPS5637643A (en) | 1979-09-05 | 1979-09-05 | Manufacturing of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11279079A JPS5637643A (en) | 1979-09-05 | 1979-09-05 | Manufacturing of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5637643A JPS5637643A (en) | 1981-04-11 |
| JPS6257108B2 true JPS6257108B2 (ja) | 1987-11-30 |
Family
ID=14595574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11279079A Granted JPS5637643A (en) | 1979-09-05 | 1979-09-05 | Manufacturing of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5637643A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843572A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の製造方法 |
-
1979
- 1979-09-05 JP JP11279079A patent/JPS5637643A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5637643A (en) | 1981-04-11 |
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