JPS6326552B2 - - Google Patents
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- JPS6326552B2 JPS6326552B2 JP55168155A JP16815580A JPS6326552B2 JP S6326552 B2 JPS6326552 B2 JP S6326552B2 JP 55168155 A JP55168155 A JP 55168155A JP 16815580 A JP16815580 A JP 16815580A JP S6326552 B2 JPS6326552 B2 JP S6326552B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の詳細な説明】
本発明は高性能なバイポーラ・トランジスタの
製造方法に関し、更に詳細には、自己整合したエ
ミツタ領域及びベース領域を有するこのようなト
ランジスタの製造方法に関する。エミツタ・コン
タクト及びコレクタ・コンタクトはドープされた
単結晶シリコン領域に直接設けられ、一方、ベー
ス・コンタクトはドープされた単結晶シリコン領
域上に形成されたドープされたポリシリコン層を
介して設けられる。
製造方法に関し、更に詳細には、自己整合したエ
ミツタ領域及びベース領域を有するこのようなト
ランジスタの製造方法に関する。エミツタ・コン
タクト及びコレクタ・コンタクトはドープされた
単結晶シリコン領域に直接設けられ、一方、ベー
ス・コンタクトはドープされた単結晶シリコン領
域上に形成されたドープされたポリシリコン層を
介して設けられる。
米国特許第4160991号は、エミツタ・コンタク
トとベース・コンタクトを分離する酸化物層によ
つてポリシリコン・ベース・コンタクトを覆うよ
うにしたバイポーラ・トランジスタ及びその製造
方法を示している。従つてベースとエミツタの間
隔は酸化物被覆の厚さ程度に狭く、これは約0.5μ
m以下に減じることができる。ベース、エミツタ
のコンタクト間隔が狭ければトランジスタのベー
ス抵抗が低くなり、スイツチング速度を改善でき
る。
トとベース・コンタクトを分離する酸化物層によ
つてポリシリコン・ベース・コンタクトを覆うよ
うにしたバイポーラ・トランジスタ及びその製造
方法を示している。従つてベースとエミツタの間
隔は酸化物被覆の厚さ程度に狭く、これは約0.5μ
m以下に減じることができる。ベース、エミツタ
のコンタクト間隔が狭ければトランジスタのベー
ス抵抗が低くなり、スイツチング速度を改善でき
る。
しかし上記の米国特許では、コンタクトの間隔
は減じられるが、エミツタ領域がベース領域に対
して自己整合していないため、エミツタからの注
入はこれを取囲むベース領域の全側面で最適に一
様にならない。更に上記米国特許は付帯的
(extrinsic)ベース領域と独立的に本質的
(intrinsic)ベース領域の不純物濃度を決めるこ
とも示していない。
は減じられるが、エミツタ領域がベース領域に対
して自己整合していないため、エミツタからの注
入はこれを取囲むベース領域の全側面で最適に一
様にならない。更に上記米国特許は付帯的
(extrinsic)ベース領域と独立的に本質的
(intrinsic)ベース領域の不純物濃度を決めるこ
とも示していない。
本発明の方法によれば、最適な程度に一様なエ
ミツタ注入を与えることができるように自己整合
したエミツタ領域及びベース領域を有し且つ上記
米国特許と同様にエミツタ、ベースの間隔を0.5μ
m以下に減じることができるような高性能なバイ
ポーラ・トランジスタが得られる。又、付帯的ベ
ース領域及び本質的ベース領域を独立的にドープ
する技術が用いられ、しかもドープされたポリシ
リコン・コンタクトをベース領域に設けることが
できる。簡単にいうと、ドープされたポリシリコ
ンはエミツタ領域、付帯的ベース領域及びコレク
タ・リーチスルー領域を覆うようにパターンづけ
られた多層の窒化シリコン−二酸化シリコン・マ
スクを用いて蒸着される。ポリシリコンは多層マ
スクの垂直な側壁には形成されず、又マスク上面
から除去される。次に多層マスクは付帯的ベース
領域を露出するようにアンダカツト・エツチされ
る。付帯的ベース領域はアンダカツト・マスクを
用いてドープされ且つ酸化される。マスクが除去
され、マスクが除去された位置にエミツタ及びコ
レクタ・リーチスルー領域が形成される。
ミツタ注入を与えることができるように自己整合
したエミツタ領域及びベース領域を有し且つ上記
米国特許と同様にエミツタ、ベースの間隔を0.5μ
m以下に減じることができるような高性能なバイ
ポーラ・トランジスタが得られる。又、付帯的ベ
ース領域及び本質的ベース領域を独立的にドープ
する技術が用いられ、しかもドープされたポリシ
リコン・コンタクトをベース領域に設けることが
できる。簡単にいうと、ドープされたポリシリコ
ンはエミツタ領域、付帯的ベース領域及びコレク
タ・リーチスルー領域を覆うようにパターンづけ
られた多層の窒化シリコン−二酸化シリコン・マ
スクを用いて蒸着される。ポリシリコンは多層マ
スクの垂直な側壁には形成されず、又マスク上面
から除去される。次に多層マスクは付帯的ベース
領域を露出するようにアンダカツト・エツチされ
る。付帯的ベース領域はアンダカツト・マスクを
用いてドープされ且つ酸化される。マスクが除去
され、マスクが除去された位置にエミツタ及びコ
レクタ・リーチスルー領域が形成される。
次に図面を参照して本発明の良好な実施例につ
いて設明する。第1図において、本発明の製造方
法は、P型単結晶基板1にN+層(参照番号5に
対応するN+層)を設けることから始められる。
このN+層は全面拡散又はイオン注入で形成でき
る。次に基体表面に、好ましくは2μ以下の厚さ
にN型エピタキシヤル層2が設けられる。
いて設明する。第1図において、本発明の製造方
法は、P型単結晶基板1にN+層(参照番号5に
対応するN+層)を設けることから始められる。
このN+層は全面拡散又はイオン注入で形成でき
る。次に基体表面に、好ましくは2μ以下の厚さ
にN型エピタキシヤル層2が設けられる。
その結果得られる構造体は領域3のような浅い
みぞ及び領域4のような深いみぞを形成するため
選択的な反応性イオン・エツチングによつてエツ
チされる。領域4の深いみぞは上記のN+層を通
つて延び、このN+層を複数個のN+サブコレク
タ5に分割する。図では1つのサブコレクタしか
示されていない。浅いみぞはサブコレクタ5に侵
入している。みぞのエツチングの後、これらのみ
ぞは熱分解付着された二酸化シリコンで満たされ
る。領域3のみぞは領域4の深いみぞのエツチン
グの前に熱分解二酸化シリコン6で満たされる。
領域4の深いみぞは最初、エツチされた構造体を
熱酸化して500〜2000Åの厚さの酸化物を形成し、
残りを気相付着酸化物7で埋めることによつて満
たされる。
みぞ及び領域4のような深いみぞを形成するため
選択的な反応性イオン・エツチングによつてエツ
チされる。領域4の深いみぞは上記のN+層を通
つて延び、このN+層を複数個のN+サブコレク
タ5に分割する。図では1つのサブコレクタしか
示されていない。浅いみぞはサブコレクタ5に侵
入している。みぞのエツチングの後、これらのみ
ぞは熱分解付着された二酸化シリコンで満たされ
る。領域3のみぞは領域4の深いみぞのエツチン
グの前に熱分解二酸化シリコン6で満たされる。
領域4の深いみぞは最初、エツチされた構造体を
熱酸化して500〜2000Åの厚さの酸化物を形成し、
残りを気相付着酸化物7で埋めることによつて満
たされる。
以上の処理工程は上記米国特許に詳述されてい
るのと同じである。又、領域13には普通にコレ
クタ・リーチスルーN+イオン注入領域が設けら
れる。次に述べる処理工程が本発明と関連する部
分である。
るのと同じである。又、領域13には普通にコレ
クタ・リーチスルーN+イオン注入領域が設けら
れる。次に述べる処理工程が本発明と関連する部
分である。
第2図に示されるように、第1図の構造体の上
面に窒化シリコン層8、二酸化シリコン層9、窒
化シリコン層10、二酸化シリコン層11の多層
構造が設けられる。窒化シリコン層8は好ましく
は約1000Åの厚さであり、残りの層は好ましくは
約500Åの厚さである。酸化物は好ましくは、700
℃で熱分解付着され、窒化物は好ましくは約800
℃で付着される。これらの層は第3図に示される
ように領域12(これは後にベース・コンタクト
領域になる)を露出するようにエツチされる。こ
れによりメサ状部分14,17が形成される。コ
レクタ・リーチスルー領域13はパターンづけら
れた層8,9,10,11よりなるメサ状部分1
4によつて完全に覆われており、又このメサ状部
分14は後に説明するようにアンダカツト・エツ
チング工程が行なわれても領域13が露出しない
程度に酸化物領域6,7と十分な幅で重なるよう
に形成される。メサ状部分14,17の二酸化シ
リコン層11は除去される。
面に窒化シリコン層8、二酸化シリコン層9、窒
化シリコン層10、二酸化シリコン層11の多層
構造が設けられる。窒化シリコン層8は好ましく
は約1000Åの厚さであり、残りの層は好ましくは
約500Åの厚さである。酸化物は好ましくは、700
℃で熱分解付着され、窒化物は好ましくは約800
℃で付着される。これらの層は第3図に示される
ように領域12(これは後にベース・コンタクト
領域になる)を露出するようにエツチされる。こ
れによりメサ状部分14,17が形成される。コ
レクタ・リーチスルー領域13はパターンづけら
れた層8,9,10,11よりなるメサ状部分1
4によつて完全に覆われており、又このメサ状部
分14は後に説明するようにアンダカツト・エツ
チング工程が行なわれても領域13が露出しない
程度に酸化物領域6,7と十分な幅で重なるよう
に形成される。メサ状部分14,17の二酸化シ
リコン層11は除去される。
次に第4図に示されるようにPドープ・ポリシ
リコン15が650℃の温度、100Å/分の成長率で
約2500Åの厚さに蒸着される。蒸着工程の結果と
してポリシリコン15は水平面にだけ付着してメ
サ状パターン部分14,17の垂直な側壁に付着
しない。ポリシリコン15が高度にドープされる
ならば、その下側のベース・コンタクト領域は次
に行なわれる高温処理の期間に生じるポリシリコ
ン15からの外方拡散の結果として十分に導電性
になる。代替的にはポリシリコン付着段階の前に
ベース・イオン注入を行なうこともできる。
リコン15が650℃の温度、100Å/分の成長率で
約2500Åの厚さに蒸着される。蒸着工程の結果と
してポリシリコン15は水平面にだけ付着してメ
サ状パターン部分14,17の垂直な側壁に付着
しない。ポリシリコン15が高度にドープされる
ならば、その下側のベース・コンタクト領域は次
に行なわれる高温処理の期間に生じるポリシリコ
ン15からの外方拡散の結果として十分に導電性
になる。代替的にはポリシリコン付着段階の前に
ベース・イオン注入を行なうこともできる。
次に第5図に示されるようにメサ状パターン部
分14,17の上面のポリシリコン15が平担化
技術によつて除去される。簡単にいうと、この平
担化技術はポリシリコンの付着された不規則な表
面にフオトレジスト層を平らにスピン・コーテイ
ングするものである。このフオトレジストは好ま
しくは、CF4反応性イオン・エツチングを用いた
ときポリシリコン15とほぼ同じ約400Å/分の
エツチング速度を有するポリイミドである。従つ
て構造体の表面はエツチングが進むにつれて削り
取られるがポリシリコンとフオトレジストはほぼ
同じ速度でエツチされるからその表面は平らであ
り、窒化シリコン層10に届いたときエツチング
が停止される。残つているフオトレジストは溶剤
で除去され、これによつて第5図の構造体が得ら
れる。
分14,17の上面のポリシリコン15が平担化
技術によつて除去される。簡単にいうと、この平
担化技術はポリシリコンの付着された不規則な表
面にフオトレジスト層を平らにスピン・コーテイ
ングするものである。このフオトレジストは好ま
しくは、CF4反応性イオン・エツチングを用いた
ときポリシリコン15とほぼ同じ約400Å/分の
エツチング速度を有するポリイミドである。従つ
て構造体の表面はエツチングが進むにつれて削り
取られるがポリシリコンとフオトレジストはほぼ
同じ速度でエツチされるからその表面は平らであ
り、窒化シリコン層10に届いたときエツチング
が停止される。残つているフオトレジストは溶剤
で除去され、これによつて第5図の構造体が得ら
れる。
次に、IEEE Transactions on Electron
Devices、Vol.ED−25、No.6、June1978、p.723
“Sub−Half−Micrometer Emitter Width”と
題する論文に述べられているようにメサ状パター
ン部分17がアンダカツト・エツチング処理され
る。即ち、酸化物層9が緩衝されたHF溶液によ
りほぼ1000Å/分の割合で横方向にエツチされ、
残つた酸化物層9の幅が所望のエミツタ幅に等し
くされる。次に窒化シリコン層10及びアンダカ
ツトされた酸化物層9によつて覆われていない部
分の窒化シリコン層8が除去される。第7図に示
されるように付帯的ベース領域18をドープする
ため、露出されたエピタキシヤル層にホウ素イオ
ン注入が行なわれる。1000〜1500Åの酸化物19
が次に成長される。
Devices、Vol.ED−25、No.6、June1978、p.723
“Sub−Half−Micrometer Emitter Width”と
題する論文に述べられているようにメサ状パター
ン部分17がアンダカツト・エツチング処理され
る。即ち、酸化物層9が緩衝されたHF溶液によ
りほぼ1000Å/分の割合で横方向にエツチされ、
残つた酸化物層9の幅が所望のエミツタ幅に等し
くされる。次に窒化シリコン層10及びアンダカ
ツトされた酸化物層9によつて覆われていない部
分の窒化シリコン層8が除去される。第7図に示
されるように付帯的ベース領域18をドープする
ため、露出されたエピタキシヤル層にホウ素イオ
ン注入が行なわれる。1000〜1500Åの酸化物19
が次に成長される。
第8図のようにメサ状部分14,17の残りの
部分が除去され、中心部に位置しているエミツタ
領域を露出させると共にコレクタ・リーチスルー
領域を露出させる。エミツタ領域は付帯的ベース
領域18によつて取囲まれている。第9図に示さ
れるようにエミツタ領域20及びコレクタ・リー
チスルー表面領域21に、N+ドーパント注入が
行なわれる。最後にコレクタ・リーチスルー領域
21が普通にマスクされて、エミツタ領域20の
下側に本質的ベース領域22がイオン注入され
る。酸化物19にベース・コンタクト孔23を設
け、そして標準の金属化技法を用いてベース・コ
ンタクト24、エミツタ・コンタクト25及びコ
レクタ・コンタクト26を形成することによつて
構造体が完成する。
部分が除去され、中心部に位置しているエミツタ
領域を露出させると共にコレクタ・リーチスルー
領域を露出させる。エミツタ領域は付帯的ベース
領域18によつて取囲まれている。第9図に示さ
れるようにエミツタ領域20及びコレクタ・リー
チスルー表面領域21に、N+ドーパント注入が
行なわれる。最後にコレクタ・リーチスルー領域
21が普通にマスクされて、エミツタ領域20の
下側に本質的ベース領域22がイオン注入され
る。酸化物19にベース・コンタクト孔23を設
け、そして標準の金属化技法を用いてベース・コ
ンタクト24、エミツタ・コンタクト25及びコ
レクタ・コンタクト26を形成することによつて
構造体が完成する。
第1図〜第9図は本発明の製造方法による種々
の製造段階における断面図である。 1……半導体基板、2……エピタキシヤル層、
5……サブコレクタ、7……酸化物領域、8,1
0……窒化シリコン、9,11……二酸化シリコ
ン、15……ポリシリコン、13……コレクタ・
リーチスルー領域、14,17……メサ状部分、
18……付帯的ベース領域、20……エミツタ領
域、22……本質的ベース領域。
の製造段階における断面図である。 1……半導体基板、2……エピタキシヤル層、
5……サブコレクタ、7……酸化物領域、8,1
0……窒化シリコン、9,11……二酸化シリコ
ン、15……ポリシリコン、13……コレクタ・
リーチスルー領域、14,17……メサ状部分、
18……付帯的ベース領域、20……エミツタ領
域、22……本質的ベース領域。
Claims (1)
- 1 半導体基体に、コレクタ領域を与える分離さ
れた第1導電型の領域を形成する工程と、少くと
も下層、中間層及び上層を有し前記中間層が前記
下層及び上層と異なるエツチング特性を有するよ
うな多層のメサ状部分を、前記分離された第1導
電型の領域のうちの、付帯的ベース領域及びエミ
ツタ領域が形成されるべき領域に形成する工程
と、前記基体及び前記メサ状部分の上面にポリシ
リコンを蒸着する工程と、前記メサ状部分の上面
の前記ポリシリコンを除去する工程と、前記付帯
的ベース領域が形成されるべき基体領域上に位置
する前記中間層の部分をアンダカツト・エツチす
る工程と、前記上層及び前記中間層のエツチによ
つて露出された前記下層の部分を除去する工程
と、前記下層の除去によつて露出された基体領域
に前記付帯的ベース領域用の第2導電型ドーパン
トを導入する工程と、形成された付帯的ベース領
域上に酸化物を形成する工程と、前記メサ状部分
の残りを除去する工程と、前記メサ状部分の除去
によつて露出された基体領域にエミツタ領域用の
第1導電型ドーパントを導入する工程と、前記メ
サ状部分の除去によつて露出された基体領域に前
記エミツタ領域の下側に本質的ベース領域用の第
2導電型ドーパントを導入する工程とを含む、バ
イポーラ・トランジスタの製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/115,307 US4252582A (en) | 1980-01-25 | 1980-01-25 | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56110261A JPS56110261A (en) | 1981-09-01 |
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