JPS6148784B2 - - Google Patents
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- JPS6148784B2 JPS6148784B2 JP56031448A JP3144881A JPS6148784B2 JP S6148784 B2 JPS6148784 B2 JP S6148784B2 JP 56031448 A JP56031448 A JP 56031448A JP 3144881 A JP3144881 A JP 3144881A JP S6148784 B2 JPS6148784 B2 JP S6148784B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/131—Reactive ion etching rie
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Description
【発明の詳細な説明】
本発明は、改良された高性能バイポーラ・トラ
ンジスタを製造するためのセルフ・アラインされ
たプロセスに関するものである。
ンジスタを製造するためのセルフ・アラインされ
たプロセスに関するものである。
数多くの集積回路装置、構造、及びそれらの製
造技術が先行技術として知られている。以下、当
分野の現状を一般的に示している先行技術を参照
する。
造技術が先行技術として知られている。以下、当
分野の現状を一般的に示している先行技術を参照
する。
米国特許第3600651号公報は、半導体基板上に
設けられた単結晶及び多結晶の半導体物質よりな
る隣接する層を開示している。単結晶層は半導体
装置の能動領域を提供し、一方隣接する多結晶の
層は能動領域への横方向の接点を提供する。
設けられた単結晶及び多結晶の半導体物質よりな
る隣接する層を開示している。単結晶層は半導体
装置の能動領域を提供し、一方隣接する多結晶の
層は能動領域への横方向の接点を提供する。
米国特許第3648125号公報は、横方向に伸びて
いるPN接合までエピタキシヤル層を通つて伸び
る、エピタキシヤル・シリコン物質の格子状に酸
化された領域により、電気的に分離されたポケツ
ト（pocket）に小分割されてシリコン基板上に
形成された薄いシリコン・エピタキシヤル層を開
示している。
いるPN接合までエピタキシヤル層を通つて伸び
る、エピタキシヤル・シリコン物質の格子状に酸
化された領域により、電気的に分離されたポケツ
ト（pocket）に小分割されてシリコン基板上に
形成された薄いシリコン・エピタキシヤル層を開
示している。
米国特許第4103145号公報は、ゲートとソース
又はドレインへの金属接点との間の電気的シヨー
トを防ぐために、絶縁ゲート型電界効果トランジ
スタのポリシリコン・ゲートとソース又はドレイ
ンへの接点孔との間に挿入される酸化物誘電体層
を開示している。酸化物誘電体層により、接点孔
をポリシリコン・ゲートまでそれらの間に電気的
シヨートを起こすことなく非常に近づけることが
できる。これにより、ゲートと接点孔の間の最小
分離の必要が除去される。
又はドレインへの金属接点との間の電気的シヨー
トを防ぐために、絶縁ゲート型電界効果トランジ
スタのポリシリコン・ゲートとソース又はドレイ
ンへの接点孔との間に挿入される酸化物誘電体層
を開示している。酸化物誘電体層により、接点孔
をポリシリコン・ゲートまでそれらの間に電気的
シヨートを起こすことなく非常に近づけることが
できる。これにより、ゲートと接点孔の間の最小
分離の必要が除去される。
米国特許第4157269号公報は、ポリシリコン物
質で形成されたベース接点及びポリシリコン物質
又は金属で形成されたエミツタ接点を有するバイ
ポーラ・トランジスタを製造するための、一連の
プロセス・ステツプより成る方法を開示してい
る。エミツタ接点は、ベース接点及びエミツタを
画成するのに単一のマスクの穴が用いられるプロ
セス・ステツプの使用により、ベース接点にセル
フ・アラインされる。
質で形成されたベース接点及びポリシリコン物質
又は金属で形成されたエミツタ接点を有するバイ
ポーラ・トランジスタを製造するための、一連の
プロセス・ステツプより成る方法を開示してい
る。エミツタ接点は、ベース接点及びエミツタを
画成するのに単一のマスクの穴が用いられるプロ
セス・ステツプの使用により、ベース接点にセル
フ・アラインされる。
米国特許第4160991号公報は、高性能バイポー
ラ装置を製造する方法及びその結果得られる非常
に小さなエミツタ・ベース間隔を有する構造体を
開示している。小さなエミツタ・ベース間隔は、
初期の装置の間隔に比べてベース抵抗を減少させ
ることになり、これ故にバイポーラ装置の性能を
向上させる。この方法は、分離領域により互いに
分離された単結晶シリコン領域及び埋設サブコレ
クタを有するシリコン半導体基体を提供する。ベ
ース領域は分離された単結晶シリコン内に形成さ
れる。マスクは、エミツタ及びコレクタ・リーチ
スルー領域となるように指定されたこれらの領域
を覆うようにして、シリコン基体表面上に形成さ
れる。それからドープされたポリシリコン層がベ
ース領域を覆うマスクを貫通して形成され、そこ
にオーミツク接点を形成する。そして絶縁層がポ
リシリコン層の上に形成される。エミツタ及びコ
レクタ・リーチ・スルー領域となるように指定さ
れたこれらの領域からマスクが取り除かれる。そ
れからエミツタ接合がベース領域内に形成され、
埋設サブコレクタに接続するためにコレクタ・リ
ーチ・スルーが形成される。電気接点がエミツタ
及びコレクタに作られる。ドープされたポリシリ
コン層はベース領域への電気接点である。
ラ装置を製造する方法及びその結果得られる非常
に小さなエミツタ・ベース間隔を有する構造体を
開示している。小さなエミツタ・ベース間隔は、
初期の装置の間隔に比べてベース抵抗を減少させ
ることになり、これ故にバイポーラ装置の性能を
向上させる。この方法は、分離領域により互いに
分離された単結晶シリコン領域及び埋設サブコレ
クタを有するシリコン半導体基体を提供する。ベ
ース領域は分離された単結晶シリコン内に形成さ
れる。マスクは、エミツタ及びコレクタ・リーチ
スルー領域となるように指定されたこれらの領域
を覆うようにして、シリコン基体表面上に形成さ
れる。それからドープされたポリシリコン層がベ
ース領域を覆うマスクを貫通して形成され、そこ
にオーミツク接点を形成する。そして絶縁層がポ
リシリコン層の上に形成される。エミツタ及びコ
レクタ・リーチ・スルー領域となるように指定さ
れたこれらの領域からマスクが取り除かれる。そ
れからエミツタ接合がベース領域内に形成され、
埋設サブコレクタに接続するためにコレクタ・リ
ーチ・スルーが形成される。電気接点がエミツタ
及びコレクタに作られる。ドープされたポリシリ
コン層はベース領域への電気接点である。
現在の半導体技術は、非常に高速で低消費電力
の装置を大規模に集積化する傾向にある。この目
的を達成するために、装置はできる限り小さく作
られ、寄生容量は小さな値に減少されることが、
本質的になつている。これらの高性能装置は、(a)
垂直方向の接合構造を浅くし、(b)水平方向の形状
を縮小し、(c)完全な誘電体分離を達成することに
より、作られ得る。
の装置を大規模に集積化する傾向にある。この目
的を達成するために、装置はできる限り小さく作
られ、寄生容量は小さな値に減少されることが、
本質的になつている。これらの高性能装置は、(a)
垂直方向の接合構造を浅くし、(b)水平方向の形状
を縮小し、(c)完全な誘電体分離を達成することに
より、作られ得る。
浅い接合の装置のプロフイールは、ドーパント
基のイオン注入により達成され得る。イオン注入
は技術は、半導体中への不純物の注入量及び注入
の深さを正確に制御可能とする。通常の熱拡散プ
ロセスと違い、イオン注入は高温プロセスではな
い。従つて、リングラフイのレジスト又は金属の
マスクを用いることにより、多重不純物注入操作
が高温にたよらずに達成され得る。拡散プロセス
におけるように、高温に晒すことは、先に注入さ
れた不純物を分散させることになる。注入された
装置については、種々のドーパント基を所望の接
合の深さ及びプロフイールまで拡散し活性化する
ために、計画的な熱サイクルが用いられる。
基のイオン注入により達成され得る。イオン注入
は技術は、半導体中への不純物の注入量及び注入
の深さを正確に制御可能とする。通常の熱拡散プ
ロセスと違い、イオン注入は高温プロセスではな
い。従つて、リングラフイのレジスト又は金属の
マスクを用いることにより、多重不純物注入操作
が高温にたよらずに達成され得る。拡散プロセス
におけるように、高温に晒すことは、先に注入さ
れた不純物を分散させることになる。注入された
装置については、種々のドーパント基を所望の接
合の深さ及びプロフイールまで拡散し活性化する
ために、計画的な熱サイクルが用いられる。
装置の水平方向の形状は、利用できるリングラ
フイ手段に大きく依存することになる。しかしな
がら、所定の制約内では、セルフ・アライン・プ
ロセスの使用により、装置の水平方向の大きさは
非常に減少される。埋設酸化物分離（ROI）又は
深い誘電体分離（DDI）のような誘電体分離の構
成を実施することにより、続く製造ステツプはセ
ルフ・アライン形式で行なわれ得る。装置の水平
方向の形状の縮小に加えて、誘電体分離はまた装
置のドーピング領域の側壁をも除去し、従つてさ
らに装置の寄生容量を減少させることになる。
ROIに関連する問題は、埋設酸化物の横の端にお
いて“鳥のくちばし”及び“鳥の頭”の構造を形
成することである。“鳥のくちばし”構造は装置
の接合の側壁が誘電体分離に十分接するのを防
ぎ、従つて装置の横方向の大きさのより大きな許
容誤差の必要を強いることになる。新しく開発さ
れた深い誘電体分離、DDIは上記のROIの問題を
避けることができる。ROI内の鳥のくちばし構造
と違い、DDI構造の側壁はほぼ垂直である。また
DDI領域及び装置領域が形成されることになつて
いるシリコンの表面は共に平らである。米国特許
第4104086号公報及び第4139442号公報を参照のこ
と。
フイ手段に大きく依存することになる。しかしな
がら、所定の制約内では、セルフ・アライン・プ
ロセスの使用により、装置の水平方向の大きさは
非常に減少される。埋設酸化物分離（ROI）又は
深い誘電体分離（DDI）のような誘電体分離の構
成を実施することにより、続く製造ステツプはセ
ルフ・アライン形式で行なわれ得る。装置の水平
方向の形状の縮小に加えて、誘電体分離はまた装
置のドーピング領域の側壁をも除去し、従つてさ
らに装置の寄生容量を減少させることになる。
ROIに関連する問題は、埋設酸化物の横の端にお
いて“鳥のくちばし”及び“鳥の頭”の構造を形
成することである。“鳥のくちばし”構造は装置
の接合の側壁が誘電体分離に十分接するのを防
ぎ、従つて装置の横方向の大きさのより大きな許
容誤差の必要を強いることになる。新しく開発さ
れた深い誘電体分離、DDIは上記のROIの問題を
避けることができる。ROI内の鳥のくちばし構造
と違い、DDI構造の側壁はほぼ垂直である。また
DDI領域及び装置領域が形成されることになつて
いるシリコンの表面は共に平らである。米国特許
第4104086号公報及び第4139442号公報を参照のこ
と。
例えば、サブミクロンの大きさのトランジスタ
のように非常に小さなバイポーラ・トランジスタ
では、ベース領域及びこれ故にコレクタ・ベース
接合の容量は最も重要な性能のパラメータとな
る。バイポーラ・トランジスタの能動ベース
（active base）領域はエミツタの下の領域であ
る。エミツタを囲むベース領域は能動でないベー
ス（inactive base）である。先行技術により製
造される通常のトランジスタでは、ベース接点へ
の金属は能動でないベース領域の上に直接形成さ
れる。エミツタ及びベース接点のために必要とさ
れるトランジスタのベース領域は、能動ベース領
域よりもかなり大きい。
のように非常に小さなバイポーラ・トランジスタ
では、ベース領域及びこれ故にコレクタ・ベース
接合の容量は最も重要な性能のパラメータとな
る。バイポーラ・トランジスタの能動ベース
（active base）領域はエミツタの下の領域であ
る。エミツタを囲むベース領域は能動でないベー
ス（inactive base）である。先行技術により製
造される通常のトランジスタでは、ベース接点へ
の金属は能動でないベース領域の上に直接形成さ
れる。エミツタ及びベース接点のために必要とさ
れるトランジスタのベース領域は、能動ベース領
域よりもかなり大きい。
トランジスタのベース領域を減少するために、
ベースへの接点を作るのにポリシリコンを用いる
プロセスが、前記米国特許第4160991号公報に述
べられている。濃密にドープされたポリシリコン
がトランジスタのベースへの接点を作るために用
いられ、ポリシリコン接点への及びこれ故にベー
スへの金属が、酸化物分離領域の上のベース領域
外に形成される。しかしながら、上記米国特許に
述べられているエミツタの開孔プロセスは、セル
フ・アライン・プロセスではない。それ故に、ト
ランジスタのベース領域は、ポリシリコンがベー
スへ低抵抗接触できるように十分大きくなければ
ならない。またドープされた領域へのエミツタ接
点の不整合に対する十分な余裕を提供する。ベー
ス領域及びこれ故にベース・コレクタ接合の容量
は非常に速い装置の性能においては非常に重要な
パラメータとなるので、この領域を最小の可能な
値まで縮小する必要がある。本発明により、ポリ
シリコンのベースとセルフ・アラインされるエミ
ツタのプロセスが開示される。このプロセスによ
り先行技術のプロセスで起つていた不整合の問題
が、解決される。
ベースへの接点を作るのにポリシリコンを用いる
プロセスが、前記米国特許第4160991号公報に述
べられている。濃密にドープされたポリシリコン
がトランジスタのベースへの接点を作るために用
いられ、ポリシリコン接点への及びこれ故にベー
スへの金属が、酸化物分離領域の上のベース領域
外に形成される。しかしながら、上記米国特許に
述べられているエミツタの開孔プロセスは、セル
フ・アライン・プロセスではない。それ故に、ト
ランジスタのベース領域は、ポリシリコンがベー
スへ低抵抗接触できるように十分大きくなければ
ならない。またドープされた領域へのエミツタ接
点の不整合に対する十分な余裕を提供する。ベー
ス領域及びこれ故にベース・コレクタ接合の容量
は非常に速い装置の性能においては非常に重要な
パラメータとなるので、この領域を最小の可能な
値まで縮小する必要がある。本発明により、ポリ
シリコンのベースとセルフ・アラインされるエミ
ツタのプロセスが開示される。このプロセスによ
り先行技術のプロセスで起つていた不整合の問題
が、解決される。
本発明により製造されたバイポーラ・トランジ
スタ構造体が、第１Ａ図乃至第１Ｃ図に示されて
いる。装置領域は深い酸化物凹所によりウエハの
他の装置から分離されている。ほぼ垂直な側壁を
有する深い酸化物凹所が、N+サブコレクタ領域
を通つてエピタキシヤル・シリコン表面からP-
基板まで伸びている。浅い酸化物凹所がコレク
タ・リーチ・スルー領域をベース領域から分離す
るために用いられる。濃密にドープされたポリシ
リコン層が、エミツタをドープするエミツタ窓を
画成する他にドープしてトランジスタのベースへ
の接点を形成するために用いられる。この装置構
造体におけるエミツタ窓及びポリシリコン・ベー
ス接点の分離は、セルフ・アライン・プロセスを
用いることにより達成されるべき非常に小さな値
まで最小にされる。ポリシリコンへの及びこれ故
にトランジスタのベースへの金属接点が深い凹所
酸化物分離の上に行なわれ、これ故に、トランジ
スタのベース領域及びそれ故にコレクタ・ベース
の容量が最小にされ得る。トランジスタの浅いエ
ミツタ及び狭いベース幅が、イオン注入技術によ
り形成される。
スタ構造体が、第１Ａ図乃至第１Ｃ図に示されて
いる。装置領域は深い酸化物凹所によりウエハの
他の装置から分離されている。ほぼ垂直な側壁を
有する深い酸化物凹所が、N+サブコレクタ領域
を通つてエピタキシヤル・シリコン表面からP-
基板まで伸びている。浅い酸化物凹所がコレク
タ・リーチ・スルー領域をベース領域から分離す
るために用いられる。濃密にドープされたポリシ
リコン層が、エミツタをドープするエミツタ窓を
画成する他にドープしてトランジスタのベースへ
の接点を形成するために用いられる。この装置構
造体におけるエミツタ窓及びポリシリコン・ベー
ス接点の分離は、セルフ・アライン・プロセスを
用いることにより達成されるべき非常に小さな値
まで最小にされる。ポリシリコンへの及びこれ故
にトランジスタのベースへの金属接点が深い凹所
酸化物分離の上に行なわれ、これ故に、トランジ
スタのベース領域及びそれ故にコレクタ・ベース
の容量が最小にされ得る。トランジスタの浅いエ
ミツタ及び狭いベース幅が、イオン注入技術によ
り形成される。
さて図面特に第２図を参照するに、Ｐ型単結晶
シリコン・ウエハ１０が最初の基板である。サブ
コレクタ１１を形成するためにヒ素のようなＮ型
不純物がウエハ１０中へ注入される。Ｎ型不純物
の注入は、例えばカプセル拡散又はイオン注入に
より行なわれる。N+サブコレクタ１１の抵抗率
はほぼ0.001Ω−cmである。
シリコン・ウエハ１０が最初の基板である。サブ
コレクタ１１を形成するためにヒ素のようなＮ型
不純物がウエハ１０中へ注入される。Ｎ型不純物
の注入は、例えばカプセル拡散又はイオン注入に
より行なわれる。N+サブコレクタ１１の抵抗率
はほぼ0.001Ω−cmである。
第３図に示されているように、約1.0乃至1.5μ
ｍの厚さのＮ型エピタキシヤル・シリコン層１２
がサブコレクタ１１の表面上に付着される。エピ
タキシヤル層１２の比抵抗は約0.3Ω−cmであ
る。
ｍの厚さのＮ型エピタキシヤル・シリコン層１２
がサブコレクタ１１の表面上に付着される。エピ
タキシヤル層１２の比抵抗は約0.3Ω−cmであ
る。
第４図に示されるように、好ましくは化学気相
付着CVDにより形成される約3000Åの厚さの酸
化物層１３が、エピタキシヤル・シリコン層１２
の上に付着される。形成されるべき浅い誘電体分
離凹所の位置の上にレジスト窓（図示されず）を
形成するために、リングラフイ・ステツプが適用
される。それから露出した酸化物層１３は反応性
イオン食刻RIEにより開けられる。そして酸化物
層１３を食刻マスクとして用いることにより、露
出したシリコン領域１４がRIE技術で食刻され
る。食刻はN+サブコレクタ領域１１に達する
と、止められる。それから残つている酸化物マス
ク層１３は、例えば緩衝HF溶液のような化学溶
液により除去される。
付着CVDにより形成される約3000Åの厚さの酸
化物層１３が、エピタキシヤル・シリコン層１２
の上に付着される。形成されるべき浅い誘電体分
離凹所の位置の上にレジスト窓（図示されず）を
形成するために、リングラフイ・ステツプが適用
される。それから露出した酸化物層１３は反応性
イオン食刻RIEにより開けられる。そして酸化物
層１３を食刻マスクとして用いることにより、露
出したシリコン領域１４がRIE技術で食刻され
る。食刻はN+サブコレクタ領域１１に達する
と、止められる。それから残つている酸化物マス
ク層１３は、例えば緩衝HF溶液のような化学溶
液により除去される。
第５図に示されているように、約7000Åの厚さ
のCVD酸化物層１５がシリコン表面１２上に形
成される。続いて、形成されるべき深い誘電体分
離凹所１６の位置の上にレジストの画成された窓
（図示されず）を形成するために、リングラフ
イ・ステツプが適用される。そしてレジストによ
り画成された酸化物１５は、RIEにより開孔が形
成される。酸化物１５を食刻マスクとして用いる
ことにより、エピタキシヤル・シリコン層１２及
びサブコレクタ１１を通つてRIEは装置領域を囲
む深い凹所１６を形成する。続いて、深い凹所１
６の側壁を保護するために薄いCVD SiO2層（図
示されず）を用いて、チヤンネル・ストツパ１７
を形成するために、深い凹所の底内へ浅いホウ素
の注入が行なわれる。
のCVD酸化物層１５がシリコン表面１２上に形
成される。続いて、形成されるべき深い誘電体分
離凹所１６の位置の上にレジストの画成された窓
（図示されず）を形成するために、リングラフ
イ・ステツプが適用される。そしてレジストによ
り画成された酸化物１５は、RIEにより開孔が形
成される。酸化物１５を食刻マスクとして用いる
ことにより、エピタキシヤル・シリコン層１２及
びサブコレクタ１１を通つてRIEは装置領域を囲
む深い凹所１６を形成する。続いて、深い凹所１
６の側壁を保護するために薄いCVD SiO2層（図
示されず）を用いて、チヤンネル・ストツパ１７
を形成するために、深い凹所の底内へ浅いホウ素
の注入が行なわれる。
CVDの酸化物マスキング層１５を除去した
後、露出したシリコン表面上に高品質のSiO2層
１８を形成するために、ウエハは熱的に酸化され
る。第６図に示されているように、浅い凹所１４
及び深い凹所１６を過剰に満たしてウエハ表面を
平らにするために、好ましくは低圧CVD
（LPCVD）技術により形成される厚い酸化物層１
９が用いられる。LPCVDにより得られた酸化物
１９は非常に厚さが均一である。過剰に満された
凹所の中心領域の上の割れ目を満すことにより装
置表面の平坦性を向上させるためにレジスト層２
０がウエハ上に付着される。
後、露出したシリコン表面上に高品質のSiO2層
１８を形成するために、ウエハは熱的に酸化され
る。第６図に示されているように、浅い凹所１４
及び深い凹所１６を過剰に満たしてウエハ表面を
平らにするために、好ましくは低圧CVD
（LPCVD）技術により形成される厚い酸化物層１
９が用いられる。LPCVDにより得られた酸化物
１９は非常に厚さが均一である。過剰に満された
凹所の中心領域の上の割れ目を満すことにより装
置表面の平坦性を向上させるためにレジスト層２
０がウエハ上に付着される。
次のプロセス・ステツプは、レジスト層２０及
び酸化物層１９を後方食刻するために、RIE技術
を用いるものである。レジストのRIE食刻速度が
ほぼSiO2の食刻速度に等しいことが、重要であ
る。従つて、ウエハ上の至る所で平坦化されたレ
ジスト及び酸化物の合成層を有していても、シリ
コンまでの後方食刻により、第７図に示されるよ
うに深い酸化物凹所１６及び浅い酸化物凹所１４
が満された平らな表面が得られることになる。
び酸化物層１９を後方食刻するために、RIE技術
を用いるものである。レジストのRIE食刻速度が
ほぼSiO2の食刻速度に等しいことが、重要であ
る。従つて、ウエハ上の至る所で平坦化されたレ
ジスト及び酸化物の合成層を有していても、シリ
コンまでの後方食刻により、第７図に示されるよ
うに深い酸化物凹所１６及び浅い酸化物凹所１４
が満された平らな表面が得られることになる。
さて、第８図では、約500Åの厚さのSiO2層２
１が熱的にエピタキシヤル・シリコン表面１２上
に成長される。形成されるべきサブコレクタ・リ
ーチ・スルー領域２４の上に画成窓２３を形成す
るために、レジスト層２２が付着、露光及び現像
される。N+リーチ・スルー領域２４を形成する
ために、好ましくはリンのような適当なＮ型不純
物が酸化物層２１を通してイオン注入される。そ
れからマスキング・レジスト層２２が除去され
る。
１が熱的にエピタキシヤル・シリコン表面１２上
に成長される。形成されるべきサブコレクタ・リ
ーチ・スルー領域２４の上に画成窓２３を形成す
るために、レジスト層２２が付着、露光及び現像
される。N+リーチ・スルー領域２４を形成する
ために、好ましくはリンのような適当なＮ型不純
物が酸化物層２１を通してイオン注入される。そ
れからマスキング・レジスト層２２が除去され
る。
第９図に示されているように、約500Åの厚さ
のCVDSi3N4層２５がSiO2層２１上に付着され
る。続いてCVD酸化物層２６がSi3N4層２５の表
面上に形成される。付着された酸化物層２６の厚
さは約3000Åである。第９図に示されているよう
に、ポリシリコンのベース接点領域２８を画成す
るレジスト・パターン２７が形成される。レジス
ト層２７を食刻マスクとして用いることにより、
CVD酸化物２６はRIE技術により食刻される。下
のSi3N4層２５の表面に達した時、食刻は止めら
れる。Si3N4は酸化物RIEの良い停止材とはなら
ないなら、Si3N4上に付着された薄い（〜200Å）
ポリシリコン層（図示されず）が、停止材として
働らくように用いられる。それから開けられた酸
化物の窓は、緩衝HF溶液により横方向に食刻さ
れて、約0.2乃至0.3μｍの酸化物のアンダーカツ
トを生じることになる。
のCVDSi3N4層２５がSiO2層２１上に付着され
る。続いてCVD酸化物層２６がSi3N4層２５の表
面上に形成される。付着された酸化物層２６の厚
さは約3000Åである。第９図に示されているよう
に、ポリシリコンのベース接点領域２８を画成す
るレジスト・パターン２７が形成される。レジス
ト層２７を食刻マスクとして用いることにより、
CVD酸化物２６はRIE技術により食刻される。下
のSi3N4層２５の表面に達した時、食刻は止めら
れる。Si3N4は酸化物RIEの良い停止材とはなら
ないなら、Si3N4上に付着された薄い（〜200Å）
ポリシリコン層（図示されず）が、停止材として
働らくように用いられる。それから開けられた酸
化物の窓は、緩衝HF溶液により横方向に食刻さ
れて、約0.2乃至0.3μｍの酸化物のアンダーカツ
トを生じることになる。
そしてSi3N4層２５及びSiO2層２１を貫通食刻
するために、ベース接点は方向性のRIEにより開
けられる。このRIE操作においてSi3N4及びSiO2
層の食刻は、アンダーカツトされた酸化物２６の
開孔の代わりにレジスト・パターンにより画成さ
れる。次にレジスト・パターン２７は除去され
る。
するために、ベース接点は方向性のRIEにより開
けられる。このRIE操作においてSi3N4及びSiO2
層の食刻は、アンダーカツトされた酸化物２６の
開孔の代わりにレジスト・パターンにより画成さ
れる。次にレジスト・パターン２７は除去され
る。
第１０図に示されているように、約4500Åの厚
さの濃密にドーブされたＰ型ポリシリコン層２９
がウエハ表面上に形成される。ポリシリコン層２
９は好ましくは厚さの均一性が良い低圧CVDプ
ロセスにより形成されると良い。ポリシリコン層
２９のドーピングはCVDプロセスの間にその場
で行なわれ得る。代わりに、真性なポリシリコン
層を付着し、続いてホウ素注入でドープすること
もできる。全面付着のレジスト層３０が次に付着
され、ポリシリコン表面を平らにするために適当
に処理される。続くプロセス・ステツプは、RIE
によりレジスト層３０及びポリシリコン層２９を
後方食刻して薄くすることである。レジストの
RIE食刻速度をポリシリコンの食刻速度と同じに
することが重要である。
さの濃密にドーブされたＰ型ポリシリコン層２９
がウエハ表面上に形成される。ポリシリコン層２
９は好ましくは厚さの均一性が良い低圧CVDプ
ロセスにより形成されると良い。ポリシリコン層
２９のドーピングはCVDプロセスの間にその場
で行なわれ得る。代わりに、真性なポリシリコン
層を付着し、続いてホウ素注入でドープすること
もできる。全面付着のレジスト層３０が次に付着
され、ポリシリコン表面を平らにするために適当
に処理される。続くプロセス・ステツプは、RIE
によりレジスト層３０及びポリシリコン層２９を
後方食刻して薄くすることである。レジストの
RIE食刻速度をポリシリコンの食刻速度と同じに
することが重要である。
第１１図に示されているように、CVD酸化物
層２６に達した時にRIEは止められる。ポリシリ
コン２９は、CVD酸化物層２６により画成され
たベース接点開孔内に形成される。
層２６に達した時にRIEは止められる。ポリシリ
コン２９は、CVD酸化物層２６により画成され
たベース接点開孔内に形成される。
第１１図及び第１２図より、トランジスタ装置
領域を画成するための画成マスクを形成するため
に、レジスト層３１が付着され、露光、現像され
る。それから露出したCVD酸化物２６が緩衝HF
溶液で除去される。食刻は下のSi3N4層２５で止
まる。続いてレジスト層３１は除去される。
領域を画成するための画成マスクを形成するため
に、レジスト層３１が付着され、露光、現像され
る。それから露出したCVD酸化物２６が緩衝HF
溶液で除去される。食刻は下のSi3N4層２５で止
まる。続いてレジスト層３１は除去される。
第１３図に示されているように、露出したポリ
シリコン２９の表面に比較的厚いSiO2層３２を
成長させるために、それから熱酸化が行なわれ
る。熱SiO2層３２の厚さはほぼ2500Åである。
ポリシリコン層２９からの下のエピタキシヤル・
シリコン領域１２中へホウ素の外方拡散を最小に
するために、SiO2層３２は低温高圧酸化で形成
されるのが好ましい。エピタキシヤル・シリコン
領域１２へのＰ型不純物の外方拡散により装置の
能動でないベース領域３３が形成される。エミツ
タ３４及びコレクタ接点３５の領域の上に在る
Si3N4層２５は、これらの接点領域におけるSiO2
の形成を防ぐことになる。ポリシリコン上の
SiO2の形成後に、エミツタ及びコレクタ接点の
Si3N4層２５は、RIE又は熱いH3PO4溶液を用い
ることにより除去される。それからエミツタ３４
及びコレクタ３５の接点上のSiO2層２１がRIE技
術により開けられる。この結果が第１４図に示さ
れている。
シリコン２９の表面に比較的厚いSiO2層３２を
成長させるために、それから熱酸化が行なわれ
る。熱SiO2層３２の厚さはほぼ2500Åである。
ポリシリコン層２９からの下のエピタキシヤル・
シリコン領域１２中へホウ素の外方拡散を最小に
するために、SiO2層３２は低温高圧酸化で形成
されるのが好ましい。エピタキシヤル・シリコン
領域１２へのＰ型不純物の外方拡散により装置の
能動でないベース領域３３が形成される。エミツ
タ３４及びコレクタ接点３５の領域の上に在る
Si3N4層２５は、これらの接点領域におけるSiO2
の形成を防ぐことになる。ポリシリコン上の
SiO2の形成後に、エミツタ及びコレクタ接点の
Si3N4層２５は、RIE又は熱いH3PO4溶液を用い
ることにより除去される。それからエミツタ３４
及びコレクタ３５の接点上のSiO2層２１がRIE技
術により開けられる。この結果が第１４図に示さ
れている。
第１４図に示されているように、エミツタ領域
３６及びコレクタ接点領域３７を形成するため
に、好ましくはヒ素のようなＮ型不純物がエミツ
タ接点領域３４及びコレクタ接点領域３５を通し
てエピタキシヤル・シリコン１２中へ注入され
る。低エネルギーのヒ素イオン注入を用いること
により、Ｎ型不純物がエピタキシヤル・シリコン
１２中へ注入される。次に、能動ベース・ドーピ
ング領域３８を形成するために、例えば、約１×
1013原子／cm2のような低注入量のホウ素注入がエ
ピタキシヤル・シリコン１２中へ行なわれる。
３６及びコレクタ接点領域３７を形成するため
に、好ましくはヒ素のようなＮ型不純物がエミツ
タ接点領域３４及びコレクタ接点領域３５を通し
てエピタキシヤル・シリコン１２中へ注入され
る。低エネルギーのヒ素イオン注入を用いること
により、Ｎ型不純物がエピタキシヤル・シリコン
１２中へ注入される。次に、能動ベース・ドーピ
ング領域３８を形成するために、例えば、約１×
1013原子／cm2のような低注入量のホウ素注入がエ
ピタキシヤル・シリコン１２中へ行なわれる。
第１５図に示されているように、イオン注入に
より生じる放射損傷をアニール・アウトすること
になる最終的な熱ドライブ・イン拡散プロセスが
装置に行なわれる。ドライブ・イン拡散はまた所
望の接合深さを有する装置を形成する。同時に、
濃密にドーブされたポリシリコン２９中のホウ素
が能動でないベース３３を形成するために外方拡
散することになる。例えばエミツタの深さが0.1
μｍでベースの幅が0.1μｍであるような、非常
に浅いバイポーラ・トランジスタの製造について
は、ドライブ・イン・アニーリングの温度は約
900乃至950℃である。アニーリングは窒素雰囲気
中で行なわれる。次に、ポリシリコンへの接点３
９がリソグラフイ及び食刻により開けられる。
より生じる放射損傷をアニール・アウトすること
になる最終的な熱ドライブ・イン拡散プロセスが
装置に行なわれる。ドライブ・イン拡散はまた所
望の接合深さを有する装置を形成する。同時に、
濃密にドーブされたポリシリコン２９中のホウ素
が能動でないベース３３を形成するために外方拡
散することになる。例えばエミツタの深さが0.1
μｍでベースの幅が0.1μｍであるような、非常
に浅いバイポーラ・トランジスタの製造について
は、ドライブ・イン・アニーリングの温度は約
900乃至950℃である。アニーリングは窒素雰囲気
中で行なわれる。次に、ポリシリコンへの接点３
９がリソグラフイ及び食刻により開けられる。
第１５図に示されているように、ポリシリコン
への接点は、深い酸化物分離凹所１６の上の、ト
ランジスタのベース３３の外の領域に形成され
る。装置はもはや、装置をウエハ上の他の装置と
相互接続することになる配線の付着及び製造の準
備が整つている。配線システムの形成は当分野で
は周知であるので述べない。
への接点は、深い酸化物分離凹所１６の上の、ト
ランジスタのベース３３の外の領域に形成され
る。装置はもはや、装置をウエハ上の他の装置と
相互接続することになる配線の付着及び製造の準
備が整つている。配線システムの形成は当分野で
は周知であるので述べない。
第１Ａ図乃至第１Ｃ図は、本発明により製造さ
れたバイポーラ・トランジスタ構造体を示す。第
２図乃至第１５図は、本発明によるバイポーラ・
トランジスタの製造ステツプを示す。 ２９……ポリシリコン層、３３……能動でない
ベース領域、３４……エミツタ領域、３８……能
動ベース領域。
れたバイポーラ・トランジスタ構造体を示す。第
２図乃至第１５図は、本発明によるバイポーラ・
トランジスタの製造ステツプを示す。 ２９……ポリシリコン層、３３……能動でない
ベース領域、３４……エミツタ領域、３８……能
動ベース領域。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型のシリコン基板であつて、第１
の分離手段によつて他の領域ら分離されたデバイ
ス形成領域と、該領域内に設けた第２の導電型の
サブコレクタ領域と、該領域の上に形成した、第
２の分離手段によつて相互に分離されたエミツ
タ／ベース領域を形成するための第１のエピタキ
シヤル領域並びにコレクタ・リーチスルーを形成
するための第２のエピタキシヤル領域とを有する
上記シリコン基板にバイポーラ・トランジスタを
形成するための方法に於て、 (イ) 上記デバイス形成領域の表面上に第１の酸化
物層及び窒化シリコン層をこの順に形成し、 (ロ) 上記窒化シリコン層の上に相対的に厚い第２
の酸化物層を形成し、 (ハ) 上記第２の酸化物層の上にフオトレジスト層
を設け、フオトリソグラフにより上記第１の分
離手段から上記第１の分離されたエピタキシヤ
ル領域の一部へ伸びる第１の窓部並びに上記第
２の分離手段から上記第１の分離されたエピタ
キシヤル領域の一部へ伸びる第２の窓部を形成
して、上記第２の酸化物層の離隔した領域を露
出させ、 (ニ) 上記露出した第２の酸化物層をエツチングし
て上記窒化シリコンの対応する領域を露出さ
せ、 (ホ) 露出した上記窒化シリコン層及びその下の上
記第１の酸化物層を上記エピタキシヤル層のレ
ベルまでエツチングし、 (ヘ) 基板の露出した表面上に第１の導電型にドー
プしたポリシリコンの相対的に厚い層を形成
し、 (ト) 該工程によつて生成された構造体の表面を上
記第２の酸化物層の表面レベルまでエツチング
して平坦化し、 (チ) 上記第１及び第２の分離したエピタキシヤル
領域の上方をおおう第２の酸化物層の部分を取
り除き、 (リ) 上記ポリシリコン層の露出した表面上に酸化
物層を形成し、 (ヌ) 窒化シリコンの露出した領域及びその下の第
１の酸化物層の領域をエツチングによつて除去
し、 (ル) エミツタ領域に第２の導電型のイオンを、
能動ベース領域に第１の導電型のイオンを注入
することを含むバイポーラ・トランジスタの形
成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/129,928 US4318751A (en) | 1980-03-13 | 1980-03-13 | Self-aligned process for providing an improved high performance bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56142667A JPS56142667A (en) | 1981-11-07 |
| JPS6148784B2 true JPS6148784B2 (ja) | 1986-10-25 |
Family
ID=22442253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144881A Granted JPS56142667A (en) | 1980-03-13 | 1981-03-06 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4318751A (ja) |
| EP (1) | EP0036082B1 (ja) |
| JP (1) | JPS56142667A (ja) |
| DE (1) | DE3167670D1 (ja) |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339767A (en) * | 1980-05-05 | 1982-07-13 | International Business Machines Corporation | High performance PNP and NPN transistor structure |
| US4378627A (en) * | 1980-07-08 | 1983-04-05 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
| US4758528A (en) * | 1980-07-08 | 1988-07-19 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| US4400865A (en) * | 1980-07-08 | 1983-08-30 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| US4691219A (en) * | 1980-07-08 | 1987-09-01 | International Business Machines Corporation | Self-aligned polysilicon base contact structure |
| US4394196A (en) * | 1980-07-16 | 1983-07-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of etching, refilling and etching dielectric grooves for isolating micron size device regions |
| JPS5743438A (en) * | 1980-08-29 | 1982-03-11 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS5758356A (en) * | 1980-09-26 | 1982-04-08 | Toshiba Corp | Manufacture of semiconductor device |
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