JPS5978542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5978542A JPS5978542A JP18738782A JP18738782A JPS5978542A JP S5978542 A JPS5978542 A JP S5978542A JP 18738782 A JP18738782 A JP 18738782A JP 18738782 A JP18738782 A JP 18738782A JP S5978542 A JPS5978542 A JP S5978542A
- Authority
- JP
- Japan
- Prior art keywords
- film
- deposited
- groove
- substrate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、幅１ ｐｍ以下の加工技術に関するものでめ
り、ちりにこの方法を用いた微Ｉｒ１１１１にして商密
度なＬＳＩの製造方法に関するものである。
り、ちりにこの方法を用いた微Ｉｒ１１１１にして商密
度なＬＳＩの製造方法に関するものである。
（従来技術）
ＬＳＩの大規模化に対して、微細バタン形成技術の効果
は極めて太きい。その露光法についてみると、紫外、遠
紫外、ｈ小投影、電子ビーム、イオンビーム、Ｘ線等、
柚々の方法が開発されている。これらの技術の進歩によ
ってサブミクロンパターンの形成が可能となっているが
、これらの技術ｖｃ寂いても、以−丁に述べる問題点が
存在する。すなわち紫外、遠紫外、縮小投影露光はいず
れも現有装置の進歩と実績を土台にして性能が向上して
いるが、ｓ像ｉからみて、０．７〜１ ｐｍが限界と予
想される。この値以下のバタン形成は、電子ビーム、Ｘ
線、イオンビームの名露光法によって１」能となる。し
かしながら、電子ビーム露光はスループットの低下、イ
オンビーム露光はデバイスへの影豐などが未知であるこ
と、ｘｌｆＭｓ光についてｉｉＸ＃マスク基板の安定性
２強度等の問題がちり、それぞれの露光法のもつ商い解
像度がまだ生かさ７’していない状態にある。以上述べ
た様に従来のバタン形成法においては、サブミクロンパ
ターンの形成がａＪ能でかつＬＳＩＬレベルｖＣ谷易に
適用でさるバタン形成技術は存在しなかった。
は極めて太きい。その露光法についてみると、紫外、遠
紫外、ｈ小投影、電子ビーム、イオンビーム、Ｘ線等、
柚々の方法が開発されている。これらの技術の進歩によ
ってサブミクロンパターンの形成が可能となっているが
、これらの技術ｖｃ寂いても、以−丁に述べる問題点が
存在する。すなわち紫外、遠紫外、縮小投影露光はいず
れも現有装置の進歩と実績を土台にして性能が向上して
いるが、ｓ像ｉからみて、０．７〜１ ｐｍが限界と予
想される。この値以下のバタン形成は、電子ビーム、Ｘ
線、イオンビームの名露光法によって１」能となる。し
かしながら、電子ビーム露光はスループットの低下、イ
オンビーム露光はデバイスへの影豐などが未知であるこ
と、ｘｌｆＭｓ光についてｉｉＸ＃マスク基板の安定性
２強度等の問題がちり、それぞれの露光法のもつ商い解
像度がまだ生かさ７’していない状態にある。以上述べ
た様に従来のバタン形成法においては、サブミクロンパ
ターンの形成がａＪ能でかつＬＳＩＬレベルｖＣ谷易に
適用でさるバタン形成技術は存在しなかった。
サブミクロンバタン形成の他の方法として堆積膜のサイ
ドエツチングを利用する方法も、こｎまで柚々試φら扛
ているが、サイドエツチングの均一性、制御性等に問題
があり、これも同様にＬＳＩのレベルに容易に適用でき
る方法が存在しなかった。
ドエツチングを利用する方法も、こｎまで柚々試φら扛
ているが、サイドエツチングの均一性、制御性等に問題
があり、これも同様にＬＳＩのレベルに容易に適用でき
る方法が存在しなかった。
（発明の目的）
本発明はこれらの欠点全除去するため、方向性を有する
膜堆積法を微細バタンの形成法に適用したもので、その
目的はＬＳＩ０烏奮度化。
膜堆積法を微細バタンの形成法に適用したもので、その
目的はＬＳＩ０烏奮度化。
高速反化にある。
（発明の構成）
前記の目的を達成するため、本発明は基板上に第１の拐
科を堆積した後これケバタン形成し、その上に方向性を
有する膜堆積法ＶＣよって第２の材料ケ全曲に堆積し、
エツチングによって第１の拐料のバタンの縁に付層した
第２のＩ科を除去し、第１の相料と第２のＩ科によって
溝を形成し、この溝の部分内の露出した基板拐料をエツ
チングすることを特徴とする半導体装置の製造方法を発
明の蛮旨とするものである。
科を堆積した後これケバタン形成し、その上に方向性を
有する膜堆積法ＶＣよって第２の材料ケ全曲に堆積し、
エツチングによって第１の拐料のバタンの縁に付層した
第２のＩ科を除去し、第１の相料と第２のＩ科によって
溝を形成し、この溝の部分内の露出した基板拐料をエツ
チングすることを特徴とする半導体装置の製造方法を発
明の蛮旨とするものである。
次に本発明の実施例を添附図面について説明する。なお
実施例ｔま一つの例示であって、本発明の精神を逸脱し
ない範囲内で、棟々の変更あるいは改良ケ行いうろこと
は１うまでもない。
実施例ｔま一つの例示であって、本発明の精神を逸脱し
ない範囲内で、棟々の変更あるいは改良ケ行いうろこと
は１うまでもない。
第１図囚、ノ）に方向性を有する膜堆積法、たとえはＥ
ＣＲ形プラズマ堆積法で、段差を有する下地の上に８１
０２ ｋ堆積し、それ葡エツチングした場合の形状の変
化を示す。第１図囚はＳｉ ｌ上に予めパタニングした
５ｉｏｔ等をマスクにしてＲＩ Ｅ （ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ反応性イオンエツチング
）でＳｉヲエツテンクし、Ｓｉに溝を形成した後その上
にＥＣＲ形プラズマ堆槓堆積５ｔＯｔ膜２を堆積した試
料断面構造である。ＲＩＥの条件はＣＢｒＦ５７ｆ：ガ
スとして使用し、０．０３ Ｔｏｒｒ 。
ＣＲ形プラズマ堆積法で、段差を有する下地の上に８１
０２ ｋ堆積し、それ葡エツチングした場合の形状の変
化を示す。第１図囚はＳｉ ｌ上に予めパタニングした
５ｉｏｔ等をマスクにしてＲＩ Ｅ （ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ反応性イオンエツチング
）でＳｉヲエツテンクし、Ｓｉに溝を形成した後その上
にＥＣＲ形プラズマ堆槓堆積５ｔＯｔ膜２を堆積した試
料断面構造である。ＲＩＥの条件はＣＢｒＦ５７ｆ：ガ
スとして使用し、０．０３ Ｔｏｒｒ 。
２００Ｗであり、Ｓｉの溝の深さは１μｍである。又、
Ｓｌの溝の凹部凸部の幅はともにｌ ｐｍ ′ｔ′ある
。
Ｓｌの溝の凹部凸部の幅はともにｌ ｐｍ ′ｔ′ある
。
ＥＣＲ形フラズマ堆積法にょる８１ｏ２の堆積膜厚は０
．５ ｐｍで、堆積条件は５ｉｆｔ （１００％） ３
．０ｃｃ ／’ｍｉｎ 。
．５ ｐｍで、堆積条件は５ｉｆｔ （１００％） ３
．０ｃｃ ／’ｍｉｎ 。
０２１０ｃｃ／ｍｉ１＋、 ２ ｘ １Ｏ−４Ｔｏｒｒ
、 １００ Ｗでめる。−扛ゲライトエツテンクする
とＳｉ溝の側壁に堆積した５１０２膜はエソチンク速度
が大きいため急速にエツチングされてなくなり第１図（
片に示す構造が得られる。３，４は残った５ｉＯｚ膜２
示ず。
、 １００ Ｗでめる。−扛ゲライトエツテンクする
とＳｉ溝の側壁に堆積した５１０２膜はエソチンク速度
が大きいため急速にエツチングされてなくなり第１図（
片に示す構造が得られる。３，４は残った５ｉＯｚ膜２
示ず。
第２図にサイドエツチングの時間と、第１図（Ｂ）に示
す各部分の寸法の関係を下す。エツチング液はＨ，０で
希釈したＨ１ｉ’液（５０！３６ ＨＦ ６０ ｃｃ
。
す各部分の寸法の関係を下す。エツチング液はＨ，０で
希釈したＨ１ｉ’液（５０！３６ ＨＦ ６０ ｃｃ
。
Ｈ２Ｏ１９４０ｃｃ ）である。室温でエツチング液間
が１０分で四部での５ｆ０２膜とＳｌ側壁の間隙αＢは
０．１５μｍである。５ｉ０２の堆積膜厚、ならひにＨ
Ｆ液の組成を独々かえることによってこの間隙α３の大
きざは独々の値？とりうることは１うまでもない。
が１０分で四部での５ｆ０２膜とＳｌ側壁の間隙αＢは
０．１５μｍである。５ｉ０２の堆積膜厚、ならひにＨ
Ｆ液の組成を独々かえることによってこの間隙α３の大
きざは独々の値？とりうることは１うまでもない。
第３図にサイドエツチングの時間と、第１図（功に示）
角度αＢ、αＴの関係を乃くＪ“。エツチング時間葡太
さくしてもαＢは一定で約７０’である１、従って第１
図（５）に示す凹部の酸化膜４のデーパ角は一定である
。又凸部の酸化膜３のテーパ角もほぼ１００’で一定と
なる。
角度αＢ、αＴの関係を乃くＪ“。エツチング時間葡太
さくしてもαＢは一定で約７０’である１、従って第１
図（５）に示す凹部の酸化膜４のデーパ角は一定である
。又凸部の酸化膜３のテーパ角もほぼ１００’で一定と
なる。
ここでは具体例として下地の段差含有する基板としてＳ
ｉ會めけたが、段差ケ有する次面であれは Ｓｉ以外の
他の材料、例えはＪｎＰ 、 ＧａＡｓ等の半導体材料
又はＡｔ 、 ＭＯ等の金属相料、Ａｔ、０８゜ｓｉ、
Ｎ、等の絶縁物でも同様の傾向會なすことはＭうｌでも
ない。また堆槙膜として５１０ｔ’！ｉ−示したが、Ｓ
ｉ、Ｎ４［１！あるいは８１ｘＮｙＯ２Ｍ Ｉ Ｍｏ
−Ｓｔ ＋アモ＃ ７７ スＳｉ 、 Ａｔ−３ｉｌｌ
Ｋ等（７）ＥＣＲり７ズマ堆槓法で可能な膜であれは、
いずれも上記と同様である。
ｉ會めけたが、段差ケ有する次面であれは Ｓｉ以外の
他の材料、例えはＪｎＰ 、 ＧａＡｓ等の半導体材料
又はＡｔ 、 ＭＯ等の金属相料、Ａｔ、０８゜ｓｉ、
Ｎ、等の絶縁物でも同様の傾向會なすことはＭうｌでも
ない。また堆槙膜として５１０ｔ’！ｉ−示したが、Ｓ
ｉ、Ｎ４［１！あるいは８１ｘＮｙＯ２Ｍ Ｉ Ｍｏ
−Ｓｔ ＋アモ＃ ７７ スＳｉ 、 Ａｔ−３ｉｌｌ
Ｋ等（７）ＥＣＲり７ズマ堆槓法で可能な膜であれは、
いずれも上記と同様である。
段差９１１Ｉ壁に堆積したＳｉ ｏｘ膜のエツチング違
反が平坦部分に堆積した５ｉＯｓｆｆｌよりも非常に大
きい現象は、ＥＣＲ形プラズマ堆槓堆積けでなく、イオ
ンビームスパッタ法、マグネトロンスパッタ法等の方向
性をもった膜堆積法にも堆積法に応じた形状の差はめる
ものの同様に与られる現象である。したがって以下に述
べる方法はこｎらの柚々の堆積力法會用いてもさしつか
えない。
反が平坦部分に堆積した５ｉＯｓｆｆｌよりも非常に大
きい現象は、ＥＣＲ形プラズマ堆槓堆積けでなく、イオ
ンビームスパッタ法、マグネトロンスパッタ法等の方向
性をもった膜堆積法にも堆積法に応じた形状の差はめる
ものの同様に与られる現象である。したがって以下に述
べる方法はこｎらの柚々の堆積力法會用いてもさしつか
えない。
第１図〜第３図を用いて説明した性質を用いれば微細な
溝の加工が可能となる。第４図（至）〜（ト）。
溝の加工が可能となる。第４図（至）〜（ト）。
第５図囚〜Ｃ）にその実施例を述べる。
第４図はシリコン基板１の上に酸化膜５？ｆ−熱醒化法
又はＣＶＤ法で形成した後、この上にポリシリコン映６
に、さらにその上にレジスト膜７をバタン形成し、その
上に５ｊ０２暎８ ’ｋＥｃ Ｒ形プラズマ堆積法で堆
積した構造を示す。各々の膜厚ｉ−ｉ：たとえはポリシ
リコンロは０．５μｍ、レジスト７は１μｍ 、 ５ｉ
Ｑ２膜８は０．５μｍとする。これケライトエツチング
して第４図（Ｂ）に示す構造′？ｆ：得る。９．ｌＯは
エツチングにより残った５ｊＯｔ膜を示す。第２図で説
明した希釈ＨＦ液を用いて１４分間エツチングした場合
第４図■）に示した間隙ａの大きさは０．２μｍ 、
５ｉ０２験９とｌＯの膜厚はともに０．２μｍとなる。
又はＣＶＤ法で形成した後、この上にポリシリコン映６
に、さらにその上にレジスト膜７をバタン形成し、その
上に５ｊ０２暎８ ’ｋＥｃ Ｒ形プラズマ堆積法で堆
積した構造を示す。各々の膜厚ｉ−ｉ：たとえはポリシ
リコンロは０．５μｍ、レジスト７は１μｍ 、 ５ｉ
Ｑ２膜８は０．５μｍとする。これケライトエツチング
して第４図（Ｂ）に示す構造′？ｆ：得る。９．ｌＯは
エツチングにより残った５ｊＯｔ膜を示す。第２図で説
明した希釈ＨＦ液を用いて１４分間エツチングした場合
第４図■）に示した間隙ａの大きさは０．２μｍ 、
５ｉ０２験９とｌＯの膜厚はともに０．２μｍとなる。
これをたとえばＣＢｒＦ５ガスを用いたＲＩＥでエツチ
ングすれは、Ｍ４４図り）の構造が得られる。このＲＩ
ＥによるＳｌとＳ１０！のエツチング速度比は約８倍で
あるので上記５１０ｔ ＠ １０は十分マスクとなシう
る。第４図（Ｃ）の５ｉｆｔ 膜１０の膜厚は約０．１
４７７ｍとなる。又、Ｓｉとレジストのエツチング速度
比は約３倍なのでレジスト膜７も十分マスクとなりうる
。第４図Ｃ）に示す溝すは、ＲＩＥのエツチングによっ
てレジスト膜７と５ｉｏｔ膜１０がともにＲＩ Ｅによ
ってエツチングてれるため第４１串）の溝ａよりも幅が
広くなる。この蒔溝すの間隙は０．３５μｍ程度となる
。１１ 、１２はＳｔＯ，ｉ ’（ｌ”示す。次Ｖｃｓ
ｉ０２ｍ１２ヲ除去し、第４図（ｌＪを、さらにレジス
ト膜７を除去して第４図□□□）を得る。たたし、この
場合ポリシリコンの下地５が５ｉＯｚｌｌｌｆＬなので
、マスクとして使用した５１０２膜１２を除去する時５
ｉ０２膜５も間隙の部分で約０．１５μｍエツチングさ
れる。
ングすれは、Ｍ４４図り）の構造が得られる。このＲＩ
ＥによるＳｌとＳ１０！のエツチング速度比は約８倍で
あるので上記５１０ｔ ＠ １０は十分マスクとなシう
る。第４図（Ｃ）の５ｉｆｔ 膜１０の膜厚は約０．１
４７７ｍとなる。又、Ｓｉとレジストのエツチング速度
比は約３倍なのでレジスト膜７も十分マスクとなりうる
。第４図Ｃ）に示す溝すは、ＲＩＥのエツチングによっ
てレジスト膜７と５ｉｏｔ膜１０がともにＲＩ Ｅによ
ってエツチングてれるため第４１串）の溝ａよりも幅が
広くなる。この蒔溝すの間隙は０．３５μｍ程度となる
。１１ 、１２はＳｔＯ，ｉ ’（ｌ”示す。次Ｖｃｓ
ｉ０２ｍ１２ヲ除去し、第４図（ｌＪを、さらにレジス
ト膜７を除去して第４図□□□）を得る。たたし、この
場合ポリシリコンの下地５が５ｉＯｚｌｌｌｆＬなので
、マスクとして使用した５１０２膜１２を除去する時５
ｉ０２膜５も間隙の部分で約０．１５μｍエツチングさ
れる。
第４図０にＣとしてこれｔ示す。なお上記の実施例にお
いては、ｌとしてシリコン基板を用いた例について説明
したが、この外に半導体その他の基板を用いることがで
きる。又シリコン酸化膜５の代シに絶縁物、ポリシリコ
ンロ０代りにシリコン入りのＡｔ、 Ｍｏ−８ｉ、又Ｓ
ｉ彷膜８の代りに８１ａＮ＋ 、レジストアの代りに５
ｊ３Ｎ４に用いることもできる。
いては、ｌとしてシリコン基板を用いた例について説明
したが、この外に半導体その他の基板を用いることがで
きる。又シリコン酸化膜５の代シに絶縁物、ポリシリコ
ンロ０代りにシリコン入りのＡｔ、 Ｍｏ−８ｉ、又Ｓ
ｉ彷膜８の代りに８１ａＮ＋ 、レジストアの代りに５
ｊ３Ｎ４に用いることもできる。
下地のｓｉｏ２ｍのエツチング速度比する工程？第５図
囚〜０に示す。第４図（１９の工程まで進めた後ポリシ
リコンロのエツチンク全第５図囚に示すように最後に抜
けるところ１でエツチングせずに止める。しかる後、５
ｌＯｚ腓１３と１４、レジスト膜７を除去し第５図（Ｂ
）ｋ得る。これ金、たとえばＲＩ Ｅで全面エツチング
して第５図Ｃ）全得る。第４図、第５図の例は１μｍμ
ｍトート細な間隙で導体配線、又は絶縁物等の材料を切
断する場合に幅広く応用できる。
囚〜０に示す。第４図（１９の工程まで進めた後ポリシ
リコンロのエツチンク全第５図囚に示すように最後に抜
けるところ１でエツチングせずに止める。しかる後、５
ｌＯｚ腓１３と１４、レジスト膜７を除去し第５図（Ｂ
）ｋ得る。これ金、たとえばＲＩ Ｅで全面エツチング
して第５図Ｃ）全得る。第４図、第５図の例は１μｍμ
ｍトート細な間隙で導体配線、又は絶縁物等の材料を切
断する場合に幅広く応用できる。
上記の実施例においてはエツチングにＲＩＥ金用いたが
、必賛な場合にはクエソトエツテングｒ便用することも
当然Ｕ」能である。
、必賛な場合にはクエソトエツテングｒ便用することも
当然Ｕ」能である。
第６図囚〜Ｖ）はＳｉ基板ＩＫ溝ｅ會形成し、その中に
ポリＳｉ又はＳｉＣ等の膜全充てんする製造方法を示ｊ
。これは微細な素子間分離構造金得るに逸した製造方法
でめる。Ｓｉ基板１の上に熱酸化膜１５ｉ形成し、レジ
ストバタン１６葡形成後、全面にＥＣＲ形グジグ２スマ
堆 オンビームスバッタ法、マグネトロンスパッタ法等の方
向性をもった膜堆積法によって５ｉｆｔ ｍ１７を堆積
して第６１四の構造盆得る。熱酸化膜１５の膜厚は例え
ば５００大、レジス目６の膜厚は１〜１．５ ｐｍ Ｘ
５ｉｆ２膜１７の厚さｆ １ ｐｍとする。第２図で説
明した希釈ＨＦ’に用いて１４分間エツチングし第６図
ＩＢ）の構造を得る。ｄの間隔は０．２ｐｍとなシ、５
ｉＯ２ｐ １８と１９のａｕｓｔは０．７ ｐｍ 、！
： ’ｆｚる。
ポリＳｉ又はＳｉＣ等の膜全充てんする製造方法を示ｊ
。これは微細な素子間分離構造金得るに逸した製造方法
でめる。Ｓｉ基板１の上に熱酸化膜１５ｉ形成し、レジ
ストバタン１６葡形成後、全面にＥＣＲ形グジグ２スマ
堆 オンビームスバッタ法、マグネトロンスパッタ法等の方
向性をもった膜堆積法によって５ｉｆｔ ｍ１７を堆積
して第６１四の構造盆得る。熱酸化膜１５の膜厚は例え
ば５００大、レジス目６の膜厚は１〜１．５ ｐｍ Ｘ
５ｉｆ２膜１７の厚さｆ １ ｐｍとする。第２図で説
明した希釈ＨＦ’に用いて１４分間エツチングし第６図
ＩＢ）の構造を得る。ｄの間隔は０．２ｐｍとなシ、５
ｉＯ２ｐ １８と１９のａｕｓｔは０．７ ｐｍ 、！
： ’ｆｚる。
５ｉ０２膜１８ 、１９とレジスト１６ヲマスクとして
８１基板１をＣＢｒＦ、ガスを用いたＲＩＥでエツチン
グし第６図Ｃ）の構造を得る。ｓｉの溝ｅの深さ’ｋ
１．５μｍとした時、溝ｅの上端の幅は５１ｏｚ膜２０
、２１とレジスト膜１６がエツチングされるため約０
．４〜０・６μｍ程度に広がる。溝ｅの下端は０．２〜
０．３μｍテアル。ＳｊＯ！ ｍ２０ 、２１ 、レジ
スト膜１６ ’ｉ線除去１さらに５ｔｙｘ膜１５ｉ除去
した後、Ｓｌ基板１を洗浄して熱酸化膜２２を形成して
第６図０を得る。この上に５ｉＯｚ膜又はボ’ＪＳｌｆ
ｆｉ堆積して第６図［Ｆ］フを得る。この堆積膜２３の
膜厚は０．５〜１μｍ程度である。これｋＲＩＥで再度
エツチングするが、もしくはレジス）ｆ塗布後ｆ（Ｉ
Ｅでエッテンクスルコとによって第６図いの構造葡得る
。この構造において、Ｓｉ基板Ｉ ＶＣ埋め込まれた２
２と２３の薄膜の幅は０．４〜０．６μｍ、深さは１．
５μｍでめシ、微細な素子間分離構造として適している
。
８１基板１をＣＢｒＦ、ガスを用いたＲＩＥでエツチン
グし第６図Ｃ）の構造を得る。ｓｉの溝ｅの深さ’ｋ
１．５μｍとした時、溝ｅの上端の幅は５１ｏｚ膜２０
、２１とレジスト膜１６がエツチングされるため約０
．４〜０・６μｍ程度に広がる。溝ｅの下端は０．２〜
０．３μｍテアル。ＳｊＯ！ ｍ２０ 、２１ 、レジ
スト膜１６ ’ｉ線除去１さらに５ｔｙｘ膜１５ｉ除去
した後、Ｓｌ基板１を洗浄して熱酸化膜２２を形成して
第６図０を得る。この上に５ｉＯｚ膜又はボ’ＪＳｌｆ
ｆｉ堆積して第６図［Ｆ］フを得る。この堆積膜２３の
膜厚は０．５〜１μｍ程度である。これｋＲＩＥで再度
エツチングするが、もしくはレジス）ｆ塗布後ｆ（Ｉ
Ｅでエッテンクスルコとによって第６図いの構造葡得る
。この構造において、Ｓｉ基板Ｉ ＶＣ埋め込まれた２
２と２３の薄膜の幅は０．４〜０．６μｍ、深さは１．
５μｍでめシ、微細な素子間分離構造として適している
。
勿論、以上述べた諸条件は一具体例でりって条件の変更
によって種々の寸法構造上もった素子間分離構造勿製作
できることはｂつまでもない。
によって種々の寸法構造上もった素子間分離構造勿製作
できることはｂつまでもない。
又レジスト１６の代りにバタン形成奮した５ｉ０２膜で
もよいことは勿論でるる。
もよいことは勿論でるる。
第７図Ｗ〜（１）は本発明による微細な溝形成方法を用
いた素子間分離構造の他の製作例である。
いた素子間分離構造の他の製作例である。
第７図（４）において、Ｓｌ基板１の上に熱酸化膜２４
を形成し２その上に耐熱化性ＣＶ Ｄ Ｓｌａ Ｎ４１
ｌｉｉ！２５ ｋ、さらにレジストバタン２６ヲ形成す
る。２４の膜厚は５００＾、２５ノ膜厚は１０００＾、
２６の膜厚は１〜１．５μｍとする。この上にＥＣＲ形
プラズマ堆槓堆積イオンビームスパッタ法、マグネトロ
ンスパッタ法等の方向性？もった膜堆積法で５ｉＯｔ膜
２７を堆積して第７図０會得る。これを第２図に示した
希釈ＨＦケ用いて１４分間エツチングし、ＣＢｒＦ！’
ｅ用いた前述のＲＩ Ｅ ｃＳｉｓ Ｎ４［ＩＩｆＬ２
５ 、３ｉＱ１映２４．Ｓｉ基板Ｘｉエツチングして第
７図ｃ）ヲ得る。溝ｆの深さ全豹ｌｐｍとする。Ｓ：
Ｏ２膜２８と２９を除去して第７図０會得る。レジスト
２６をマスクにしてＳ’ｓＮ＊ ｍ ２５と５ｉＯＪｔ
４２４ ｆエツチングしさらにＳｉ基板１’（ｍｌμ程
度エツチングして第７１東）盆得る。この蒔溝ｇの幅は
０．４〜０．６μｍでおる。レジスト２６ヲ除去した後
２００〜３００＾の膜厚の熱酸化膜３０全形成した後全
匍にＣＶＤ ５ｊ３Ｎａ膜３１を０．３μｍ堆積して第
７図四を得る。これケＲＩＥでエツチングして第７図Ｃ
）？！″得る。Ｓｔ＋Ｎ＋膜２５と３１（ｉ−マスクと
して選択酸化をして第７図０會得る。３２は、酸化膜全
示す。Ｓｉ、Ｎ、験２５．酸化膜２４を除去して第７図
（Ｉ）を得る。以上説明した様にフィールド領域は素子
領域に対してセルフアライメントに形成される。酸化膜
３２の厚さは２／’ｍ ｒ ５ＩＪｉ １ｌｔａ ３１
の幅は０．４〜０．６μｍ１％度で６５、微細な素子間
分離に遇する。又、レジストバタン２６の代わりに、バ
タン形成をした５ｉＯｚｆｌＫｔ＝用いることができる
ことは百う葦でもない。
を形成し２その上に耐熱化性ＣＶ Ｄ Ｓｌａ Ｎ４１
ｌｉｉ！２５ ｋ、さらにレジストバタン２６ヲ形成す
る。２４の膜厚は５００＾、２５ノ膜厚は１０００＾、
２６の膜厚は１〜１．５μｍとする。この上にＥＣＲ形
プラズマ堆槓堆積イオンビームスパッタ法、マグネトロ
ンスパッタ法等の方向性？もった膜堆積法で５ｉＯｔ膜
２７を堆積して第７図０會得る。これを第２図に示した
希釈ＨＦケ用いて１４分間エツチングし、ＣＢｒＦ！’
ｅ用いた前述のＲＩ Ｅ ｃＳｉｓ Ｎ４［ＩＩｆＬ２
５ 、３ｉＱ１映２４．Ｓｉ基板Ｘｉエツチングして第
７図ｃ）ヲ得る。溝ｆの深さ全豹ｌｐｍとする。Ｓ：
Ｏ２膜２８と２９を除去して第７図０會得る。レジスト
２６をマスクにしてＳ’ｓＮ＊ ｍ ２５と５ｉＯＪｔ
４２４ ｆエツチングしさらにＳｉ基板１’（ｍｌμ程
度エツチングして第７１東）盆得る。この蒔溝ｇの幅は
０．４〜０．６μｍでおる。レジスト２６ヲ除去した後
２００〜３００＾の膜厚の熱酸化膜３０全形成した後全
匍にＣＶＤ ５ｊ３Ｎａ膜３１を０．３μｍ堆積して第
７図四を得る。これケＲＩＥでエツチングして第７図Ｃ
）？！″得る。Ｓｔ＋Ｎ＋膜２５と３１（ｉ−マスクと
して選択酸化をして第７図０會得る。３２は、酸化膜全
示す。Ｓｉ、Ｎ、験２５．酸化膜２４を除去して第７図
（Ｉ）を得る。以上説明した様にフィールド領域は素子
領域に対してセルフアライメントに形成される。酸化膜
３２の厚さは２／’ｍ ｒ ５ＩＪｉ １ｌｔａ ３１
の幅は０．４〜０．６μｍ１％度で６５、微細な素子間
分離に遇する。又、レジストバタン２６の代わりに、バ
タン形成をした５ｉＯｚｆｌＫｔ＝用いることができる
ことは百う葦でもない。
第８図囚〜（ト）は本発明による他の素子間分離構造の
製作例である。ｆｍ７図Ｃ）の構造において、リフトオ
フによってレジスト２６とその上に堆積されている５ｉ
Ｏ２ｌｌｊ！２８を除去して第８幽囚を得る。
製作例である。ｆｍ７図Ｃ）の構造において、リフトオ
フによってレジスト２６とその上に堆積されている５ｉ
Ｏ２ｌｌｊ！２８を除去して第８幽囚を得る。
ＲＩ Ｅ ：ｆ−ツｆ ７ ：ｆ ＶＣｊ ツ”’Ｃ５
１３Ｎ４ ｐａｌ ２５ 、５ＩＣｈ膜２４゜Ｓｉ基板
１ｉエツチンクして第８図０３）ｋ得る。この上にＣＶ
Ｄ ＳｊＪ’Ｊａ ｎ ３４全膜厚０．３μｍで堆積
し第８図Ｃ）を得る。ＲＩＥエツチングによって第８図
［Ｆ］？、熱酸化によって第８図■全、さらにＳｉｇＮ
ｎ １ｌｔｌ ２５と熱酸化膜２４の除去によって第８
図（ｆ’／を得る。以上説明した様にこの方法において
もフィールド領域は素子領域に対してセルフアライメン
トに形成される。これも第７図（Ｉ）と同様に微細な素
子間分離構造に適する。
１３Ｎ４ ｐａｌ ２５ 、５ＩＣｈ膜２４゜Ｓｉ基板
１ｉエツチンクして第８図０３）ｋ得る。この上にＣＶ
Ｄ ＳｊＪ’Ｊａ ｎ ３４全膜厚０．３μｍで堆積
し第８図Ｃ）を得る。ＲＩＥエツチングによって第８図
［Ｆ］？、熱酸化によって第８図■全、さらにＳｉｇＮ
ｎ １ｌｔｌ ２５と熱酸化膜２４の除去によって第８
図（ｆ’／を得る。以上説明した様にこの方法において
もフィールド領域は素子領域に対してセルフアライメン
トに形成される。これも第７図（Ｉ）と同様に微細な素
子間分離構造に適する。
以上説明した様に本発明によれは方向性をもつｆｃ験堆
堆積、たとえはＥＣＲ型ノラズマ堆槓堆積イオンビーム
スパック法、マクネトロンスパッタ法！を用いることに
よって帆１−０．５μｍ程度の微細なバタン全形成でき
る。この形峨法金柑いてＬＳＩに２いて微細でかつ素子
慣域に対してセルファライメン［ｒ満足δせて素子間分
離構造全容易に製作することができる。
堆積、たとえはＥＣＲ型ノラズマ堆槓堆積イオンビーム
スパック法、マクネトロンスパッタ法！を用いることに
よって帆１−０．５μｍ程度の微細なバタン全形成でき
る。この形峨法金柑いてＬＳＩに２いて微細でかつ素子
慣域に対してセルファライメン［ｒ満足δせて素子間分
離構造全容易に製作することができる。
又、耐酸化性材料としてＣＶ Ｄ Ｓ ｉａ Ｎ４ｍを
上記の実施例では使用しているが、Ａｔ、Ｏ，等地の制
酸化性羽村を使用することも勿削打ＪＮヒでめる。
上記の実施例では使用しているが、Ａｔ、Ｏ，等地の制
酸化性羽村を使用することも勿削打ＪＮヒでめる。
（発明の効果）
以上説明した様Ｖこ、本発明によれば０．１〜０．５μ
ｍ程度の幅の溝が容易に加工できるためＬＳＩに寂いて
特に０．１〜０．５μｍｓ度の間隙で、導体配線又は絶
縁膜等の材料の切断會必璧とする形状上製作することに
適している。又、他の応用例として素子間分離に適用す
れば微細な素子間分離構造を製作できるという利点がめ
る。
ｍ程度の幅の溝が容易に加工できるためＬＳＩに寂いて
特に０．１〜０．５μｍｓ度の間隙で、導体配線又は絶
縁膜等の材料の切断會必璧とする形状上製作することに
適している。又、他の応用例として素子間分離に適用す
れば微細な素子間分離構造を製作できるという利点がめ
る。
第１図囚、（Ｂ）は方向性奮もった膜堆積法による薄膜
をエツチングした時の形状変化、第２図及び第３図は第
１図に示した形状のエツチング時間依存性、第４図囚〜
［Ｆ］、第５図（イ）〜（Ｃ）は第１図に示した堆積膜
を用いた微細な溝形成力法、第６図（イ）〜（ト）、第
７図（４）〜（Ｉ）、第８図囚〜Ｖ）は第１商〜第５図
に示した微細な溝形成性全利用した微細な素子間分離構
造の製造方法を示す。 １・・・・・・Ｓｉ基板、２，３．４・・・・・・方向
性ケもつ膜堆積法によって形成さｔした薄膜、５・・・
・・５ｉｏｔ膜、６・・・・・・ポリＳｉ［７・・・・
・・レジスト膜、ｓ。 ９ 、 ｌ（１、１１、１２、１３、１４・・・・・・
方向性紮もつ膜堆積法によって形成された薄膜、１５．
２２．２４ 、３０゜３３・・・・・・熱酸化膜、１６
．２６・・・・・・レジスト膜又はｓｔｏｗ膜、１７
、１Ｂ 、 １９ 、２０ 、２１ 、２７ 、２８
、２９・・・・・・方向性をもつ膜堆積法によって形成
された薄膜、２３・・・・・・ＣＶ Ｄ ５ｉ０２膜又
はＣＶＤポリＳ１膜、２５ 、３１ 。 ３４・・・・・・耐酸化性材料の膜、３２．３５・・・
・・熱酸化膜、特許出願人 日本電イぎ電話公社 第１図 第２図 希４廻ＨＦ１＋＝よりニッケ＞７”１３斗間（介）第３
図 第４図 第４図 第６図 ｚ８図
をエツチングした時の形状変化、第２図及び第３図は第
１図に示した形状のエツチング時間依存性、第４図囚〜
［Ｆ］、第５図（イ）〜（Ｃ）は第１図に示した堆積膜
を用いた微細な溝形成力法、第６図（イ）〜（ト）、第
７図（４）〜（Ｉ）、第８図囚〜Ｖ）は第１商〜第５図
に示した微細な溝形成性全利用した微細な素子間分離構
造の製造方法を示す。 １・・・・・・Ｓｉ基板、２，３．４・・・・・・方向
性ケもつ膜堆積法によって形成さｔした薄膜、５・・・
・・５ｉｏｔ膜、６・・・・・・ポリＳｉ［７・・・・
・・レジスト膜、ｓ。 ９ 、 ｌ（１、１１、１２、１３、１４・・・・・・
方向性紮もつ膜堆積法によって形成された薄膜、１５．
２２．２４ 、３０゜３３・・・・・・熱酸化膜、１６
．２６・・・・・・レジスト膜又はｓｔｏｗ膜、１７
、１Ｂ 、 １９ 、２０ 、２１ 、２７ 、２８
、２９・・・・・・方向性をもつ膜堆積法によって形成
された薄膜、２３・・・・・・ＣＶ Ｄ ５ｉ０２膜又
はＣＶＤポリＳ１膜、２５ 、３１ 。 ３４・・・・・・耐酸化性材料の膜、３２．３５・・・
・・熱酸化膜、特許出願人 日本電イぎ電話公社 第１図 第２図 希４廻ＨＦ１＋＝よりニッケ＞７”１３斗間（介）第３
図 第４図 第４図 第６図 ｚ８図
Claims (1)
- 【特許請求の範囲】 （υ基板上に第１の材料ケ堆積した後これをバタン形成
し、その上に方向性を有する膜堆積法によって第２のＩ
科會全面に堆積し、エツチングによって第１の桐科のバ
タンの縁に付層した第２の杓料を除去し、第１のＩ科と
第２の杓料によって溝全形成し、この溝の部分内の繕出
した基板材料ｔエツチングすること′に％徴とする半導
体装置の製造方法。 （２）基板上に第１の栃科ケ堆積した後これ會バタン形
成し、その上に方向性含有する膜堰＃を法によって第２
の材料〒全面に堆積し、エツチングによって第１の材料
のバタンの縁に付層した第２の材料葡除去し、第１の材
料と第２の材料によって溝を形成し、この溝の中にＣＶ
Ｄ等による堆積膜〒充てんすることによって表向が平坦
でかつ分離幅が１μｍ以下の素子間分離構造？製作する
こと金特徴とする特許請求の範囲第１項ａピ載の半導体
装置の製造方法。 （３）基板上に第１の材料ｒ堆積した後これをバタン形
成し、その上に方向性含有する膜堆積法によって第２の
拐科を全面に堆積し、エツチングによって第１の材料の
バタンの縁に杓盾した第２の拐料葡除去し、第１の材料
と第２のＩ料によって溝勿形属し、この溝の中Ｖ（耐酸
化性材料の堆積膜全光てんし、かつ素子領域も劇酸化性
祠科の膜で被覆し、選択酸化後の基板表向が平坦になる
ように制酸化性材料の膜で被核しでいない８１領域をエ
ツチングして段差調整ｔした後、選択酸化をして表■１
の平坦な選択酸化膜を得ることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18738782A JPS5978542A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18738782A JPS5978542A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978542A true JPS5978542A (ja) | 1984-05-07 |
| JPH0586659B2 JPH0586659B2 (ja) | 1993-12-13 |
Family
ID=16205124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18738782A Granted JPS5978542A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125444A (ja) * | 1988-07-05 | 1990-05-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2008060517A (ja) * | 2006-08-29 | 2008-03-13 | Samsung Electronics Co Ltd | マスク構造物の形成方法及びこれを利用した微細パターン形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
| JPS56131945A (en) * | 1980-03-19 | 1981-10-15 | Matsushita Electric Ind Co Ltd | Forming method of silicon oxidation film |
| JPS56137651A (en) * | 1980-03-17 | 1981-10-27 | Ibm | Method of forming exfoliating region |
| JPS56142667A (en) * | 1980-03-13 | 1981-11-07 | Ibm | Semiconductor device |
| JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5919349A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-10-27 JP JP18738782A patent/JPS5978542A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
| JPS56142667A (en) * | 1980-03-13 | 1981-11-07 | Ibm | Semiconductor device |
| JPS56137651A (en) * | 1980-03-17 | 1981-10-27 | Ibm | Method of forming exfoliating region |
| JPS56131945A (en) * | 1980-03-19 | 1981-10-15 | Matsushita Electric Ind Co Ltd | Forming method of silicon oxidation film |
| JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5919349A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125444A (ja) * | 1988-07-05 | 1990-05-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2008060517A (ja) * | 2006-08-29 | 2008-03-13 | Samsung Electronics Co Ltd | マスク構造物の形成方法及びこれを利用した微細パターン形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586659B2 (ja) | 1993-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3978310B2 (ja) | 反射防止コーティングを使用する集積回路製作でのアイソレーション法 | |
| KR0170949B1 (ko) | 메탈층 형성 방법 | |
| US4722878A (en) | Photomask material | |
| JPS62105426A (ja) | サブミクロン寸法のマスク構造を形成する方法 | |
| US4460434A (en) | Method for planarizing patterned surfaces | |
| JPS63304644A (ja) | ヴアイア・ホール形成方法 | |
| KR20070013305A (ko) | 리버스 톤 공정을 사용하는 리세스형 구조물 형성 방법 | |
| CA2265617A1 (en) | Reactive ion etching of silica structures | |
| Tsai et al. | Sub-30 nm pitch line-space patterning of semiconductor and dielectric materials using directed self-assembly | |
| US5291536A (en) | X-ray mask, method for fabricating the same, and pattern formation method | |
| WO2022198949A1 (zh) | 半导体结构的制作方法 | |
| JPS5851412B2 (ja) | 半導体装置の微細加工方法 | |
| JPS5978542A (ja) | 半導体装置の製造方法 | |
| JPH0414831A (ja) | 配線形成方法 | |
| JP3120408B2 (ja) | ＳｉＯＮ膜形成方法 | |
| JPH0422021B2 (ja) | ||
| JPS59213131A (ja) | Ｘ線露光用マスクの製造方法 | |
| JPS5966125A (ja) | 半導体装置の製造方法 | |
| JP2872298B2 (ja) | 半導体装置の製造方法 | |
| KR920007186B1 (ko) | 잔류물 제거방법 | |
| JPH0239551A (ja) | 半導体装置の製造方法 | |
| JPS5827655B2 (ja) | アパ−チャ絞りの製造方法 | |
| TW508724B (en) | Manufacturing process of hard mark with shallow trench etching of round top corner | |
| JP3167398B2 (ja) | 半導体装置の製造方法 | |
| JPH07122634A (ja) | 半導体装置 |