JPH02125444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02125444A JPH02125444A JP27343288A JP27343288A JPH02125444A JP H02125444 A JPH02125444 A JP H02125444A JP 27343288 A JP27343288 A JP 27343288A JP 27343288 A JP27343288 A JP 27343288A JP H02125444 A JPH02125444 A JP H02125444A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- isolation region
- element isolation
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000002955 isolation Methods 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 35
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000001312 dry etching Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 238000001039 wet etching Methods 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 238000000926 separation method Methods 0.000 description 29
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 101000617723 Homo sapiens Pregnancy-specific beta-1-glycoprotein 8 Proteins 0.000 description 2
- 102100022018 Pregnancy-specific beta-1-glycoprotein 8 Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- PZZOEXPDTYIBPI-UHFFFAOYSA-N 2-[[2-(4-hydroxyphenyl)ethylamino]methyl]-3,4-dihydro-2H-naphthalen-1-one Chemical compound C1=CC(O)=CC=C1CCNCC1C(=O)C2=CC=CC=C2CC1 PZZOEXPDTYIBPI-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置および半導体装置の製造方法に関す
るものである。
るものである。
従来の技術
半導体ＭＯ８トランジスタの素子間分離技術としては、
従来からＬＯＣＯ８法が一般的に用いられ、最近のサブ
ミクロントランジスタではＢＯＸ法（埋め込み素子分離
法）（たとえば、１９８３年ＩＥＤＭ東芝発表）が適用
され始めている。
従来からＬＯＣＯ８法が一般的に用いられ、最近のサブ
ミクロントランジスタではＢＯＸ法（埋め込み素子分離
法）（たとえば、１９８３年ＩＥＤＭ東芝発表）が適用
され始めている。
発明が解決しようとする課題
上記ＬＯＣＯ８法ではバーズビークと呼ばれる酸化膜の
食い込み部分が形成される。この食い込み部分は、酸化
膜厚と同程度にも達するため、Ｌｏｃｏｓ法は２μｍ以
下の素子分離には適用できにくい。
食い込み部分が形成される。この食い込み部分は、酸化
膜厚と同程度にも達するため、Ｌｏｃｏｓ法は２μｍ以
下の素子分離には適用できにくい。
これに対してＢＯＸ法では、ＬＯＣＯ８法のような酸化
膜の素子領域への食い込みがないため、素子の微細化に
適している。しかし、ＢＯＸ法には広い分離領域を形成
しにくいという欠点がある。第２図にＢＯＸ法の広い分
離と狭い分離の工程を示す。分離領域のＳｉをエツチン
グして掘り下げ、ＣＶＤ酸化膜１０を埋め込む（ａ）。
膜の素子領域への食い込みがないため、素子の微細化に
適している。しかし、ＢＯＸ法には広い分離領域を形成
しにくいという欠点がある。第２図にＢＯＸ法の広い分
離と狭い分離の工程を示す。分離領域のＳｉをエツチン
グして掘り下げ、ＣＶＤ酸化膜１０を埋め込む（ａ）。
さらに、平坦化を行うために、平坦化レジスト１１を形
成する（ｂ）。レジスト１１とＣＶＤ酸化膜１０を等速
でエツチングする条件でエツチングを行い分離領域にＣ
ＶＤ酸化膜１０を埋め込む。第２図に示すように、ＢＯ
Ｘ法では狭い分離領域はＣＶＤ酸化膜１０で埋め込める
が、広い分離領域では絶縁膜１０の膜厚が薄くなってし
まい、完全な平坦化ができない。
成する（ｂ）。レジスト１１とＣＶＤ酸化膜１０を等速
でエツチングする条件でエツチングを行い分離領域にＣ
ＶＤ酸化膜１０を埋め込む。第２図に示すように、ＢＯ
Ｘ法では狭い分離領域はＣＶＤ酸化膜１０で埋め込める
が、広い分離領域では絶縁膜１０の膜厚が薄くなってし
まい、完全な平坦化ができない。
このようにＬＯＣＯ８法は広い分離に適しており、ＢＯ
Ｘ法は狭い分離に適している。ＬＳＩには同一基板内に
広い分離も狭い分離も存在するが、ＬＯＣＯ３法とＢＯ
Ｘ法とを両方行うことはプロセス上難しかった。
Ｘ法は狭い分離に適している。ＬＳＩには同一基板内に
広い分離も狭い分離も存在するが、ＬＯＣＯ３法とＢＯ
Ｘ法とを両方行うことはプロセス上難しかった。
ＬＯＧＯＳ分離を行ってからＢＯＸ分離を行う場合、Ｂ
ＯＸ分離では分離溝に埋め込んだ絶縁物をエツチング工
程により平坦化するため、この時、先に形成した、ＬＯ
ＧＯ８酸化膜をエツチングしてしまう。
ＯＸ分離では分離溝に埋め込んだ絶縁物をエツチング工
程により平坦化するため、この時、先に形成した、ＬＯ
ＧＯ８酸化膜をエツチングしてしまう。
また、ＢＯＸ法では、平坦化のため、レジストを使うが
、レジストのような粘性膜の特性として第３図に示すよ
うに、高低差のある部分を平坦化する性質がある。例え
ば（ｂ）図では輻ｌＯμｍ以下の高い部分１８があって
もレジスト表面に高低差は生じない。また、（Ｃ）図の
ように幅の狭い溝１９があってもレジスト表面に高低差
は生じない。このように（ｂ）図や（Ｃ）図のような場
合、レジスト表面に高低差が生じないため、この後の工
程でエッチバックを行った場合、溝部に絶縁膜ｌＯを残
して平坦化することが可能である。しかし、（ａ）図の
ように、幅１０μｍ以上の高い部分１５と幅の広い溝１
７がある場合、レジスト表面に高低差を生じ、後のエッ
チバック工程で高低差が残り平坦化できない。
、レジストのような粘性膜の特性として第３図に示すよ
うに、高低差のある部分を平坦化する性質がある。例え
ば（ｂ）図では輻ｌＯμｍ以下の高い部分１８があって
もレジスト表面に高低差は生じない。また、（Ｃ）図の
ように幅の狭い溝１９があってもレジスト表面に高低差
は生じない。このように（ｂ）図や（Ｃ）図のような場
合、レジスト表面に高低差が生じないため、この後の工
程でエッチバックを行った場合、溝部に絶縁膜ｌＯを残
して平坦化することが可能である。しかし、（ａ）図の
ように、幅１０μｍ以上の高い部分１５と幅の広い溝１
７がある場合、レジスト表面に高低差を生じ、後のエッ
チバック工程で高低差が残り平坦化できない。
通常のＬＯＣＯＳ法では、ＬＯＧＯ８膜厚の約半分が盛
り上がる。例えば０．６μｍの膜厚のＬｏｃｏｓ分離の
場合、基板表面から約０．３μｍ盛り上がる。また分離
幅を１０μｍ以下で構成することは困難であるため、Ｌ
ＯＧＯ８分離の後ＢｏＸ分離をする場合、平坦化のレジ
スト塗布で高低差を生じ、平坦化が困難となる。
り上がる。例えば０．６μｍの膜厚のＬｏｃｏｓ分離の
場合、基板表面から約０．３μｍ盛り上がる。また分離
幅を１０μｍ以下で構成することは困難であるため、Ｌ
ＯＧＯ８分離の後ＢｏＸ分離をする場合、平坦化のレジ
スト塗布で高低差を生じ、平坦化が困難となる。
また、ＢＯＸ分離を先に行う場合、高温長時間酸化工程
であるＬＯＧＯ３工程がＢＯＸ工程の後になるため、拡
散層の再分布や、ＢＯＸ分離への熱によるストレスがか
かるため望ましくない。
であるＬＯＧＯ３工程がＢＯＸ工程の後になるため、拡
散層の再分布や、ＢＯＸ分離への熱によるストレスがか
かるため望ましくない。
課題を解決するための手段
本発明は上記の課題を解決するために、第１の素子分離
領域を形成した後、エツチングストッパー（第１の膜）
膜を含む多層膜を形成し、さらに第２の素子分離領域と
なる部分のシリコン半導体基板を前記多層膜をマスクと
してエツチングし、第２の素子分離領域に絶縁膜を埋め
込み、前記エツチングストッパー膜をエツチングストッ
パーとして、絶縁膜をエツチングして素子分離を形成す
るものである。
領域を形成した後、エツチングストッパー（第１の膜）
膜を含む多層膜を形成し、さらに第２の素子分離領域と
なる部分のシリコン半導体基板を前記多層膜をマスクと
してエツチングし、第２の素子分離領域に絶縁膜を埋め
込み、前記エツチングストッパー膜をエツチングストッ
パーとして、絶縁膜をエツチングして素子分離を形成す
るものである。
作 用
本発明は、上記した方法により、ＢＯＸ分離の平坦化工
程でのエツチングストッパー（例えば多結晶シリコン）
をもうけることにより、先に形成したｔｏｃｏｓ分離領
域の形状に影響を及ぼさない。したがって、広い分離領
域はＬＯＧＯ８分離、狭い分離領域はＢＯＸ分離が使用
でき、それぞれの分離の特徴が生かせる。
程でのエツチングストッパー（例えば多結晶シリコン）
をもうけることにより、先に形成したｔｏｃｏｓ分離領
域の形状に影響を及ぼさない。したがって、広い分離領
域はＬＯＧＯ８分離、狭い分離領域はＢＯＸ分離が使用
でき、それぞれの分離の特徴が生かせる。
実施例
（実施例１）
第１図に本発明の第１の実施例を示す。
第１図（ａ）で、たとえばＰ １１！ Ｓ ｉ基板１上
に、５０ｎｍも熱酸化膜２．１４０ｎｍのＳ ｔ ３
Ｎ ４膜３を形成した後、第１の素子分離領域４をドラ
イエツチングによりエツチングする。なお、ここで、第
１の素子分離領域とは、広い分離領域である。
に、５０ｎｍも熱酸化膜２．１４０ｎｍのＳ ｔ ３
Ｎ ４膜３を形成した後、第１の素子分離領域４をドラ
イエツチングによりエツチングする。なお、ここで、第
１の素子分離領域とは、広い分離領域である。
第１図（ｂ）で、素子分離領域４を選択酸化し、Ｌａｃ
ｏｓ分離５を形成する。
ｏｓ分離５を形成する。
第１図（Ｃ）で、Ｓ ｔ ３ Ｎ ４ Ｑ１３と熱酸化
膜２を除去する。ここまでの工程は通常のＬＯＧＯ８分
離形成方法とおなしである。
膜２を除去する。ここまでの工程は通常のＬＯＧＯ８分
離形成方法とおなしである。
第１図（ｄ）で、５０ｎｍの熱酸化膜６を形成した後、
２２０ｎｍのＰｏ１ｙＳｉ７と、８００ｎｍのＰＳＧ８
を堆積する。
２２０ｎｍのＰｏ１ｙＳｉ７と、８００ｎｍのＰＳＧ８
を堆積する。
第１図（ｅ）で、微細素子が形成される部分に、第２の
素子分離の分離溝９をホトリソグラフィ工程とドライエ
ツチング工程により形成する。深さは０．５μｍとする
。
素子分離の分離溝９をホトリソグラフィ工程とドライエ
ツチング工程により形成する。深さは０．５μｍとする
。
第１図（ｆ）で、ＰＳＧ８をウェットエツチングで選択
的に除去する。
的に除去する。
第１図（ｇ）で、ＣＶＤ ５１０２１０を８００ｎｍ
堆積する。これにより分離溝９はＣＶＤ−５ｉｎ２で埋
め込まれる。しかし、一部溝が残るので、これを平坦化
するために、レジスト１１を塗布する。
堆積する。これにより分離溝９はＣＶＤ−５ｉｎ２で埋
め込まれる。しかし、一部溝が残るので、これを平坦化
するために、レジスト１１を塗布する。
第１図（ｈ）テ、レジスト１１と、ＣＶ Ｄ Ｓ ｉ
Ｏｔｌｏが等速でエツチングされる条件でドライエツチ
ングを行う。この時、エツチングは、Ｐｏ１ｙＳｉ７の
下面と上面の間で止める。
Ｏｔｌｏが等速でエツチングされる条件でドライエツチ
ングを行う。この時、エツチングは、Ｐｏ１ｙＳｉ７の
下面と上面の間で止める。
第１図（ｉ）で゛、Ｐｏ１ｙＳｉ７と熱酸化膜６を除去
する。
する。
これで、ＬＯＧＯ８分離とＢＯＸ分離が形成できる。
本実施例でのポイントは、ＬＯＧＯ８分離を形成した後
にＰｏ１ｙＳｉ７を形成している点である。
にＰｏ１ｙＳｉ７を形成している点である。
このＰｏ１ｙＳｉは、埋め込んだＣＶ Ｄ −Ｓ １０
ｔを平坦化する時のエツチングに対してのエツチング
ストッパーとなるからである。これにより、先に形成し
たＬＯＧＯ８分離は、ＢＯＸ分離形成の時にも影響を受
けない。また、ＢＯＸ分離では、埋め込んだＣＶ Ｄ
Ｓ ｉＯ２がＳｉ基板面より下がるとリーク電流発生
の原因となるが、本実施例では、エツチングをＰｏ１ｙ
Ｓｉ７の上面と下面の間で止めレバ、Ｓ ｉ 基板面、
、ｋ リ、ＣＶＤ ５ｉｆｔを上げることができる。
ｔを平坦化する時のエツチングに対してのエツチング
ストッパーとなるからである。これにより、先に形成し
たＬＯＧＯ８分離は、ＢＯＸ分離形成の時にも影響を受
けない。また、ＢＯＸ分離では、埋め込んだＣＶ Ｄ
Ｓ ｉＯ２がＳｉ基板面より下がるとリーク電流発生
の原因となるが、本実施例では、エツチングをＰｏ１ｙ
Ｓｉ７の上面と下面の間で止めレバ、Ｓ ｉ 基板面、
、ｋ リ、ＣＶＤ ５ｉｆｔを上げることができる。
このためリーク電流の少ないデバイスができる。
またＬＯＧＯ８工程を先におこなうため、ＬＯＣＯ８工
程による熱の影響も受けない。
程による熱の影響も受けない。
また、実施例においては、埋め込んだＣＶＤ−３＋ ０
２を平坦化する時のエツチングに対してのエツチングス
トッパーとして、Ｐｏ１ｙＳｉ （多結晶シリコン）を
用いたが、ＣＶＤ ５１０２に対してエツチング速度
が遅ければ、他の材質のものでもよい。
２を平坦化する時のエツチングに対してのエツチングス
トッパーとして、Ｐｏ１ｙＳｉ （多結晶シリコン）を
用いたが、ＣＶＤ ５１０２に対してエツチング速度
が遅ければ、他の材質のものでもよい。
（実施例２）
第４図に本発明の第２の実施例を示す。
第１の実施例では、第１の素子分離に近い部分だけしか
示さなかったが、第１の実施例では、第１の素子分離か
ら離れたところでは第３図に示したレジストの特性によ
りレジストの表面に高低差が生じる。この例を第５図に
示す。１３は第１の素子分離に近い領域で第１図と同じ
同じである。
示さなかったが、第１の実施例では、第１の素子分離か
ら離れたところでは第３図に示したレジストの特性によ
りレジストの表面に高低差が生じる。この例を第５図に
示す。１３は第１の素子分離に近い領域で第１図と同じ
同じである。
１４は第１の素子分離から遠い領域で、レジストの高低
差による影響が（ｇ）ででている。このため、（ｉ）で
埋め込まれたＣｖＤ−３ｉＯ２（絶縁膜）１０の高さが
第１の素子分離から近いところと遠いところで差がでて
しまう。この差は、トランジスタ特性に影響を及ぼす。
差による影響が（ｇ）ででている。このため、（ｉ）で
埋め込まれたＣｖＤ−３ｉＯ２（絶縁膜）１０の高さが
第１の素子分離から近いところと遠いところで差がでて
しまう。この差は、トランジスタ特性に影響を及ぼす。
そこで、第４図（ａ）に示すように、第１の素子分離領
域４にエツチング溝１２を形成してお（。そして（ｂ）
図に示すようにＬＯＧＯ８酸化を、Ｓｉ基板１表面と、
ＬＯＣＯ８分１１５分画１５表面さとなるようにおこな
う。このようにすれば（ｇ）に示すように、ＣＶＤ−８
ｉｎ、１０の表面も高低差がないためレジスト表面にも
高低差がない。これにより、（ｉ） Ｉ： 示すように
ｃＶＤ−３ｉＯ２１０（Ｄ高さをどこでも同じにするこ
とができ、トランジスタ特性も均一なものができる。
域４にエツチング溝１２を形成してお（。そして（ｂ）
図に示すようにＬＯＧＯ８酸化を、Ｓｉ基板１表面と、
ＬＯＣＯ８分１１５分画１５表面さとなるようにおこな
う。このようにすれば（ｇ）に示すように、ＣＶＤ−８
ｉｎ、１０の表面も高低差がないためレジスト表面にも
高低差がない。これにより、（ｉ） Ｉ： 示すように
ｃＶＤ−３ｉＯ２１０（Ｄ高さをどこでも同じにするこ
とができ、トランジスタ特性も均一なものができる。
（実施例３）
第６図に本発明の第３の実施例を示す。
この例では埋め込むＣＶＤ−３ｉｎ２１０を形成すると
ころまでは第１の実施例と同じであるか、第２の実施例
で示したと同じ課題である。レジストの高低差を避ける
工夫をしている。第６図（ｇ）で示すようにＣＶＤ−８
ｉｎ、を埋め込んだあと、第１の素子分離領域をエツチ
ング２０して高低差をな（す。これにより第６図（ｉ）
に示すようにＣＶＤ−５ｉ０２の高低差をな（すことが
でき、トランジスタ特性も均一なものができる。
ころまでは第１の実施例と同じであるか、第２の実施例
で示したと同じ課題である。レジストの高低差を避ける
工夫をしている。第６図（ｇ）で示すようにＣＶＤ−８
ｉｎ、を埋め込んだあと、第１の素子分離領域をエツチ
ング２０して高低差をな（す。これにより第６図（ｉ）
に示すようにＣＶＤ−５ｉ０２の高低差をな（すことが
でき、トランジスタ特性も均一なものができる。
発明の効果
本発明によれば興なる分離技術をそれぞれ他の分離に悪
影響を与えることなく形成できる。これにより、複数の
分離技術の長所を生かすことができる。
影響を与えることなく形成できる。これにより、複数の
分離技術の長所を生かすことができる。
第１図は本発明の半導体装置の製造方法の第１の実施例
の製造工程断面図、第２図はＢＯＸ分離の製造工程断面
図、第３図は粘性膜（例えばレジスト）の特性を示す製
造工程断面図、第４図は本発明の半導体装置の製造方法
の第２の実施例を示す製造工程断面図、第５図は、第２
の実施例の特長を示すための部分製造工程断面図、第６
図は本発明の半導体装置の製造方法の第３の実施例を示
す製造工程断面図である。 １・・・・・・Ｓｉ 基板、２・・・・・・熱酸化膜、
３・・・・・・Ｓ ｉ ３Ｎ４膜、４・・・・・・第１
の素子分離領域、５・・・・・・ＬＯＣＯ８分離、６・
・・・・・熱酸化膜、７・・・・・・Ｐｏ１ｙＳｉ膜、
８・・・・・・ＰＳＧ膜、９・・・・・・第２の素子分
離の分離溝、１０・・・・・・ＣＶ Ｄ Ｓ ｉＯ２
，１１・・・・・・レジスト。 代理人の氏名 弁理士 粟野重孝 ほか１名／ −−−
Ｓｔ’遵」反 ？・−Ｗ！、醗化裏 ３−−− Ｓｉｓ ＮＱ噴 ４−＠ Ｉの県子分卸し噴坑 ５５−１−ＯＣＯ３９ 第 図 ６−熱酸化ＩＩ集 ７−−− ＦｏＩｙｓｉ ＩＩ臭 ％２の集子うｔ有色の分書亀」１ 第 図 １θ−・−ＣＶＤ Ｓｉθ２ ｔｔ °−°レジ゛スト ｆ−−−３Ｉ基板 １０−−− ｃ Ｖ Ｄ ５７ｐＨ １−−レジスト Ｏフ ／ −−−ＳＩ基板 ２− 熱酸化膜 ３°−８；ｓＮａ Ｉｌ！ ４−・稟／／ｌ聚菩分賎領域 ５−−− ＬρとＯＳ分鴎 ！？・・−エッテンゲ５奏 ｔ３−９１％ ｔの系子分ｌＩＬ＋＝近い領塊ｔ４−１
ｇｌｔｏ免子分１１〜ら慕い領域６“−熟酸化膜 ７−−− Ｐｏ１ｙＳ＋月爽 Ｂ−ＰＳα票 ９ ”−第Ｚつ 年子ｔｉｆ″山艷の４ト仰１憚１１θ
−−−ＱＶＤ−８ｒθ１ Ｕ−−−レシスト 第 図 第 図
の製造工程断面図、第２図はＢＯＸ分離の製造工程断面
図、第３図は粘性膜（例えばレジスト）の特性を示す製
造工程断面図、第４図は本発明の半導体装置の製造方法
の第２の実施例を示す製造工程断面図、第５図は、第２
の実施例の特長を示すための部分製造工程断面図、第６
図は本発明の半導体装置の製造方法の第３の実施例を示
す製造工程断面図である。 １・・・・・・Ｓｉ 基板、２・・・・・・熱酸化膜、
３・・・・・・Ｓ ｉ ３Ｎ４膜、４・・・・・・第１
の素子分離領域、５・・・・・・ＬＯＣＯ８分離、６・
・・・・・熱酸化膜、７・・・・・・Ｐｏ１ｙＳｉ膜、
８・・・・・・ＰＳＧ膜、９・・・・・・第２の素子分
離の分離溝、１０・・・・・・ＣＶ Ｄ Ｓ ｉＯ２
，１１・・・・・・レジスト。 代理人の氏名 弁理士 粟野重孝 ほか１名／ −−−
Ｓｔ’遵」反 ？・−Ｗ！、醗化裏 ３−−− Ｓｉｓ ＮＱ噴 ４−＠ Ｉの県子分卸し噴坑 ５５−１−ＯＣＯ３９ 第 図 ６−熱酸化ＩＩ集 ７−−− ＦｏＩｙｓｉ ＩＩ臭 ％２の集子うｔ有色の分書亀」１ 第 図 １θ−・−ＣＶＤ Ｓｉθ２ ｔｔ °−°レジ゛スト ｆ−−−３Ｉ基板 １０−−− ｃ Ｖ Ｄ ５７ｐＨ １−−レジスト Ｏフ ／ −−−ＳＩ基板 ２− 熱酸化膜 ３°−８；ｓＮａ Ｉｌ！ ４−・稟／／ｌ聚菩分賎領域 ５−−− ＬρとＯＳ分鴎 ！？・・−エッテンゲ５奏 ｔ３−９１％ ｔの系子分ｌＩＬ＋＝近い領塊ｔ４−１
ｇｌｔｏ免子分１１〜ら慕い領域６“−熟酸化膜 ７−−− Ｐｏ１ｙＳ＋月爽 Ｂ−ＰＳα票 ９ ”−第Ｚつ 年子ｔｉｆ″山艷の４ト仰１憚１１θ
−−−ＱＶＤ−８ｒθ１ Ｕ−−−レシスト 第 図 第 図
Claims (4)
- （１）第１の素子分離領域を形成する工程と、第２の素
子分離領域に用いる絶縁膜に比べてエッチング速度の遅
い第１の膜を形成する工程と、第２の素子分離領域とな
る部分の半導体基板を前記第１の膜を含む多層膜をマス
クとして所定の深さのエッチングをする工程と、前記第
２の素子分離領域に前記絶縁膜を埋め込む工程と、前記
第１の膜が露出するまで前記絶縁膜をエッチングする工
程と、前記第１の膜を除去する工程を含むことを特徴と
する半導体装置の製造方法。 - （２）任意の領域に第１の素子分離領域を形成する工程
が、前記第１の素子分離領域をエッチングして素子形成
領域より低くする工程と、前記第１の素子分離領域を選
択酸化して表面高さが素子形成領域とおおよそ同一の高
さとする工程を含み、第１の膜が露出するまで絶縁膜を
エッチングする工程が、粘性膜を塗布する工程と、第１
の膜が露出するまで、前記粘性膜と前記第１の膜をエッ
チングする工程である請求項１に記載の半導体装置の製
造方法。 - （３）第１の膜が露出するまで絶縁膜をエッチングする
工程が、第１の素子分離領域を形成する工程で形成され
る素子形成領域との間の前記絶縁膜表面での高低差を通
常のマスク工程により絶縁膜をエッチングして同一の高
さとする工程と、粘性膜を塗布する工程と、第１の膜が
露出するまで前記粘性膜と第１の膜をエッチングする工
程を含む請求項１に記載の半導体装置の製造方法。 - （４）第１の素子分離領域と第２の素子分離領域が半導
体装置内で共存し、前記第１の素子分離領域の表面が素
子形成領域と同一の高さであり、第２の素子分離領域が
埋め込み素子分離であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273432A JP2811689B2 (ja) | 1988-07-05 | 1988-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-167214 | 1988-07-05 | ||
| JP16721488 | 1988-07-05 | ||
| JP63273432A JP2811689B2 (ja) | 1988-07-05 | 1988-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125444A true JPH02125444A (ja) | 1990-05-14 |
| JP2811689B2 JP2811689B2 (ja) | 1998-10-15 |
Family
ID=26491323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273432A Expired - Fee Related JP2811689B2 (ja) | 1988-07-05 | 1988-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811689B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851887A (en) * | 1994-09-07 | 1998-12-22 | Cypress Semiconductor Corporation | Deep sub-micron polysilicon gap formation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204146A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS61214446A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-10-28 JP JP63273432A patent/JP2811689B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204146A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS61214446A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851887A (en) * | 1994-09-07 | 1998-12-22 | Cypress Semiconductor Corporation | Deep sub-micron polysilicon gap formation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2811689B2 (ja) | 1998-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2128400A (en) | Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same | |
| US4980311A (en) | Method of fabricating a semiconductor device | |
| JPS6348180B2 (ja) | ||
| EP0540262A2 (en) | Trench isolation region | |
| JPH02125444A (ja) | 半導体装置の製造方法 | |
| US6103581A (en) | Method for producing shallow trench isolation structure | |
| JPS6038831A (ja) | 半導体装置およびその製造方法 | |
| JPS60226136A (ja) | 相補型金属絶縁物半導体装置およびその製法 | |
| JPS59135743A (ja) | 半導体装置およびその製造方法 | |
| JPS59217339A (ja) | 半導体装置の製造方法 | |
| JPH08330410A (ja) | 素子分離方法、素子分離構造、及び半導体装置 | |
| JP3160928B2 (ja) | 素子分離形成方法 | |
| JPH01222457A (ja) | 半導体装置の製造方法 | |
| JPS60142535A (ja) | 半導体装置の製造方法 | |
| JPH05190565A (ja) | 半導体装置の製造方法 | |
| JPH1126569A (ja) | 半導体装置の製造方法 | |
| JPS61168241A (ja) | 素子分離領域の形成方法 | |
| JPS60189237A (ja) | 半導体装置の製造方法 | |
| JPH02304926A (ja) | 素子分離構造およびその製造方法 | |
| JPH05235157A (ja) | 半導体装置の製造方法 | |
| JPH05218193A (ja) | 半導体装置の製造方法 | |
| JPS59178773A (ja) | 半導体装置の製造方法 | |
| JPH0834241B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS59117233A (ja) | 半導体装置の製造方法 | |
| JPS5893249A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |