JP2811689B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000002955 isolation Methods 0.000 claims description 52
- 238000005530 etching Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000926 separation method Methods 0.000 description 29
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 3
- 101000617723 Homo sapiens Pregnancy-specific beta-1-glycoprotein 8 Proteins 0.000 description 2
- 102100022018 Pregnancy-specific beta-1-glycoprotein 8 Human genes 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置および半導体装置の製造方法に関
するものである。
するものである。
従来の技術 半導体MOSトランジスタの素子間分離技術としては、
従来からLOCOS法が一般的に用いられ、最近のサブミク
ロントランジスタではBOX法（埋め込み素子分離法）
（たとえば、1983年IEDM東芝発表）が適用され始めてい
る。
従来からLOCOS法が一般的に用いられ、最近のサブミク
ロントランジスタではBOX法（埋め込み素子分離法）
（たとえば、1983年IEDM東芝発表）が適用され始めてい
る。
発明が解決しようとする課題 上記LOCOS法ではバーズビークと呼ばれる酸化膜の食
い込み部分が形成される。この食い込み部分は、酸化膜
厚と同程度にも達するため、LOCOS法は２μｍ以下の素
子分離には適用できにくい。
い込み部分が形成される。この食い込み部分は、酸化膜
厚と同程度にも達するため、LOCOS法は２μｍ以下の素
子分離には適用できにくい。
これに対してBOX法では、LOCOS法のような酸化膜の素
子領域への食い込みがないため、素子の微細化に適して
いる。しかし、BOX法には広い分離領域を形成しにくい
という欠点がある。第２図にBOX法の広い分離と狭い分
離の工程を示す。分離領域のSiをエッチングして掘り下
げ、CVD酸化膜10を埋め込む（ａ）。さらに、平坦化を
行うために、平坦化レジスト11を形成する（ｂ）。レジ
スト11とCVD酸化膜10を等速でエッチングする条件でエ
ッチングを行い分離領域にCVD酸化膜10を埋め込む。第
２図に示すように、BOX法では狭い分離領域はCVD酸化膜
10で埋め込めるが、広い分離領域では絶縁膜10の膜厚が
薄くなってしまい、完全な平坦化ができない。
子領域への食い込みがないため、素子の微細化に適して
いる。しかし、BOX法には広い分離領域を形成しにくい
という欠点がある。第２図にBOX法の広い分離と狭い分
離の工程を示す。分離領域のSiをエッチングして掘り下
げ、CVD酸化膜10を埋め込む（ａ）。さらに、平坦化を
行うために、平坦化レジスト11を形成する（ｂ）。レジ
スト11とCVD酸化膜10を等速でエッチングする条件でエ
ッチングを行い分離領域にCVD酸化膜10を埋め込む。第
２図に示すように、BOX法では狭い分離領域はCVD酸化膜
10で埋め込めるが、広い分離領域では絶縁膜10の膜厚が
薄くなってしまい、完全な平坦化ができない。
このようにLOCOS法は広い分離に適しており、BOX法は
狭い分離に適している。LSIには同一基板内に広い分離
も狭い分離も存在するが、LOCOS法とBOX法とを両方行う
ことはプロセス上難しかった。
狭い分離に適している。LSIには同一基板内に広い分離
も狭い分離も存在するが、LOCOS法とBOX法とを両方行う
ことはプロセス上難しかった。
LOCOS法分離を行ってからBOX分離を行う場合、BOX分
離では分離溝に埋め込んだ絶縁物をエッチング工程によ
り平坦化するため、この時、先に形成した、LOCOS酸化
膜をエッチングしてしまう。
離では分離溝に埋め込んだ絶縁物をエッチング工程によ
り平坦化するため、この時、先に形成した、LOCOS酸化
膜をエッチングしてしまう。
また、BOX法では、平坦化のため、レジストを使う
が、レジストのような粘性膜の特性として第３図に示す
ように、高低差のある部分を平坦化する性質がある。例
えば（ｂ）図では幅10μｍ以下の高い部分18があっても
レジスト表面に高低差は生じない。また、（ｃ）図のよ
うに幅の狭い溝19があってもレジスト方面に高低差は生
じない。このように（ｂ）図や（ｃ）図のような場合、
レジスト表面に高低差が生じないため、この後の高低で
エッチバックを行った場合、溝部に絶縁膜10を残して平
坦化することが可能である。しかし、（ａ）図によう
に、幅10μｍ以上の高い部分15と幅の広い溝17がある場
合、レジスト表面に高低差を生じ、後のエッチバック工
程で高低差が残り平坦化できない。
が、レジストのような粘性膜の特性として第３図に示す
ように、高低差のある部分を平坦化する性質がある。例
えば（ｂ）図では幅10μｍ以下の高い部分18があっても
レジスト表面に高低差は生じない。また、（ｃ）図のよ
うに幅の狭い溝19があってもレジスト方面に高低差は生
じない。このように（ｂ）図や（ｃ）図のような場合、
レジスト表面に高低差が生じないため、この後の高低で
エッチバックを行った場合、溝部に絶縁膜10を残して平
坦化することが可能である。しかし、（ａ）図によう
に、幅10μｍ以上の高い部分15と幅の広い溝17がある場
合、レジスト表面に高低差を生じ、後のエッチバック工
程で高低差が残り平坦化できない。
通常のLOCOS法では、LOCOS膜厚の約半分が盛り上が
る。例えば0.6μｍの膜厚のLOCOS分離の場合、基板表面
から約0.3μｍ盛り上がる。また分離幅を10μｍ以下で
構成することは困難であるため、LOCOS分離の後BOX分離
をする場合、平坦化のレジスト塗布で高低差を生じ、平
坦化が困難となる。
る。例えば0.6μｍの膜厚のLOCOS分離の場合、基板表面
から約0.3μｍ盛り上がる。また分離幅を10μｍ以下で
構成することは困難であるため、LOCOS分離の後BOX分離
をする場合、平坦化のレジスト塗布で高低差を生じ、平
坦化が困難となる。
また、BOX分離を先に行う場合、高温長時間酸化工程
であるLOCOS工程がBOX工程の後になるため、拡散層の再
分布や、BOX分離への熱によるストレスがかかるため望
ましくない。
であるLOCOS工程がBOX工程の後になるため、拡散層の再
分布や、BOX分離への熱によるストレスがかかるため望
ましくない。
課題を解決するための手段 本発明は上記の課題を解決するために、酸化により形
成された第１の素子分離領域と、埋め込み素子分離法に
より形成されるとともに前記第１の素子分離領域と離間
した第２の素子分離領域とを有する半導体装置の製造方
法であって、酸化により前記第１の素子分離領域を形成
した後、前記第１の素子分離領域を覆うように前記第２
の素子分離領域に用いる絶縁膜に比べてエッチング速度
の遅い第１の膜を形成する工程と、前記第２の素子分離
領域となる部分の半導体基板をエッチングして溝を形成
する工程と、前記溝内に前記絶縁膜を埋め込む工程と、
前記第１の膜が露出するまで前記絶縁膜をエッチングす
る工程とを有する構成となっている。
成された第１の素子分離領域と、埋め込み素子分離法に
より形成されるとともに前記第１の素子分離領域と離間
した第２の素子分離領域とを有する半導体装置の製造方
法であって、酸化により前記第１の素子分離領域を形成
した後、前記第１の素子分離領域を覆うように前記第２
の素子分離領域に用いる絶縁膜に比べてエッチング速度
の遅い第１の膜を形成する工程と、前記第２の素子分離
領域となる部分の半導体基板をエッチングして溝を形成
する工程と、前記溝内に前記絶縁膜を埋め込む工程と、
前記第１の膜が露出するまで前記絶縁膜をエッチングす
る工程とを有する構成となっている。
作用 本発明は、上記した方法により、BOX分離の平坦化工
程でのエッチングストッパー（例えば多結晶シリコン）
をもうけることにより、先に形成したLOCOS分離領域の
形状に影響を及ぼさない。したがって、広い分離領域は
LOCOS分離、狭い分離領域はBOX分離が使用でき、それぞ
れの分離の特徴が生かせる。
程でのエッチングストッパー（例えば多結晶シリコン）
をもうけることにより、先に形成したLOCOS分離領域の
形状に影響を及ぼさない。したがって、広い分離領域は
LOCOS分離、狭い分離領域はBOX分離が使用でき、それぞ
れの分離の特徴が生かせる。
実 施 例 （実施例１） 第１図に本発明の第１の実施例を示す。
第１図（ａ）で、たとえばＰ型Si基板１上に、50nmも
熱酸化膜２、140nmのSi3N4膜３を形成した後、第１の素
子分離領域４をドライエッチングによりエッチングす
る。なお、ここで、第１の素子分離領域とは、広い分離
領域である。
熱酸化膜２、140nmのSi3N4膜３を形成した後、第１の素
子分離領域４をドライエッチングによりエッチングす
る。なお、ここで、第１の素子分離領域とは、広い分離
領域である。
第１図（ｂ）で、素子分離領域４を選択酸化し、LOCO
S分離５を形成する。
S分離５を形成する。
第１図（ｃ）で、Si3N4膜３と熱酸化膜２を除去す
る。ここまでの工程は通常のLOCOS分離形成方法とおな
じである。
る。ここまでの工程は通常のLOCOS分離形成方法とおな
じである。
第１図（ｄ）で、50nmの熱酸化膜６を形成した後、22
0nmのPolySi7と、800nmのPSG8を堆積する。
0nmのPolySi7と、800nmのPSG8を堆積する。
第１図（ｅ）で、微細素子が形成される部分に、第２
の素子分離の分離溝９をホトリソグラフィ工程とドライ
エッチング工程により形成する。深さは0.5μｍとす
る。
の素子分離の分離溝９をホトリソグラフィ工程とドライ
エッチング工程により形成する。深さは0.5μｍとす
る。
第１図（ｆ）で、PSG8をウエットエッチングで選択的
に除去する。
に除去する。
第１図（ｇ）で、CVD−SiO210を800nm堆積する。これ
により分離溝９はCVD−SiO2で埋め込まれる。しかし、
一部溝が残るので、これを平坦化するために、レジスト
11を塗布する。
により分離溝９はCVD−SiO2で埋め込まれる。しかし、
一部溝が残るので、これを平坦化するために、レジスト
11を塗布する。
第１図（ｈ）で、レジスト11と、CVD−SiO210が等速
でエッチングされる条件でドライエッチングを行う。こ
の時、エッチングは、PolySi7の下面と上面の間で止め
る。
でエッチングされる条件でドライエッチングを行う。こ
の時、エッチングは、PolySi7の下面と上面の間で止め
る。
第１図（ｉ）で、PolySi7と熱酸化膜６を除去する。
これで、LOCOS分離とBOX分離が形成できる。
本実施例でのポイントは、LOCOS分離を形成した後にP
olySi7を形成している点である。このPolySiは、埋め込
んだCVD−SiO2を平坦化する時のエッチングに対しての
エッチングストッパーとなるからである。これにより、
先に形成したLOCOS分離は、BOX分離形成の時にも影響を
受けない。また、BOX分離では、埋め込んだCVD−SiO2が
Si基板面より下がるとリーク電流発生の原因となるが、
本実施例では、エッチングをPolySi7の上面と下面の間
で止めれば、Si基板面より、CVD−SiO2を上げることが
できる。このためリーク電流の少ないデバイスができ
る。
olySi7を形成している点である。このPolySiは、埋め込
んだCVD−SiO2を平坦化する時のエッチングに対しての
エッチングストッパーとなるからである。これにより、
先に形成したLOCOS分離は、BOX分離形成の時にも影響を
受けない。また、BOX分離では、埋め込んだCVD−SiO2が
Si基板面より下がるとリーク電流発生の原因となるが、
本実施例では、エッチングをPolySi7の上面と下面の間
で止めれば、Si基板面より、CVD−SiO2を上げることが
できる。このためリーク電流の少ないデバイスができ
る。
またLOCOS工程を先におこなうため、LOCOS工程による
熱の影響も受けない。
熱の影響も受けない。
また、実施例においては、埋め込んだCVD−SiO2を平
坦化する時のエッチングに対してのエッチングストッパ
ーとして、PolySi（多結晶シリコン）を用いたが、CVD
−SiO2に対してエッチング速度が遅ければ、他の材質の
ものでもよい。
坦化する時のエッチングに対してのエッチングストッパ
ーとして、PolySi（多結晶シリコン）を用いたが、CVD
−SiO2に対してエッチング速度が遅ければ、他の材質の
ものでもよい。
（実施例２） 第４図に本発明の第２の実施例を示す。
第１の実施例では、第１の素子分離に近い部分だけし
か示さなかったが、第１の実施例では、第１の素子分離
から離れたところでは第３図に示したレジストの特性に
よりレジストの表面に高低差が生じる。この例を第５図
に示す。13は第１の素子分離に近い領域で第１図と同じ
同じである。14は第１の素子分離から遠い領域で、レジ
ストの高低差による影響が（ｇ）ででている。このた
め、（ｉ）で埋め込まれたCVD−SiO2（絶縁膜）10の高
さが第１の素子分離から近いところと遠いところで差が
でてしまう。この差は、トランジスタ特性に影響を及ぼ
す。
か示さなかったが、第１の実施例では、第１の素子分離
から離れたところでは第３図に示したレジストの特性に
よりレジストの表面に高低差が生じる。この例を第５図
に示す。13は第１の素子分離に近い領域で第１図と同じ
同じである。14は第１の素子分離から遠い領域で、レジ
ストの高低差による影響が（ｇ）ででている。このた
め、（ｉ）で埋め込まれたCVD−SiO2（絶縁膜）10の高
さが第１の素子分離から近いところと遠いところで差が
でてしまう。この差は、トランジスタ特性に影響を及ぼ
す。
そこで、第４図（ａ）に示すように、第１の素子分離
領域４にエッチング溝12を形成しておく。そして（ｂ）
図に示すようにLOCOS酸化を、Si基板１表面と、LOCOS分
離５表面が同一高さとなるようにおこなう。このように
すれば（ｇ）に示すように、CVD−SiO210の表面も高低
差がないためレジスト表面にも高低差がない。これによ
り、（ｉ）に示すようにCVD−SiO210の高さをどこでも
同じにすることができ、トランジスタ特性も均一なもの
ができる。
領域４にエッチング溝12を形成しておく。そして（ｂ）
図に示すようにLOCOS酸化を、Si基板１表面と、LOCOS分
離５表面が同一高さとなるようにおこなう。このように
すれば（ｇ）に示すように、CVD−SiO210の表面も高低
差がないためレジスト表面にも高低差がない。これによ
り、（ｉ）に示すようにCVD−SiO210の高さをどこでも
同じにすることができ、トランジスタ特性も均一なもの
ができる。
（実施例３） 第６図に本発明の第３の実施例を示す。
この例では埋め込むCVD−SiO210を形成するところま
では第１の実施例と同じであるが、第２の実施例で示し
たと同じ課題である。レジストの高低差を避ける工夫を
している。第６図（ｇ）で示すようにCVD−SiO2を埋め
込んだあと、第１の素子分離領域をエッチング20して高
低差をなくす。これにより第６図（ｉ）に示すようにCV
D−SiO2の高低差をなくすことができ、トランジスタ特
性も均一なものができる。
では第１の実施例と同じであるが、第２の実施例で示し
たと同じ課題である。レジストの高低差を避ける工夫を
している。第６図（ｇ）で示すようにCVD−SiO2を埋め
込んだあと、第１の素子分離領域をエッチング20して高
低差をなくす。これにより第６図（ｉ）に示すようにCV
D−SiO2の高低差をなくすことができ、トランジスタ特
性も均一なものができる。
発明の効果 本発明によれば異なる分離技術をそれぞれ他の分離に
悪影響を与えることなく形成できる。これにより、複数
の分離技術の長所を生かすことができる。
悪影響を与えることなく形成できる。これにより、複数
の分離技術の長所を生かすことができる。
第１図は本発明の半導体装置の製造方法の第１の実施例
の製造工程断面図、第２図はBOX分離の製造工程断面
図、第３図は粘性膜（例えばレジスト）の特性を示す製
造工程断面図、第４図は本発明の半導体装置の製造方法
の第２の実施例を示す製造工程断面図、第５図は、第２
の実施例の特長を示すための部分製造工程断面図、第６
図は本発明の半導体装置の製造方法の第３の実施例を示
す製造工程断面図である。 １……Si基板、２……熱酸化膜、３……Si3N4膜、４…
…第１の素子分離領域、５……LOCOS分離、６……熱酸
化膜、７……PolySi膜、８……PSG膜、９……第２の素
子分離の分離溝、10……CVD−SiO2、11……レジスト。
の製造工程断面図、第２図はBOX分離の製造工程断面
図、第３図は粘性膜（例えばレジスト）の特性を示す製
造工程断面図、第４図は本発明の半導体装置の製造方法
の第２の実施例を示す製造工程断面図、第５図は、第２
の実施例の特長を示すための部分製造工程断面図、第６
図は本発明の半導体装置の製造方法の第３の実施例を示
す製造工程断面図である。 １……Si基板、２……熱酸化膜、３……Si3N4膜、４…
…第１の素子分離領域、５……LOCOS分離、６……熱酸
化膜、７……PolySi膜、８……PSG膜、９……第２の素
子分離の分離溝、10……CVD−SiO2、11……レジスト。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 H01L 21/94
Claims (3)
- 【請求項１】酸化により形成された第１の素子分離領域
と、埋め込み素子分離法により形成されるとともに前記
第１の素子分離領域と離間した第２の素子分離領域とを
有する半導体装置の製造方法であって、 酸化により前記第１の素子分離領域を形成した後、前記
第１の素子分離領域を覆うように前記第２の素子分離領
域に用いる絶縁膜に比べてエッチング速度の遅い第１の
膜を形成する工程と、 前記第２の素子分離領域となる部分の半導体基板をエッ
チングして溝を形成する工程と、 前記溝内に前記絶縁膜を埋め込む工程と、 前記第１の膜が露出するまで前記絶縁膜をエッチングす
る工程とを有する半導体装置の製造方法。 - 【請求項２】酸化により第１の素子分離領域を形成する
工程において、 予め前記第１の素子分離領域を形成する部分の半導体基
板をエッチングした後、前記第１の素子分離領域の表面
が素子形成領域の高さとおおよそ同一となるように酸化
を行う請求項１に記載の半導体装置の製造方法。 - 【請求項３】溝内に絶縁膜を埋め込む工程の後、第１の
素子分離領域の前記絶縁膜をエッチングして前記絶縁膜
の高低差を低減し、かつ、絶縁膜上に粘性膜を形成した
後、第１の膜が露出するまで前記絶縁膜をエッチングす
る請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273432A JP2811689B2 (ja) | 1988-07-05 | 1988-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16721488 | 1988-07-05 | ||
| JP63-167214 | 1988-07-05 | ||
| JP63273432A JP2811689B2 (ja) | 1988-07-05 | 1988-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125444A JPH02125444A (ja) | 1990-05-14 |
| JP2811689B2 true JP2811689B2 (ja) | 1998-10-15 |
Family
ID=26491323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273432A Expired - Fee Related JP2811689B2 (ja) | 1988-07-05 | 1988-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811689B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851887A (en) * | 1994-09-07 | 1998-12-22 | Cypress Semiconductor Corporation | Deep sub-micron polysilicon gap formation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204146A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS61214446A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-10-28 JP JP63273432A patent/JP2811689B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02125444A (ja) | 1990-05-14 |
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