JPS6352468B2 - - Google Patents

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JPS6352468B2
JPS6352468B2 JP58161900A JP16190083A JPS6352468B2 JP S6352468 B2 JPS6352468 B2 JP S6352468B2 JP 58161900 A JP58161900 A JP 58161900A JP 16190083 A JP16190083 A JP 16190083A JP S6352468 B2 JPS6352468 B2 JP S6352468B2
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Description

【発明の詳細な説明】 （技術分野） この発明は、幅の狭い素子分離領域と幅の広い
フイールド領域とを簡単な工程で同時に形成でき
るようにした半導体集積回路装置の製造方法に関
する。
（従来技術） バイポーラ型半導体集積回路装置の素子分離
は、古くはPN接合分離法によつていたが、素子
が微細化され集積度が増大するにつれ、分離領域
の面積を削減する必要が生じ、シリコン基板の選
択酸化による厚いシリコン酸化膜を利用した酸化
膜分離法（いわゆるアイソプレーナ）に移行して
いつた。
酸化膜分離法はPN分離法に比べて著しく分離
領域を減少させるのみならず、素子領域以外のす
べての領域（以下フイールド領域と呼ぶ）を厚い
酸化膜に変換するため、配線−基板間の浮遊容量
が減少し、高速化にも寄与する効果的な方法であ
つた。
酸化膜分離法は素子形成領域を薄いシリコン酸
化膜上にシリコン窒化膜を積層した２層よりなる
耐酸化性マスクで覆い、厚い酸化膜を形成する領
域に酸化による体積の増大を補正するためにシリ
コン基板にエツチングにより溝を形成した後、熱
酸化し素子領域と分離領域をほぼ平担面とする方
法である。
したがつて、溝の側面方向にも酸化が進み分離
領域の幅は写真食刻によつて規定される幅よりも
必らず太くなり約10μｍ程度が限界となる。
さらに、素子領域のシリコン基板と耐酸化性マ
スク層との間には、分離領域からくさび状に張り
出した酸化膜、すなわち、バーズ・ビークが形成
されることおよび素子領域の周囲での酸化膜の盛
り上り、すなわち、バーズ・ヘツドが形成され、
完全な平担表面が得られないという欠点があつ
た。
一方、素子の微細化はさらに進み、高集積のた
めにはさらに分離領域の面積を縮小する必要が生
じた。
最近になつて、基板面に対して垂直に膜をエツ
チングする異方性エツチング技術である反応性イ
オンエツチ（以下RIEと呼ぶ）が実用化され、酸
化膜分離法に替わる新たな素子分離法が開発され
つつある。
これまでに提案された種々の新分離技術を大別
すると以下の二つに分類される。
その一つは、RIEによつて深い溝を堀り二酸化
シリコンや多結晶シリコンなどによつて埋め戻し
て平担化する方法（以下溝堀り法と呼ぶ）であ
り、もう一つは、素子領域の表面のみならず溝の
側壁も耐酸化性マスク層で被覆し、横方向酸化に
よる分離領域幅の増大とバーズ・ビーク、バー
ズ・ヘツドの形成を防止する方法（以下改良型選
択酸化法と呼ぶ）である。
溝堀り法は溝を形成後、二酸化シリコンなどの
絶縁物あるいは溝内壁に絶縁膜形成後、多結晶シ
リコンなどを厚く堆積し、エツチバツクして平担
化するものであり、バイポーラ型集積回路装置に
適用する場合には基板全面に形成した埋込拡散層
を貫く深い溝を形成して埋込拡散用のマスクを省
略できる利点があるが、素子間分離用の幅の狭い
溝と幅の広いフイールド領域の溝とを同時に平担
化することが困難である。
このため、平担化用のマスクが必要となり、厳
しい合わせ精度が要求され、さらに工程も複雑化
するという欠点があつた。
一方、改良型選択酸化法は分離幅によらず平担
化が可能であり工程も比較的簡単であるが、埋込
拡散層を貫く分離は実用的には不可能であるため
埋込拡散用マスクを必要とし、分離領域が狭くな
るほど埋込拡散と分離のマスク合わせ精度が厳し
くなるので、溝堀り法ほど分離領域幅を狭められ
ない。
また、選択酸化膜直下に設けるチヤンネルスト
ツプ用のP+層がN+層埋込層と接触するため寄生
容量が溝堀り法に比べ大きいという欠点がある。
さらに、横方向酸化が少ないため、チヤンネル
ストツプ用P+が拡散により分離酸化膜の外側に
広がり、リークや耐圧低下の原因となるおそれが
ある。
（発明の目的） この発明は、上記従来の欠点を除去するために
なされたもので、幅の狭い素子分離領域と幅の広
いフイールド領域とを簡単な工程で同時に平担に
形成できるとともに、寄生容量を小さくできる半
導体集積回路装置の製造方法を提供することを目
的とする。
（発明の構成） この発明の半導体集積回路装置の製造方法は、
半導体基板上に耐酸化性の第１の膜を形成してそ
の全面に多結晶半導体材料による第２の膜を形成
し、この第２の膜の選択された表面に耐酸化性の
第３の膜を形成してその選択された表面に第３の
膜のエツチングマスクとして第４の膜を形成し、
第３の膜を表面上に有しない領域の第２の膜を酸
化膜に変換し、この酸化膜と第４の膜を表面に有
しない領域の半導体基板にほぼ垂直な側壁をもつ
溝を形成し、酸化膜を表面に有しない領域の半導
体基板の表面を露出し、前記溝の側壁を耐酸化性
の第５の膜で被覆するとともに、全面に多結晶半
導体材料による第６の膜を被着して溝を埋め、こ
の第６の膜と第１の膜を主面上に有しない領域の
半導体基板とを半導体基板の一主面よりも低い面
まで継続的に除去し、第１の膜を表面上に有しな
い半導体基板と第６の膜とを半導体基板の一主面
とほぼ同一の高さとなるまで酸化するようにした
ものである。
（実施例） 以下、この発明の半導体集積回路装置の製造方
法の実施例について図面に基づき説明する。第１
図ａないし第１図ｍはその一実施例の工程説明図
である。
この図示の実施例では、バイポーラ型半導体集
積回路装置に適用したものであるが、この発明の
適用範囲はこれに限るものではなくMOS型その
他の半導体集積回路装置に適用することも可能で
ある。
まず、第１図ａはP-型シリコン基板１にN+型
埋込拡散層２を全面に形成し、その上にN-型エ
ピタキシヤル層３を形成し、さらに第１の緩衝用
酸化膜４、第１の窒化シリコン膜（以後窒化膜と
記す）５、多結晶シリコン膜６、第２の窒化膜
７、CVD酸化膜８を順次堆積したものである。
次に、第１図ｂに示すように、通常の写真食刻
法により、レジスト層９および９′をマスクとし
て、CVD酸化膜８および第２の窒化膜７に開口
部１０を形成する。
ここで、レジスト層９によりマスクされた領域
は幅の狭い素子分離領域を形成すべき領域であ
り、レジスト層９′によりマスクされた領域は幅
の広いフイールド領域を形成すべき領域とする。
その後、第１図ｃに示すように同じくレジスト
層９および９′をマスクとしてCVD酸化膜８の側
壁に対して等方性エツチングにより、適当な量の
サイドエツチングを行なう。
この際のサイドエツチング量は幅の狭い分離領
域において第２の窒化膜７上のCVD酸化膜８が
少なくとも完全に除去されるまでエツチングを行
なうものとする。但し、レジスト層９は第２図
（第１図ｃの平面図であり、中央部の空白の部分
は素子領域１８を示し、右傾斜の斜線で示す部分
はレジスト層９および９′のパターンであり、さ
らに左傾斜の斜線で示す部分はCVD酸化膜８の
パターンを示す）に示すように平面的にはレジス
ト層９′と連結しているため、リフトオフ的に除
去されることはない。
続いて、レジスト層９および９′を除去後、第
１図ｄに示すように第２の窒化膜７をマスクとし
て、開口部１０に露出している多結晶シリコン層
６を選択的に酸化し、熱酸化膜１１を形成する。
次に、第１図ｅに示すようにCVD酸化膜８お
よび熱酸化膜１１をマスクとして第２の窒化膜
７，多結晶シリコン層６、第１の窒化膜５を選択
的に除去し、さらに、第１の緩衝用酸化膜４を選
択的に除去し、第１の窒化膜開口部１２を開口す
る。
次に、第１図ｆに示すようにRIE法によりシリ
コン基板表面に対して垂直にエピタキシヤル層
３、埋込み拡散層２を貫通して、P-型シリコン
基板１に達する溝１３を形成する。
続いて、第１図ｇに示すようにCVD酸化膜８
の熱酸化膜１１に対する膜厚差並びにエツチング
速度差を利用してCVD酸化膜８のみ選択的に除
去する。
その後、熱酸化膜１１をマスクとしてフイール
ド領域となるべき領域上の第２の窒化膜７、多結
晶シリコン６、第１の窒化膜５を選択的に除去
し、さらに第１図ｈに示すように同領域の第１の
緩衝用酸化膜４並びに素子領域上の熱酸化膜１１
を除去する。
但し、熱酸化膜１１は後のエツチバツク工程の
多結晶シリコンエツチングマスクとして使用する
ことも可能であり、必要に応じて残してもかまわ
ない。
次に、第１図ｉに示すようにシリコン基板１の
露出された全面に第２の緩衝用酸化膜１４を形成
し、さらに全表面に第３の窒化膜１５を堆積す
る。
続いて、第１図ｊに示すようにRIE法により、
溝１３の底部およびフイールド領域となるべき領
域上の第３の窒化膜１５を選択的に除去し、さら
に同領域の第２の緩衝用酸化膜１４を除去する。
ここで、必要があれば自己整合により溝１３の
底部並びにフイールド領域となるべき領域上にチ
ヤンネルストツプ用のボロンイオンを注入し、
P+型層を形成しておく。
その後、第１図ｋに示すように多結晶シリコン
１６を厚く全面に堆積し、溝１３を埋める。
続いて、第１図ｌに示すように、公知の方法に
より多結晶シリコン１６をエツチバツクし、多結
晶シリコン１６の表面が素子領域のエピタキシヤ
ル層３の表面から溝１３の深さの1/2を越えない
適当な深さとなるようにする。
このとき、素子領域では第１の窒化膜５が露出
したところでエツチングが停止するが、フイール
ド領域となるべき領域では多結晶シリコン層１６
に引き続き、シリコン基板１のエピタキシヤル層
３がエツチングされ、表面が溝１３内の多結晶シ
リコン表面とほぼ同一深さとなる。
続いて、第１図ｍに示すように熱酸化を行な
い、第１および第３の窒化膜で覆われていない溝
１３内の多結晶シリコン１６およびフイールド領
域のエピタキシヤル３を厚いシリコン膜１７に変
換して、体積の増大により表面を平担化する。
その後、素子領域上の第１の窒化膜５および第
１の緩衝用酸化膜４を除去し、素子を形成し半導
体集積回路装置とする。
以上説明したように、上記第１の実施例では、
平担化用のマスクを必要とせずにわずかに１回の
写真食刻法だけで狭く深い分離領域と広く厚いフ
イールド酸化膜領域とを同時に形成することがで
きる。
したがつて、この第１の実施例では、マスク合
わせ精度に対する余裕をとる必要がなく、素子分
離領域面積を著しく減じることができ、かつバー
ズビーク、バースヘツドのない平担な表面をもつ
素子分離領域ができるという利点を有する。
さらに、分離領域上はすべて厚いシリコン酸化
膜で覆われるため、後の素子形成工程でのセルフ
アラインプロセスの採用に有利であるばかりでな
く、配線−基板間の静電容量を著しく減じること
ができる。
また、チヤンネルストツプ用P+層は必ずしも
必要ではなく、さらにN+埋込層の横方向拡がり
がないので、素子領域−基板間の寄生容量も極め
て小さくできる利点を有している。
（発明の効果） 以上のように、この発明の半導体集積回路装置
の製造方法によれば、幅の狭い素子分離領域と幅
の広いフイールド領域に隣接して半導体基体に対
して垂直方向に溝を形成してその側壁を耐酸化性
の膜で被覆するとともに幅の広いフイールド領域
の半導体基体の表面を露出させ、しかる後に多結
晶半導体材料で溝を埋めて、溝内の多結晶半導体
材料と幅の広いフイールド領域の半導体基体の表
面を半導体基体の他の主面の面よりも低くして、
この溝および幅の広いフイールド領域の面を半導
体基体の他の主面とほぼ同じくなるように酸化膜
を形成するようにしたので、幅の狭い素子分離領
域と幅の広いフイールド領域とを１回の写真食刻
法だけで、簡単な工程で同時に平担に形成するこ
とができ、しかも寄生容量が小さい利点を有す
る。
これにともない、バイポーラ型を始め、各種の
高集積かつ高性能な半導体集積回路の製造方法に
広く供することができる。
【図面の簡単な説明】
第１図ａないし第１図ｍはそれぞれこの発明の
半導体集積回路装置の一実施例の工程説明図、第
２図は第１図ｃの平面図である。 １……P-型シリコン基板、２……N+型埋込拡
散層、３……N-型エピタキシヤル層、４……第
１の緩衝用酸化膜、５……第１の窒化膜、６……
第１の多結晶シリコン膜、７……第２の窒化膜、
８……CVD酸化膜、９，９′……レジストマスク
層、１０……第２の窒化膜開口部、１１……多結
晶シリコンの選択熱酸化膜、１２……第１の窒化
膜開口部、１３……素子分離用溝、１４……第２
の緩衝用酸化膜、１５……第３の窒化膜、１６…
…第２の多結晶シリコン、１７……フイールド酸
化膜、１８……素子領域。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基体の一主面に耐酸化性の第１の膜を
    形成してその全面に多結晶半導体材料による第２
    の膜を形成する工程と、前記第２の膜の選択され
    た表面に耐酸化性の第３の膜を形成しその選択さ
    れた表面に前記第３の膜のエツチングマスクとな
    る第４の膜を形成する工程と、前記第３の膜を表
    面上に有しない領域の前記第２の膜を酸化膜に変
    換する工程と、前記第４の膜および前記酸化膜を
    表面上に有しない領域の前記半導体基体にほぼ垂
    直な側壁を持つ溝を形成する工程と、前記酸化膜
    を表面上に有しない領域の前記半導体基体の表面
    を露出するとともに前記溝の側壁を耐酸化性の第
    ５の膜で被覆する工程と、全面に多結晶半導体材
    料による第６の膜を被着して前記溝を埋める工程
    と、前記第６の膜と前記第１の膜を主面上に有し
    ない領域の前記半導体基体とを前記半導体基体の
    一主面よりも低い面まで継続的に除去する工程
    と、前記第１の膜を表面上に有しない前記半導体
    基体と前記第６の膜とを前記半導体基体の一主面
    とほぼ同一高さとなるまで酸化する工程とを有す
    ることを特徴とする半導体集積回路装置の製造方
    法。
JP58161900A 1983-09-05 1983-09-05 半導体集積回路装置の製造方法 Granted JPS6054453A (ja)

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JPS6054453A JPS6054453A (ja) 1985-03-28
JPS6352468B2 true JPS6352468B2 (ja) 1988-10-19

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