JPH0783045B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783045B2 JPH0783045B2 JP60068453A JP6845385A JPH0783045B2 JP H0783045 B2 JPH0783045 B2 JP H0783045B2 JP 60068453 A JP60068453 A JP 60068453A JP 6845385 A JP6845385 A JP 6845385A JP H0783045 B2 JPH0783045 B2 JP H0783045B2
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- JP
- Japan
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- groove
- element isolation
- region
- resistant film
- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。特に、素子
間分離の方法を改良した、半導体装置の製造方法に関す
る。
間分離の方法を改良した、半導体装置の製造方法に関す
る。
本発明は、少なくとも基板上に狭い領域の素子間分離用
溝と広い領域の素子間分離用溝とを形成して半導体装置
を製造する方法において、基板に先ず狭い領域の素子間
分離用溝を形成する工程と、耐酸化膜を形成する工程
と、上記狭い領域の素子間分離用溝を半導体で埋める工
程と、該形成された狭い領域の素子間分離用溝とは離間
させた位置における広い領域の素子間分離用溝を形成す
べき部分の耐酸化膜をマスク工程で除去する工程と、こ
の工程に連続して該部分的に除去された耐酸化膜をマス
クとして広い領域の素子間分離用溝を形成すべき部分を
エッチングするとともに同時に上記狭い領域の素子間分
離用溝の半導体とをエッチング工程と、上記エッチング
により形成された２つの溝を酸化する工程とを備えるこ
とにより、上記耐酸化膜を広い領域の素子間分離用形成
用のマスクとして用い得る構成として、従来技術の問題
点の解決を図るものである。
溝と広い領域の素子間分離用溝とを形成して半導体装置
を製造する方法において、基板に先ず狭い領域の素子間
分離用溝を形成する工程と、耐酸化膜を形成する工程
と、上記狭い領域の素子間分離用溝を半導体で埋める工
程と、該形成された狭い領域の素子間分離用溝とは離間
させた位置における広い領域の素子間分離用溝を形成す
べき部分の耐酸化膜をマスク工程で除去する工程と、こ
の工程に連続して該部分的に除去された耐酸化膜をマス
クとして広い領域の素子間分離用溝を形成すべき部分を
エッチングするとともに同時に上記狭い領域の素子間分
離用溝の半導体とをエッチング工程と、上記エッチング
により形成された２つの溝を酸化する工程とを備えるこ
とにより、上記耐酸化膜を広い領域の素子間分離用形成
用のマスクとして用い得る構成として、従来技術の問題
点の解決を図るものである。
半導体装置、とりわけ半導体集積回路は、近年その集積
度がますます増大化している。その素子間分離の方法
も、従来の選択酸化法に代わって、溝型分離法が実用
化、または検討されている。溝型分離法は、微細化が可
能であるので、集積度向上に有利だからである。またこ
の方法は、選択酸化法のプロセスと互換性があるという
点でも有利であう。
度がますます増大化している。その素子間分離の方法
も、従来の選択酸化法に代わって、溝型分離法が実用
化、または検討されている。溝型分離法は、微細化が可
能であるので、集積度向上に有利だからである。またこ
の方法は、選択酸化法のプロセスと互換性があるという
点でも有利であう。
しかしこの溝型分離法にも、次のような問題点がある。
即ち、溝型分離法で狭い素子間分離領域と広い素子間分
離領域の双方を形成しようとすると、狭い領域用の溝は
幅が狭いのでこれは溝埋め材料で容易に埋まるが、広い
領域用の溝は、埋め込みが必ずしも容易ではない。少な
くとも、溝深さと同じ膜厚の溝埋め剤を成膜しなければ
ならない。
離領域の双方を形成しようとすると、狭い領域用の溝は
幅が狭いのでこれは溝埋め材料で容易に埋まるが、広い
領域用の溝は、埋め込みが必ずしも容易ではない。少な
くとも、溝深さと同じ膜厚の溝埋め剤を成膜しなければ
ならない。
このためには、第１の手法として、広い領域用の溝内に
スペーサを入れて狭い領域用の溝と同じ溝埋め特性をも
たせたり、あるいは前述のように溝深さと同じ膜厚の溝
埋め剤を形成するなどしてともかく溝を埋めるという方
法がある。これにより溝埋めは可能ではあるが、これら
のプロセスは複雑で、実用には不適である。
スペーサを入れて狭い領域用の溝と同じ溝埋め特性をも
たせたり、あるいは前述のように溝深さと同じ膜厚の溝
埋め剤を形成するなどしてともかく溝を埋めるという方
法がある。これにより溝埋めは可能ではあるが、これら
のプロセスは複雑で、実用には不適である。
第２の手法として、選択酸化法との互換性を利用して、
窒化膜／酸化膜をマスクとし溝形成し、溝内に絶縁膜を
形成した後、溝埋め平坦化を行い、狭い部分の分離領域
を形成し、次に、広い部分は従来の選択酸化法を用いて
分離領域を形成するという方法が考えられる。しかしこ
れだけでは、広い分離領域形成のための選択酸化の際、
この酸化によって狭い領域の溝埋め材（良く用いられる
のはポリシリコン）が酸化され、フィールド部までしみ
出してきて、いわゆるバーズ・ヘッド形状を出すように
なる。これは微細化を損なうので、微細化・高集積化の
点で不利である。かつ、かかる酸化膜のしみ出しによ
り、欠陥が誘起されるおそれがある。
窒化膜／酸化膜をマスクとし溝形成し、溝内に絶縁膜を
形成した後、溝埋め平坦化を行い、狭い部分の分離領域
を形成し、次に、広い部分は従来の選択酸化法を用いて
分離領域を形成するという方法が考えられる。しかしこ
れだけでは、広い分離領域形成のための選択酸化の際、
この酸化によって狭い領域の溝埋め材（良く用いられる
のはポリシリコン）が酸化され、フィールド部までしみ
出してきて、いわゆるバーズ・ヘッド形状を出すように
なる。これは微細化を損なうので、微細化・高集積化の
点で不利である。かつ、かかる酸化膜のしみ出しによ
り、欠陥が誘起されるおそれがある。
上記のように、従来の素子間分離領域の形成方法は、微
細化・高集積化に限界があったり、プロセスが複雑であ
ったり、溝埋め材料の膜厚を大きくする必要があって結
局広い素子間分離領域の形成は難しく、更に欠陥誘起の
おそれなどの問題が残っていたのである。
細化・高集積化に限界があったり、プロセスが複雑であ
ったり、溝埋め材料の膜厚を大きくする必要があって結
局広い素子間分離領域の形成は難しく、更に欠陥誘起の
おそれなどの問題が残っていたのである。
本発明は、上記問題点に鑑みて創案されたもので、本発
明の目的は、容易な工程で素子間分離ができ、溝埋め材
料の酸化が起っても酸化膜のしみ出しやそれによる欠陥
誘起のおそれがなく、また分離域の大小に拘わらず有効
な素子間分離領域の形成ができて、広い素子間分離領域
も狭い素子間分離領域も容易かつ適正に得ることができ
る半導体装置の製造方法を提供することにある。
明の目的は、容易な工程で素子間分離ができ、溝埋め材
料の酸化が起っても酸化膜のしみ出しやそれによる欠陥
誘起のおそれがなく、また分離域の大小に拘わらず有効
な素子間分離領域の形成ができて、広い素子間分離領域
も狭い素子間分離領域も容易かつ適正に得ることができ
る半導体装置の製造方法を提供することにある。
本発明について、第１図に示す工程図を用いて説明す
る。本発明の半導体装置の製造方法は、少なくとも基板
上に狭い領域の素子間分離用溝と広い領域の素子間分離
用溝とを形成して半導体装置を製造する方法において、
基板に先ず狭い領域の素子間分離用溝を形成する工程
（第１の工程Ｉ）と、耐酸化膜を形成する工程（第１図
の工程IIの前半）と、上記狭い領域の素子間分離用溝を
半導体で埋める工程（第１の工程III）と、該形成され
た狭い領域の素子分離用溝とは離間させた位置における
広い領域の素子間分離用溝を形成すべき部分の耐酸化膜
をマスク工程で除去する工程（第１図の工程IIの後半）
と、この工程に連続して該部分的に除去された耐酸化膜
をマスクとして広い領域の素子間分離用溝を形成する部
分をエッチングするとともに同時に上記狭い領域の素子
間分離用溝の半導体とをエッチングする工程（第１図の
工程IV）と、上記エッチングにより形成された２つの溝
を酸化する工程（第１図の工程Ｖ）とを備えるものであ
る。
る。本発明の半導体装置の製造方法は、少なくとも基板
上に狭い領域の素子間分離用溝と広い領域の素子間分離
用溝とを形成して半導体装置を製造する方法において、
基板に先ず狭い領域の素子間分離用溝を形成する工程
（第１の工程Ｉ）と、耐酸化膜を形成する工程（第１図
の工程IIの前半）と、上記狭い領域の素子間分離用溝を
半導体で埋める工程（第１の工程III）と、該形成され
た狭い領域の素子分離用溝とは離間させた位置における
広い領域の素子間分離用溝を形成すべき部分の耐酸化膜
をマスク工程で除去する工程（第１図の工程IIの後半）
と、この工程に連続して該部分的に除去された耐酸化膜
をマスクとして広い領域の素子間分離用溝を形成する部
分をエッチングするとともに同時に上記狭い領域の素子
間分離用溝の半導体とをエッチングする工程（第１図の
工程IV）と、上記エッチングにより形成された２つの溝
を酸化する工程（第１図の工程Ｖ）とを備えるものであ
る。
本発明においては、上記の構成をとって、第１図に白抜
きの矢印をもって示す如く先ず耐酸化膜を形成しておい
て、後狭い領域用の溝の埋め込めを行い、その後に、広
い領域に当たる部分の耐酸化膜を除去する構成を用い
る。
きの矢印をもって示す如く先ず耐酸化膜を形成しておい
て、後狭い領域用の溝の埋め込めを行い、その後に、広
い領域に当たる部分の耐酸化膜を除去する構成を用い
る。
上述の如く、本発明の半導体装置の製造方法において
は、狭い領域の素子間分離用溝の内部に耐酸化膜を形成
して、これを残したまま酸化工程を行うので、酸化の際
に溝埋め材料の酸化が起こっても、酸化膜のしみ出しや
それによる欠陥誘起のおそれはない。
は、狭い領域の素子間分離用溝の内部に耐酸化膜を形成
して、これを残したまま酸化工程を行うので、酸化の際
に溝埋め材料の酸化が起こっても、酸化膜のしみ出しや
それによる欠陥誘起のおそれはない。
また、広い領域の素子間分離溝を形成すべき部分を除く
基板上に耐酸化膜を形成するので、この耐酸化膜をマス
クとして酸化により広い分離領域の形成が行われ、従っ
て広い分離領域の幅が大きくても、容易に所望の分離域
を形成できる。
基板上に耐酸化膜を形成するので、この耐酸化膜をマス
クとして酸化により広い分離領域の形成が行われ、従っ
て広い分離領域の幅が大きくても、容易に所望の分離域
を形成できる。
かつ、狭い分離領域は、耐酸化膜を溝内に残してその上
から溝埋め材料を成膜するので、最小の膜厚で良い。
から溝埋め材料を成膜するので、最小の膜厚で良い。
以下、本発明の一実施例について、第２図乃至第８図を
参照して説明する。この実施例は、本発明を、半導体集
積回路の製造に用いたものである。
参照して説明する。この実施例は、本発明を、半導体集
積回路の製造に用いたものである。
本発明においては、基板１に先ず狭い領域の素子間分離
用溝２を形成しておく。本実施例では、第２図に示す如
く、基板１上の該溝２を形成すべき個所以外の部分にマ
スク層11を形成し、エッチングにより第３図のような溝
２を得る。この例では反応性イオンエッチングを用いた
ので、マスク層11は、基板１を構成する半導体の反応性
イオンエッチングに対して、充分な選択比を有する材料
を用いて形成する。このような第２図の状態でエッチン
グを行い、基板１に所定の深さの溝を形成し、マスク層
11を除去して、第３図の構造を得る。
用溝２を形成しておく。本実施例では、第２図に示す如
く、基板１上の該溝２を形成すべき個所以外の部分にマ
スク層11を形成し、エッチングにより第３図のような溝
２を得る。この例では反応性イオンエッチングを用いた
ので、マスク層11は、基板１を構成する半導体の反応性
イオンエッチングに対して、充分な選択比を有する材料
を用いて形成する。このような第２図の状態でエッチン
グを行い、基板１に所定の深さの溝を形成し、マスク層
11を除去して、第３図の構造を得る。
なお基板１にこの溝２を形成する方法は、反応性イオン
エッチングに限らず、狭い分離域を形成するパターンに
パターニングされたマスク層11からずれが少なく、かつ
所定の深さまでエッチングできる手段なら、いずれも採
用できる。
エッチングに限らず、狭い分離域を形成するパターンに
パターニングされたマスク層11からずれが少なく、かつ
所定の深さまでエッチングできる手段なら、いずれも採
用できる。
本実施例においては、以下に述べるようにして上記狭い
領域の素子間分離用の溝２の内部に耐酸化膜３を形成
し、かつ広い領域の素子間分離溝４を形成すべき部分41
を除く基板１上に耐酸化膜３を形成するようにした。
領域の素子間分離用の溝２の内部に耐酸化膜３を形成
し、かつ広い領域の素子間分離溝４を形成すべき部分41
を除く基板１上に耐酸化膜３を形成するようにした。
第４図のように、先ず薄い酸化膜31を溝２内部を含む全
面に形成し、次いで同じく耐酸化膜３である窒化膜を所
定の厚さで形成する。次に溝埋め用半導体５（本例では
ポリシリコンを使用）を、溝２が埋まるまで成膜し、湿
式エッチングまたは下地の耐酸化膜３（窒化膜）と充分
選択比のとれるような条件下でのドライエッチングを行
い、第５図の如く溝埋め用半導体５の上端面を溝２内に
収め、それ以外の不必要な溝埋め用半導体をすべて除去
する。次に、広い分離領域を形成するマスクでパターニ
ングし、耐酸化膜３及び酸化膜31を除去する。即ち、広
い領域の素子間分離溝４を形成すべき部分41について、
この耐酸化膜３を除去し、第６図の構造を得る。
面に形成し、次いで同じく耐酸化膜３である窒化膜を所
定の厚さで形成する。次に溝埋め用半導体５（本例では
ポリシリコンを使用）を、溝２が埋まるまで成膜し、湿
式エッチングまたは下地の耐酸化膜３（窒化膜）と充分
選択比のとれるような条件下でのドライエッチングを行
い、第５図の如く溝埋め用半導体５の上端面を溝２内に
収め、それ以外の不必要な溝埋め用半導体をすべて除去
する。次に、広い分離領域を形成するマスクでパターニ
ングし、耐酸化膜３及び酸化膜31を除去する。即ち、広
い領域の素子間分離溝４を形成すべき部分41について、
この耐酸化膜３を除去し、第６図の構造を得る。
上記のように本実施例では、予め全面に耐酸化膜３を形
成しておき（第４図の状態）、その後、溝２を半導体５
で埋めた後に、該耐酸化膜３のうち、広い分離領域を形
成すべき部分41に当たる所の耐酸化膜３を除去するもの
である。
成しておき（第４図の状態）、その後、溝２を半導体５
で埋めた後に、該耐酸化膜３のうち、広い分離領域を形
成すべき部分41に当たる所の耐酸化膜３を除去するもの
である。
次に、広い領域の素子間分離用溝４を形成すべき部分41
と、狭い領域の素子間分離用溝２の半導体５とを同時に
エッチングする。これにより、広い領域の素子間分離用
溝４が形成され、第７図の構造が得られる。この場合、
部分41については基板１の材料である半導体がエッチン
グされ、溝２については溝埋め用の半導体５がエッチン
グされるので、多少エッチングレートは異なるが、エッ
チングされる深さd1（溝４）d2（溝２）は、ほぼ同じ
か、d2がわずかに大きくなる程度である。基本的には、
この深さd1は、次工程で酸化を行うことにより膜圧が増
加する分の大きさとしておく。
と、狭い領域の素子間分離用溝２の半導体５とを同時に
エッチングする。これにより、広い領域の素子間分離用
溝４が形成され、第７図の構造が得られる。この場合、
部分41については基板１の材料である半導体がエッチン
グされ、溝２については溝埋め用の半導体５がエッチン
グされるので、多少エッチングレートは異なるが、エッ
チングされる深さd1（溝４）d2（溝２）は、ほぼ同じ
か、d2がわずかに大きくなる程度である。基本的には、
この深さd1は、次工程で酸化を行うことにより膜圧が増
加する分の大きさとしておく。
第７図の状態で酸化を行うと、耐酸化膜３がマスクとな
って、選択酸化される。即ち第８図の如く溝４はこの酸
化により埋まり、広い素子間分離領域を構成する酸化物
部分40となる。このとき溝４の深さd1は上記の如く酸化
により膜厚が増える分の大きさに設定したので、広い素
子間分離領域を構成する該酸化物部分40の上面は基板１
の上面とほぼ同一面上に位置することになる。酸化の際
溝２内の半導体５も酸化されて酸化物20となるが、同じ
くd2だけエッチングされているので、これもほぼ基板１
の上面と同一平面上に位置し、凹凸が少ない構造が得ら
れる。この溝２内に耐酸化膜３が形成された領域が、狭
い素子間分領域を構成することになる。
って、選択酸化される。即ち第８図の如く溝４はこの酸
化により埋まり、広い素子間分離領域を構成する酸化物
部分40となる。このとき溝４の深さd1は上記の如く酸化
により膜厚が増える分の大きさに設定したので、広い素
子間分離領域を構成する該酸化物部分40の上面は基板１
の上面とほぼ同一面上に位置することになる。酸化の際
溝２内の半導体５も酸化されて酸化物20となるが、同じ
くd2だけエッチングされているので、これもほぼ基板１
の上面と同一平面上に位置し、凹凸が少ない構造が得ら
れる。この溝２内に耐酸化膜３が形成された領域が、狭
い素子間分領域を構成することになる。
このように、溝２内は耐酸化膜３でおおわれているた
め、溝２内の半導体５の酸化時のしみこみや、欠陥の誘
起も防止、乃至は抑制することができる。
め、溝２内の半導体５の酸化時のしみこみや、欠陥の誘
起も防止、乃至は抑制することができる。
なお上記実施例において、酸化膜31は、溝２の耐圧と、
選択酸化の際の下敷きの酸化膜の役割りを果たすという
点から、これらを考慮した厚さとする。また広い素子間
分離領域を構成する酸化膜40の厚さは、充分な分離特性
を得られる厚みに設定する。
選択酸化の際の下敷きの酸化膜の役割りを果たすという
点から、これらを考慮した厚さとする。また広い素子間
分離領域を構成する酸化膜40の厚さは、充分な分離特性
を得られる厚みに設定する。
広い素子間分離領域については、上記の如き選択酸化法
を用いたのであるが、このような場合マスク寸法のずれ
は、さほど考慮に入れなくても良いと考えられる。
を用いたのであるが、このような場合マスク寸法のずれ
は、さほど考慮に入れなくても良いと考えられる。
上述のように、本実施例では、狭い素子間分離領域には
溝埋め込み分離を用い、広い素子間分離領域には、選択
酸化を用いたので、領域の大小に拘わらず、有効な分離
領域形成ができる。かつ上記の如く、溝２内に残した耐
酸化膜３をそのまま選択酸化時のマスクとしたので、工
程の縮少が図れかつ、酸化時に溝２内の半導体５（ポリ
シリコンなど）の酸化膜のしみ出しや、欠陥誘起が防が
れる。また溝２内に溝埋め用半導体を成膜するのは、最
小の膜厚で良い。本実施例においては、このように安定
で、制御制良く、かつ分離域の大小によらず、いずれの
場合も有効に素子間分離領域を形成できる。
溝埋め込み分離を用い、広い素子間分離領域には、選択
酸化を用いたので、領域の大小に拘わらず、有効な分離
領域形成ができる。かつ上記の如く、溝２内に残した耐
酸化膜３をそのまま選択酸化時のマスクとしたので、工
程の縮少が図れかつ、酸化時に溝２内の半導体５（ポリ
シリコンなど）の酸化膜のしみ出しや、欠陥誘起が防が
れる。また溝２内に溝埋め用半導体を成膜するのは、最
小の膜厚で良い。本実施例においては、このように安定
で、制御制良く、かつ分離域の大小によらず、いずれの
場合も有効に素子間分離領域を形成できる。
なお当然のことではあるが、本発明は上述した実施例に
のみ限定されるものではない。
のみ限定されるものではない。
上述の如く本発明においては、狭い素子間分離領域は溝
を形成してその中に半導体で埋めて形成するが、該溝内
には耐酸化膜が形成されているので、溝内からの酸化物
のしみ出しや、それに伴う欠陥誘起のおそれなどがな
く、かつ溝埋めの半導体成膜の膜厚も小さくてすむ。ま
た、上記耐酸化膜がマスクとなって、酸化により広い素
子間分離領域を形成するので、容易な工程により素子間
分離が達成できる。よって、分離域の大小に拘らず、広
い素子間分離領域も狭い素子間分離領域も、容易かつ適
正に得ることができる。
を形成してその中に半導体で埋めて形成するが、該溝内
には耐酸化膜が形成されているので、溝内からの酸化物
のしみ出しや、それに伴う欠陥誘起のおそれなどがな
く、かつ溝埋めの半導体成膜の膜厚も小さくてすむ。ま
た、上記耐酸化膜がマスクとなって、酸化により広い素
子間分離領域を形成するので、容易な工程により素子間
分離が達成できる。よって、分離域の大小に拘らず、広
い素子間分離領域も狭い素子間分離領域も、容易かつ適
正に得ることができる。
第１図は本発明を工程図により示したものである。第２
図乃至第８図は、各々本発明の一実施例の製造工程をつ
いてを、断面図で工程順に示したものである。 １……基板、２……狭い領域の素子間分離用溝、 ３……耐酸化膜、４……広い領域の素子間分離用溝、 ５……溝埋め込み用の半導体。
図乃至第８図は、各々本発明の一実施例の製造工程をつ
いてを、断面図で工程順に示したものである。 １……基板、２……狭い領域の素子間分離用溝、 ３……耐酸化膜、４……広い領域の素子間分離用溝、 ５……溝埋め込み用の半導体。
Claims (1)
- 【請求項１】少なくとも基板上に狭い領域の素子間分離
用溝と広い領域の素子間分離用溝とを形成して半導体装
置を製造する方法において、 基板に先ず狭い領域の素子間分離用溝を形成する工程
と、 耐酸化膜を形成する工程と、 上記狭い領域の素子間分離用溝を半導体で埋める工程
と、 該形成された狭い領域の素子間分離用溝とは離間させた
位置における広い領域の素子間分離用溝を形成すべき部
分の耐酸化膜をマスク工程で除去する工程と、 この工程に連続して該部分的に除去された耐酸化膜をマ
スクとして広い領域の素子間分離用溝を形成すべき部分
をエッチングするとともに同時に上記狭い領域の素子間
分離用溝の半導体とをエッチング工程と、 上記エッチングにより形成された２つの溝を酸化する工
程と を備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068453A JPH0783045B2 (ja) | 1985-04-02 | 1985-04-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068453A JPH0783045B2 (ja) | 1985-04-02 | 1985-04-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61228650A JPS61228650A (ja) | 1986-10-11 |
| JPH0783045B2 true JPH0783045B2 (ja) | 1995-09-06 |
Family
ID=13374128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068453A Expired - Lifetime JPH0783045B2 (ja) | 1985-04-02 | 1985-04-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783045B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556128B2 (ja) * | 1989-02-28 | 1996-11-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| US5438016A (en) * | 1994-03-02 | 1995-08-01 | Micron Semiconductor, Inc. | Method of semiconductor device isolation employing polysilicon layer for field oxide formation |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US6864151B2 (en) * | 2003-07-09 | 2005-03-08 | Infineon Technologies Ag | Method of forming shallow trench isolation using deep trench isolation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039846A (ja) * | 1983-08-15 | 1985-03-01 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS6054453A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1985
- 1985-04-02 JP JP60068453A patent/JPH0783045B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61228650A (ja) | 1986-10-11 |
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|---|---|---|---|
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