JPS58157137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、そのうち特に
、半導体集積回路（ＬＳＩ）の製造に必要とされる微細
加工に関するものである。
、半導体集積回路（ＬＳＩ）の製造に必要とされる微細
加工に関するものである。
従来の半導体装置の製造において、抜工・ソチング膜の
バター／を形成する場合、ホトレジスト・くターンをエ
ツチングマスクとして使用している０この場合、被エツ
チング膜の残存ノ（ター／巾は、サイドエラｆ”ｒＤ利
用等によってホトレジストパターンの限界パターン巾よ
り狭く形成することができる。しかし、被エツチング膜
の抜きパターン巾は、ホトレジストパターンの限界抜き
パターン巾と同程度か、サイドエッチでそれ以上広く形
成されてしまうため、ホトレジストパターンの限界抜き
バター巾より狭く形成することは不可能であった。
バター／を形成する場合、ホトレジスト・くターンをエ
ツチングマスクとして使用している０この場合、被エツ
チング膜の残存ノ（ター／巾は、サイドエラｆ”ｒＤ利
用等によってホトレジストパターンの限界パターン巾よ
り狭く形成することができる。しかし、被エツチング膜
の抜きパターン巾は、ホトレジストパターンの限界抜き
パターン巾と同程度か、サイドエッチでそれ以上広く形
成されてしまうため、ホトレジストパターンの限界抜き
バター巾より狭く形成することは不可能であった。
そのため、従来種々の半導体装置の製造方法が提案され
ているが、いずれも未だ充分満足し得るものではない。
ているが、いずれも未だ充分満足し得るものではない。
その−例を第１図により説明する。
その工程は、シリコン酸化膜（Ｓｔ０２膜）２及びシリ
コン窒化膜（８１３Ｎ４膜）３が形成された半導体基板
（Ｓｉ基板）１上に多結晶シリコン膜（Ｐｏｌ）’Ｓｉ
膜）及びＳ ｔ ３Ｎ４膜を形成する。次に、ホトエツ
チング技術によりてＳｉ３Ｎ４膜パターン５を形成した
後、Ｓｉ３Ｎ４膜パターン６を選択酸化マスクにしてＰ
ｏ１ｙＳｉ膜を酸化することによってＳ ｉ０２膜６を
形成する（第１図ａ）。このとき、５ｉ３Ｎ４膜パター
ン６下にＰｏ１ｙＳｉ膜パター／４が残存する。
コン窒化膜（８１３Ｎ４膜）３が形成された半導体基板
（Ｓｉ基板）１上に多結晶シリコン膜（Ｐｏｌ）’Ｓｉ
膜）及びＳ ｔ ３Ｎ４膜を形成する。次に、ホトエツ
チング技術によりてＳｉ３Ｎ４膜パターン５を形成した
後、Ｓｉ３Ｎ４膜パターン６を選択酸化マスクにしてＰ
ｏ１ｙＳｉ膜を酸化することによってＳ ｉ０２膜６を
形成する（第１図ａ）。このとき、５ｉ３Ｎ４膜パター
ン６下にＰｏ１ｙＳｉ膜パター／４が残存する。
次に、Ｓ ｌ ３Ｎ４膜パターン５及びＰｏ１ｙＳｉ膜
パターン４を除去することによって８１０２膜パターン
６′を形成する。その後、ＳｉＯ３膜パターン６′をエ
ツチングマスクにして、Ｓｉ３Ｎ４膜３及び５ｔ０２膜
２をエツチングする（第１図ｂ）。その後、ＳｉＯ２膜
パターン６′を除去することによって、第１図Ｃに示す
ように抜きパターン巾りを有するＳｉＯ□膜パターン２
′及びＳ ｒ ３Ｎ４膜パターン３′を形成するという
ものである。
パターン４を除去することによって８１０２膜パターン
６′を形成する。その後、ＳｉＯ３膜パターン６′をエ
ツチングマスクにして、Ｓｉ３Ｎ４膜３及び５ｔ０２膜
２をエツチングする（第１図ｂ）。その後、ＳｉＯ２膜
パターン６′を除去することによって、第１図Ｃに示す
ように抜きパターン巾りを有するＳｉＯ□膜パターン２
′及びＳ ｒ ３Ｎ４膜パターン３′を形成するという
ものである。
上記の製造方法によって、確かに従来のホトリン技術に
おける限界抜きパターン巾を有するホトレジストパター
ンをエツチングマスクにしてエツチングするよりも狭い
抜きパターン巾２を有する５ｔ０２膜パターン２′及び
Ｓ ｔ ３Ｎ４膜パターン３′を形成することはできる
。
おける限界抜きパターン巾を有するホトレジストパター
ンをエツチングマスクにしてエツチングするよりも狭い
抜きパターン巾２を有する５ｔ０２膜パターン２′及び
Ｓ ｔ ３Ｎ４膜パターン３′を形成することはできる
。
しかし、上記の製造方法においても抜きパターン巾に限
度がある。
度がある。
なぜならば、第１図ａの如＜ ８１３Ｎ４膜パターン５
をマスクにしてＰｏ１ｙＳｉ膜を選択酸化した場合、残
存するＰｏ１ｙＳｉ膜パターン４は、上部パターン巾ｍ
より下部パターン巾２が広くなる。そのため第１図すの
如く、Ｐｏ１ｙＳｉ膜パターン４を全てエツチングする
ことによって形成された５ｉ０２膜パターン６′の端部
７には傾斜ができる。したがって、Ｓ ｉ０２膜パター
ン６′をエツチングマスクにして８１３Ｎ４膜パターン
２′及びＳ ｉ３Ｎ４膜パターン３′の抜きパターン巾
２は、５ｔ０２膜パターン６′の下部の抜きパターン巾
２によって決まる。そのため、５ｔ０２膜パターン６′
の下部の抜きパターン巾℃を微細にするためには、ｐｏ
ｌｙ Ｓｉ膜を選択酸化する際にＰｏ ｉｙ Ｓ ｉ膜
パターン４の下部パターン巾℃を微細にする必要がある
０しかし、第１図ｄの如く、Ｐｏ１ｙＳｉ膜パターン４
の下部パターン巾に′を微細にしようとすると、Ｓｉ３
Ｎ４膜パターン６下のＰＯｌｙＳｉ 膜パターン４の上
部も酸化されてしまう。そのため、Ｐｏ１ｙＳｉ膜パタ
ーン４を除去することができなくなり、微細な抜きパタ
ーン巾２′を有する５ｔ０２膜パターン６′を形成する
ことができないという問題がある。
をマスクにしてＰｏ１ｙＳｉ膜を選択酸化した場合、残
存するＰｏ１ｙＳｉ膜パターン４は、上部パターン巾ｍ
より下部パターン巾２が広くなる。そのため第１図すの
如く、Ｐｏ１ｙＳｉ膜パターン４を全てエツチングする
ことによって形成された５ｉ０２膜パターン６′の端部
７には傾斜ができる。したがって、Ｓ ｉ０２膜パター
ン６′をエツチングマスクにして８１３Ｎ４膜パターン
２′及びＳ ｉ３Ｎ４膜パターン３′の抜きパターン巾
２は、５ｔ０２膜パターン６′の下部の抜きパターン巾
２によって決まる。そのため、５ｔ０２膜パターン６′
の下部の抜きパターン巾℃を微細にするためには、ｐｏ
ｌｙ Ｓｉ膜を選択酸化する際にＰｏ ｉｙ Ｓ ｉ膜
パターン４の下部パターン巾℃を微細にする必要がある
０しかし、第１図ｄの如く、Ｐｏ１ｙＳｉ膜パターン４
の下部パターン巾に′を微細にしようとすると、Ｓｉ３
Ｎ４膜パターン６下のＰＯｌｙＳｉ 膜パターン４の上
部も酸化されてしまう。そのため、Ｐｏ１ｙＳｉ膜パタ
ーン４を除去することができなくなり、微細な抜きパタ
ーン巾２′を有する５ｔ０２膜パターン６′を形成する
ことができないという問題がある。
そこで、本発明の目的は、ホトリソ技術の限界抜きパタ
ーン巾以下の微細な抜きパターン巾を有する酸化膜パタ
ーンを精度良く形成できる半導体装置の製造方法を提供
することである。そして、本発明の他の目的は、回路素
子間を確実に分離でき、しかも、微細なパターン巾を有
する絶縁膜分離層を精度良く形成できる半導体装置の製
造方法を提供することである。
ーン巾以下の微細な抜きパターン巾を有する酸化膜パタ
ーンを精度良く形成できる半導体装置の製造方法を提供
することである。そして、本発明の他の目的は、回路素
子間を確実に分離でき、しかも、微細なパターン巾を有
する絶縁膜分離層を精度良く形成できる半導体装置の製
造方法を提供することである。
すなわち、本発明は、選択酸化によって生じる耐酸化性
絶縁膜（例えば、窒化膜パターン）下への酸化の進行、
及び、高温酸素雰囲気中で酸化物膜に変わる薄膜′層（
例えば、Ｐｏ１ｙＳｉ膜）を酸化した場合酸化物膜の膜
厚が膨張することをセルファライン的に用いることによ
って微細加工を行なうことを特徴とする半導体装置の製
造方法である。
絶縁膜（例えば、窒化膜パターン）下への酸化の進行、
及び、高温酸素雰囲気中で酸化物膜に変わる薄膜′層（
例えば、Ｐｏ１ｙＳｉ膜）を酸化した場合酸化物膜の膜
厚が膨張することをセルファライン的に用いることによ
って微細加工を行なうことを特徴とする半導体装置の製
造方法である。
以下、本発明について実施例を用いて詳細に説明する。
第２図は、微細な抜パターン巾を有する窒化膜パターン
を形成する本発明の第１の実施例を示す。
を形成する本発明の第１の実施例を示す。
半導体基板１ｏ上に８１０２膜１１（例えば５００Ａ）
７ｉｔびＳ ｉ ３Ｎ４膜１２（例えば１ｏｏｏＡ）を
形成する（第２図ａ）ｏなお、ＳｉＯ２膜１１は、半導
体基板１ｏとＳ ｔ ３Ｎ４膜１２との間に発生する歪
応力を少くするだめのものであり、特に歪応力を問題に
しなければ形成しなくても良い。次に、上記５ｔ３Ｎ４
膜１２上にＰｏ１ｙＳｉ膜１３（例えば３０ｏＯＡ）及
びＳ ｉ３Ｎ４膜１４（例えば１ｏｏｏＡ）を形成する
（第２図ｂ）。次に、ホトエツチング技術により所要部
にＳ ｉ３Ｎ４膜パターン１４′を形成する（第２図Ｃ
）。本実施例では、８１３Ｎ４膜パターン１４′のパタ
ーン巾を約２μｍ程度とした。次に、５１３Ｎ４膜パタ
ーン１４′を選択酸化マスクにしてＰｏ１ｙＳｉ膜１３
を酸化して５ｔ０２膜１５を形成する（第２図ｄ）。こ
のとき、酸化時間を約８０００Ａ程度の５ｔ０２膜が得
られる時間にすれば、露出していた領域のＰｏ１ｙＳｉ
膜１３は全てＳｉＯ２膜１５になる。
７ｉｔびＳ ｉ ３Ｎ４膜１２（例えば１ｏｏｏＡ）を
形成する（第２図ａ）ｏなお、ＳｉＯ２膜１１は、半導
体基板１ｏとＳ ｔ ３Ｎ４膜１２との間に発生する歪
応力を少くするだめのものであり、特に歪応力を問題に
しなければ形成しなくても良い。次に、上記５ｔ３Ｎ４
膜１２上にＰｏ１ｙＳｉ膜１３（例えば３０ｏＯＡ）及
びＳ ｉ３Ｎ４膜１４（例えば１ｏｏｏＡ）を形成する
（第２図ｂ）。次に、ホトエツチング技術により所要部
にＳ ｉ３Ｎ４膜パターン１４′を形成する（第２図Ｃ
）。本実施例では、８１３Ｎ４膜パターン１４′のパタ
ーン巾を約２μｍ程度とした。次に、５１３Ｎ４膜パタ
ーン１４′を選択酸化マスクにしてＰｏ１ｙＳｉ膜１３
を酸化して５ｔ０２膜１５を形成する（第２図ｄ）。こ
のとき、酸化時間を約８０００Ａ程度の５ｔ０２膜が得
られる時間にすれば、露出していた領域のＰｏ１ｙＳｉ
膜１３は全てＳｉＯ２膜１５になる。
そのとき、Ｓｉ３Ｎ４膜パターン１４′下にも酸化の進
行によって５ｉ０２膜１６が形成され、表面のパターン
巾ｍが約０．４〜０．６μｍ程度のＰｏ１ｙＳｉ膜パタ
ーン１３′が残存する。次に、Ｓｉ３Ｎ４膜パターン１
４′を除去した後、Ｓ ｉ０２膜１５をエッチングマス
フにして異方性のドライエツチング 技術例えばりアク
ティブスパッタエツチングによってＰｏ１ｙＳｉ膜ノ々
ターン１３′をエツチングする。
行によって５ｉ０２膜１６が形成され、表面のパターン
巾ｍが約０．４〜０．６μｍ程度のＰｏ１ｙＳｉ膜パタ
ーン１３′が残存する。次に、Ｓｉ３Ｎ４膜パターン１
４′を除去した後、Ｓ ｉ０２膜１５をエッチングマス
フにして異方性のドライエツチング 技術例えばりアク
ティブスパッタエツチングによってＰｏ１ｙＳｉ膜ノ々
ターン１３′をエツチングする。
このとき、５ｉ０２膜１６の端部１５′下にはＰｏ ｘ
ｙＳｔ 膜１３“間の間隔中はｍである（第２図ｅ）。
ｙＳｔ 膜１３“間の間隔中はｍである（第２図ｅ）。
次に、残存Ｐｏ１ｙＳｉ膜１３″を全て酸化すれば、第
２図ｆの如くパターン間隔巾旦を有する５ｉ０２膜パタ
ーン１６がＳ ｉ ３Ｎ４膜１２上に形成される。この
とき、本実施例におけるパターン間隔巾２は、約０．２
〜０．３μｍ程度と非常に微細なものとなった。なぜな
らば、第２図ｅにおいてパターン間隔巾ｍが約０．４〜
０．６μｍ程度であったが、残存Ｐｏ１ｙＳｉ膜１３”
を酸化膜に変換した際、酸化膜厚の膨張分だけ狭くなっ
たためである。次に、５ｉ０２膜パｐ−７１ａをエツチ
ングマスクにしてＳｉ３Ｎ４膜１２及びＳ １０２膜１
３をエツチングした後、Ｓ ｉ０２膜パターン１６を除
去すれば、第２図ｇの如く、微細なパターン間隔巾（抜
）くターン巾）２を有するＳ ｉ３Ｎ４膜パターン１２
′及びＳｉＯ３膜ノ（り、 −ン１１′を形成す
るこ、とができる。
２図ｆの如くパターン間隔巾旦を有する５ｉ０２膜パタ
ーン１６がＳ ｉ ３Ｎ４膜１２上に形成される。この
とき、本実施例におけるパターン間隔巾２は、約０．２
〜０．３μｍ程度と非常に微細なものとなった。なぜな
らば、第２図ｅにおいてパターン間隔巾ｍが約０．４〜
０．６μｍ程度であったが、残存Ｐｏ１ｙＳｉ膜１３”
を酸化膜に変換した際、酸化膜厚の膨張分だけ狭くなっ
たためである。次に、５ｉ０２膜パｐ−７１ａをエツチ
ングマスクにしてＳｉ３Ｎ４膜１２及びＳ １０２膜１
３をエツチングした後、Ｓ ｉ０２膜パターン１６を除
去すれば、第２図ｇの如く、微細なパターン間隔巾（抜
）くターン巾）２を有するＳ ｉ３Ｎ４膜パターン１２
′及びＳｉＯ３膜ノ（り、 −ン１１′を形成す
るこ、とができる。
次に、第３図によって微細な抜パターン巾を有する窒化
膜パターンを形成する本発明の第２の実施例を示す。
膜パターンを形成する本発明の第２の実施例を示す。
半導体基板２０上に５ｉ０２膜２１ 、５ｉ３１’Ｊ４
膜２２゜Ｐｏ１ｙ Ｓｔ膜２３及び８１３Ｎ４膜を順に
形成した後、ホトエツチング技術によって所要部にＳ
ｉ ３Ｎ４膜）（ターン２４を形成する。次に、５ｔ３
Ｎ４膜パターン２４を選択酸化マスクにしてｐｏｌｙｓ
ｉ膜２３の表面を酸化して５ｔ０２膜２５を形成する（
第３図ｇ）。
膜２２゜Ｐｏ１ｙ Ｓｔ膜２３及び８１３Ｎ４膜を順に
形成した後、ホトエツチング技術によって所要部にＳ
ｉ ３Ｎ４膜）（ターン２４を形成する。次に、５ｔ３
Ｎ４膜パターン２４を選択酸化マスクにしてｐｏｌｙｓ
ｉ膜２３の表面を酸化して５ｔ０２膜２５を形成する（
第３図ｇ）。
このとき、ＳｉＯ２膜２５及びＳｉ３Ｎ４膜ノくターン
２４下にはＰｏ１ｙＳＬ膜２３が残存し、Ｓ ｉ ３Ｎ
４膜ノくターン２４下のＰｏ１ｙＳＬ膜２３の表面パタ
ーン巾はｎであった。次に、８１３Ｎ４膜パターン２４
を除去しりｆｆｌ、ＳｉＯ２膜２６全２６チングマスク
にして異方性のドライエツチング例えばりアクティブイ
オンエツチングによりＰｏ１ｙＳｉ膜２３を工・ノチン
グする。このとき、５ｉ０２膜２５下にはＰｏ１ｙＳｉ
膜２３′が残存し、Ｐｏ１ｙＳｉ膜２３′間の間隔中は
ｎであった（第３図ｂ）。次に、残存ＰＯ１ｙＳｉ膜２
３′を全て酸化すれば、第３図Ｃの如く微細なノ（ター
ン間隔巾２を有するＳ ｓ ０２膜パターン２６がＳ
ｉ３Ｎ４膜２２上に形成される。次に、５ｉ０２膜パタ
ーン２６をエツチングマスクにしてｓ ｔ ３Ｎ４ 膜
２２及び５ｔ０２膜２１をエツチングした後、５ｉ０２
膜パターン２６を除去すれば、第３図ｄの如く、微細な
パターン間隔巾（抜パターン巾）Ｌを有するＳ ｉ３Ｎ
４膜パターン２２′及び５ｉ０２膜２１′を形成するこ
とができる。
２４下にはＰｏ１ｙＳＬ膜２３が残存し、Ｓ ｉ ３Ｎ
４膜ノくターン２４下のＰｏ１ｙＳＬ膜２３の表面パタ
ーン巾はｎであった。次に、８１３Ｎ４膜パターン２４
を除去しりｆｆｌ、ＳｉＯ２膜２６全２６チングマスク
にして異方性のドライエツチング例えばりアクティブイ
オンエツチングによりＰｏ１ｙＳｉ膜２３を工・ノチン
グする。このとき、５ｉ０２膜２５下にはＰｏ１ｙＳｉ
膜２３′が残存し、Ｐｏ１ｙＳｉ膜２３′間の間隔中は
ｎであった（第３図ｂ）。次に、残存ＰＯ１ｙＳｉ膜２
３′を全て酸化すれば、第３図Ｃの如く微細なノ（ター
ン間隔巾２を有するＳ ｓ ０２膜パターン２６がＳ
ｉ３Ｎ４膜２２上に形成される。次に、５ｉ０２膜パタ
ーン２６をエツチングマスクにしてｓ ｔ ３Ｎ４ 膜
２２及び５ｔ０２膜２１をエツチングした後、５ｉ０２
膜パターン２６を除去すれば、第３図ｄの如く、微細な
パターン間隔巾（抜パターン巾）Ｌを有するＳ ｉ３Ｎ
４膜パターン２２′及び５ｉ０２膜２１′を形成するこ
とができる。
以上、第３図の方法によれば、第２図の方法に比べて第
３図ｇに示すパターン巾ｎが第２図ｄに示すパターン巾
ｍより広く例えば０．７〜０．９μｍでも５ｔ０２膜パ
ターン２６を形成したときにはノ（ターン間隔巾λが０
．２〜０．３μｍになる。なぜならば、第３図すの如く
、ＳｉＯ□膜２６下２６下するＰｏ１）’Ｓｉ膜２３′
が第２図ｅのＰｏ１ｙＳｉ膜１３“に比べて多い。その
ため、Ｐｏ１ｙＳｉ膜２３′を酸化した際の酸化膜厚の
横方向への膨張がＰｏ１ｙＳｉ膜１３“を酸イビしたと
きよりも大きくなるからである。
３図ｇに示すパターン巾ｎが第２図ｄに示すパターン巾
ｍより広く例えば０．７〜０．９μｍでも５ｔ０２膜パ
ターン２６を形成したときにはノ（ターン間隔巾λが０
．２〜０．３μｍになる。なぜならば、第３図すの如く
、ＳｉＯ□膜２６下２６下するＰｏ１）’Ｓｉ膜２３′
が第２図ｅのＰｏ１ｙＳｉ膜１３“に比べて多い。その
ため、Ｐｏ１ｙＳｉ膜２３′を酸化した際の酸化膜厚の
横方向への膨張がＰｏ１ｙＳｉ膜１３“を酸イビしたと
きよりも大きくなるからである。
上記第２図及び第３図に示す本発明によればＰｏ１ｙＳ
ｉ膜１３，２３上に直接Ｓ ｉ３Ｎ４膜１４．２４を形
成したが、第４図ａ、ｂの如＜Ｐｏ１ｙＳｉ膜１３．２
３の表面を酸化して薄い５ｉ０２膜（例えば５００Ａ
） １７ 、２７を形成した後、Ｓ ｉ３Ｎ４膜１４．
２４を形成し、Ｐｏ１ｙＳｉ膜１３，２３を選択酸化す
る際、薄いＳｉＯ２膜１７．２７とＳ ］ ３Ｎ４膜１
４ 、２４からなる積層パターンを選択酸化マスクとし
て用いても良い。このように薄い５ｔ０２膜１７．２７
を形成しておけば、Ｓｉ３Ｎ４膜１４゜２４をドライエ
ツチング法によってエツチングしてもＰｏ１ｙＳｉ膜１
３．２３をエツチングすることなくエツチングできる。
ｉ膜１３，２３上に直接Ｓ ｉ３Ｎ４膜１４．２４を形
成したが、第４図ａ、ｂの如＜Ｐｏ１ｙＳｉ膜１３．２
３の表面を酸化して薄い５ｉ０２膜（例えば５００Ａ
） １７ 、２７を形成した後、Ｓ ｉ３Ｎ４膜１４．
２４を形成し、Ｐｏ１ｙＳｉ膜１３，２３を選択酸化す
る際、薄いＳｉＯ２膜１７．２７とＳ ］ ３Ｎ４膜１
４ 、２４からなる積層パターンを選択酸化マスクとし
て用いても良い。このように薄い５ｔ０２膜１７．２７
を形成しておけば、Ｓｉ３Ｎ４膜１４゜２４をドライエ
ツチング法によってエツチングしてもＰｏ１ｙＳｉ膜１
３．２３をエツチングすることなくエツチングできる。
しかも、Ｐｏ１ｙＳｉ膜を選択酸化した際、５ｔ３Ｎ４
膜パターン１４’、２４下への酸化の進行が早くなるの
で、短時間の酸化で微細なパターン巾を有するＰｏ１ｙ
Ｓｉ膜パターン１３′。
膜パターン１４’、２４下への酸化の進行が早くなるの
で、短時間の酸化で微細なパターン巾を有するＰｏ１ｙ
Ｓｉ膜パターン１３′。
２３を形成することができる。
また、第２図及び第３図において、例えば第５図の如く
選択酸化前に露出しているＰｏ１ｙＳｉ膜１３を膜厚の
半分程度までエツチングした後、選択酸化しても良い。
選択酸化前に露出しているＰｏ１ｙＳｉ膜１３を膜厚の
半分程度までエツチングした後、選択酸化しても良い。
このようにすると、窒化膜パターン下への酸化の進行が
早くなるので、短時間の酸化で微細なパターン巾を有す
るＰｏ１ｙＳｉ ［パターンを形成することができる。
早くなるので、短時間の酸化で微細なパターン巾を有す
るＰｏ１ｙＳｉ ［パターンを形成することができる。
しかも、窒化膜パターン下に形成されるＳｉＯ２膜表面
と露出していたＰｏ１ｙＳｉ膜を酸化して得られたＳ
ｉ０２膜の表面をほぼ平坦にすることができる。
と露出していたＰｏ１ｙＳｉ膜を酸化して得られたＳ
ｉ０２膜の表面をほぼ平坦にすることができる。
以上、第２図及び第３図に示す本発明によれば、Ｓｉ３
Ｎ４膜パターン１４’、２４を形成するだめの１回だけ
のホトリソ技術によって、しかも、そのＳ ｉ ３Ｎ４
膜パターン１４’、２４を微細に形成することなく、ホ
トリソ技術における限界抜パターン巾よりも微細な抜パ
ターン巾を有する８ １３Ｎ４膜パターン１２’、２２
’を形成することができる。なぜならば、選択酸化によ
って形成されたＳ １０２膜パターン１５．２５のパタ
ーン間陣中ｍ 、 ｎは、８１３Ｎ４膜パターン１４’
、２４のパターン巾よりもＳ ｉ３Ｎ４膜パター７１４
’、２４下に形成すｔＬ ７’ＣＳ １０２膜分だけ狭
くなる。そのＳｉＯ□膜パターン１６゜２５をマスクに
して異方性のドライマツチングによってＰｏ１ｙＳｉ膜
１３’、２３をエツチングすると、Ｓ ｉ０２膜パター
ン１５．２５の端部下には、Ｐｏ１ｙＳｉ−膜１３”、
２３’が残存する。このＰｏ１ｙＳｉ膜１３“、２３′
を酸化すれば、形成された５ｉｏ２膜は横方向に膨張す
るため、形成された５ｔ０２膜パターン１６ 、２６の
パターン間陣中２は、さらに微細となる。したがって、
このＳ Ｉ Ｑ２膜パターン１６．２θをエツチングマ
スクにしてＳｉ３Ｎ４膜１２．２２をエツチングすれば
、抜パターン巾２を有する８ １３Ｎ４膜パターン１２
’ 、２２’を形晟することができる。例えば、Ｓｉ３
Ｎ４膜パターン１４／。
Ｎ４膜パターン１４’、２４を形成するだめの１回だけ
のホトリソ技術によって、しかも、そのＳ ｉ ３Ｎ４
膜パターン１４’、２４を微細に形成することなく、ホ
トリソ技術における限界抜パターン巾よりも微細な抜パ
ターン巾を有する８ １３Ｎ４膜パターン１２’、２２
’を形成することができる。なぜならば、選択酸化によ
って形成されたＳ １０２膜パターン１５．２５のパタ
ーン間陣中ｍ 、 ｎは、８１３Ｎ４膜パターン１４’
、２４のパターン巾よりもＳ ｉ３Ｎ４膜パター７１４
’、２４下に形成すｔＬ ７’ＣＳ １０２膜分だけ狭
くなる。そのＳｉＯ□膜パターン１６゜２５をマスクに
して異方性のドライマツチングによってＰｏ１ｙＳｉ膜
１３’、２３をエツチングすると、Ｓ ｉ０２膜パター
ン１５．２５の端部下には、Ｐｏ１ｙＳｉ−膜１３”、
２３’が残存する。このＰｏ１ｙＳｉ膜１３“、２３′
を酸化すれば、形成された５ｉｏ２膜は横方向に膨張す
るため、形成された５ｔ０２膜パターン１６ 、２６の
パターン間陣中２は、さらに微細となる。したがって、
このＳ Ｉ Ｑ２膜パターン１６．２θをエツチングマ
スクにしてＳｉ３Ｎ４膜１２．２２をエツチングすれば
、抜パターン巾２を有する８ １３Ｎ４膜パターン１２
’ 、２２’を形晟することができる。例えば、Ｓｉ３
Ｎ４膜パターン１４／。
２４のパターン巾を２μｍとした場合、得られる５ｔ３
Ｎ４膜パターン１２’、２２’の族パターン中２は０．
２〜０．３μｍと非常に微細なものとなる。
Ｎ４膜パターン１２’、２２’の族パターン中２は０．
２〜０．３μｍと非常に微細なものとなる。
次に、第２図または第３図に示す本発明を絶縁膜分離に
用いた場合の応用実施例を第６図及び第７図に示す。第
６図及び第７図において半導体基板３ｏ上の５ｉ０２膜
パターン３１、Ｓ ｔ ３Ｎ４膜バター′３２及び８′
。２膜Ａｐ−７３３は・第２図ま または
第３図に示す方法によってパターン間陣中り例えば０．
３μｍで形成する。
用いた場合の応用実施例を第６図及び第７図に示す。第
６図及び第７図において半導体基板３ｏ上の５ｉ０２膜
パターン３１、Ｓ ｔ ３Ｎ４膜バター′３２及び８′
。２膜Ａｐ−７３３は・第２図ま または
第３図に示す方法によってパターン間陣中り例えば０．
３μｍで形成する。
第６図は、５１０２膜パターン３３をエンチングマスク
にして異方性のドライマツチング例えばりマクティブス
バッタエッチングにより、半導体基板３ｏを所望の深さ
例えば２μｍまでエツチングして溝３４を形成する。こ
のときの溝３４の溝巾は１である。次に、５ｉ０２膜パ
ターン３３をマスクにして、イオン注入法等によって半
導体基板田と同じ導電型の不純物層３６を形成する（第
６図ａ）。次に、５ｉ０２膜パターン３３をエツチング
する（第６図ｂ）。または、ＳｉＯ□膜パターン３３を
除去し、Ｓｉ３Ｎ４膜パターン３２をマスクにして溝３
４を形成した後不純物層３６を形成しても良い。次に、
Ｓ、ｉ３Ｎ４膜パターン３２を選択酸化マスクにして、
溝３４の領域を酸化して５ｉ０２膜３６を形成する（第
６図Ｃ）。このとき、酸化時間は、溝３４の深さに関係
なく溝巾１に相当するＳ ｉ ０２膜が得られる時間例
えば溝巾２が０．３μｍ、であれば０．３μｍのＳ ｉ
０２膜が得られる時間酸化すれば溝３４はＳ １０２膜
３６で埋まる。なぜならば、溝３４の領域を酸化すると
、溝３４の側面が酸化されて形成される５ｉ０２膜は、
溝３４の内部方向（横方向）に膨張する。そのため、０
．３μｍ程度酸化すれば、ＳｉＯ２膜は０．１６μｍ程
度膨張し、両側面から０．１６μｍずつ膨張した５ｉ０
２膜３６によって溝３４は埋まってしまう。次に、Ｓｉ
３Ｎ４膜パターン３２、Ｓ ｉ ０２膜パターン３１を
エツチングすれば、第６図ｄの如く、半導体基板３０表
面とほぼ平坦な表面で、微細パターン巾を有し、しかも
、埋込深さの深い絶縁分離用５ｔ０２膜パターン３６′
を形成することができる。なお、ＳｉＯ３膜パター７３
６′のパターン巾は、溝３４の溝巾１よりも酸化によっ
て５ｉ０２膜に変わったシリコン分だけ広くなるが、例
えば、本実施例では０．６μｍ程度になるが、従来技術
では形成できないほど微細なものである。
にして異方性のドライマツチング例えばりマクティブス
バッタエッチングにより、半導体基板３ｏを所望の深さ
例えば２μｍまでエツチングして溝３４を形成する。こ
のときの溝３４の溝巾は１である。次に、５ｉ０２膜パ
ターン３３をマスクにして、イオン注入法等によって半
導体基板田と同じ導電型の不純物層３６を形成する（第
６図ａ）。次に、５ｉ０２膜パターン３３をエツチング
する（第６図ｂ）。または、ＳｉＯ□膜パターン３３を
除去し、Ｓｉ３Ｎ４膜パターン３２をマスクにして溝３
４を形成した後不純物層３６を形成しても良い。次に、
Ｓ、ｉ３Ｎ４膜パターン３２を選択酸化マスクにして、
溝３４の領域を酸化して５ｉ０２膜３６を形成する（第
６図Ｃ）。このとき、酸化時間は、溝３４の深さに関係
なく溝巾１に相当するＳ ｉ ０２膜が得られる時間例
えば溝巾２が０．３μｍ、であれば０．３μｍのＳ ｉ
０２膜が得られる時間酸化すれば溝３４はＳ １０２膜
３６で埋まる。なぜならば、溝３４の領域を酸化すると
、溝３４の側面が酸化されて形成される５ｉ０２膜は、
溝３４の内部方向（横方向）に膨張する。そのため、０
．３μｍ程度酸化すれば、ＳｉＯ２膜は０．１６μｍ程
度膨張し、両側面から０．１６μｍずつ膨張した５ｉ０
２膜３６によって溝３４は埋まってしまう。次に、Ｓｉ
３Ｎ４膜パターン３２、Ｓ ｉ ０２膜パターン３１を
エツチングすれば、第６図ｄの如く、半導体基板３０表
面とほぼ平坦な表面で、微細パターン巾を有し、しかも
、埋込深さの深い絶縁分離用５ｔ０２膜パターン３６′
を形成することができる。なお、ＳｉＯ３膜パター７３
６′のパターン巾は、溝３４の溝巾１よりも酸化によっ
て５ｉ０２膜に変わったシリコン分だけ広くなるが、例
えば、本実施例では０．６μｍ程度になるが、従来技術
では形成できないほど微細なものである。
上記第６図の方法によれば、形成するＳ ｔ ０２膜パ
ターン３６の深さに関係なく、溝３４の溝巾２分だけ酸
化すれば良いので、酸化時間は短くて良い。しかも、Ｓ
ｉＯ２膜パターン３６のパターン巾は、従来技術では形
成できえないほど微細にすることができる。
ターン３６の深さに関係なく、溝３４の溝巾２分だけ酸
化すれば良いので、酸化時間は短くて良い。しかも、Ｓ
ｉＯ２膜パターン３６のパターン巾は、従来技術では形
成できえないほど微細にすることができる。
第７図は、まず第６図ａと同様な方法で半導体基板３０
に溝巾λ例えば０．３μｍの溝３４及び不純物層３５を
形成する（第７図ａ）。次に、５ｉｏ２膜パターン３３
、Ｓ ｉ３Ｎ４膜パターン３２及び５ｔ０２膜パターン
３１をエツチングする（第７図ｂ）。
に溝巾λ例えば０．３μｍの溝３４及び不純物層３５を
形成する（第７図ａ）。次に、５ｉｏ２膜パターン３３
、Ｓ ｉ３Ｎ４膜パターン３２及び５ｔ０２膜パターン
３１をエツチングする（第７図ｂ）。
次に、半導体基板３０全面を酸化して５ｉｏ２膜３７を
形成する（第７図Ｃ）。このとき、酸化時間は、溝３４
の深さに関係なく溝巾１に相当するＳ ｉ０２膜が得ら
れる時間酸化すれば、溝３４はＳ １０２膜・３７で埋
まる。次に、半導体基板３ｏの表面上のＳｉＯ□膜３７
全３７チングすれば、第７図ｄの如く、半導体基板３０
表面とほぼ平坦な表面で、微細パターン巾を有し、しか
も、埋込深さの深い絶縁分離用Ｓ １０２膜パターン３
７′を形成することができる。なお、本実施例では、０
．３μｍのＳ ｉ０２膜を形成すれば溝３４は５ｉｏ２
膜で埋まり、パターン巾０．６μｍの５ｉ０２膜パター
ン３７を形成することができる。
形成する（第７図Ｃ）。このとき、酸化時間は、溝３４
の深さに関係なく溝巾１に相当するＳ ｉ０２膜が得ら
れる時間酸化すれば、溝３４はＳ １０２膜・３７で埋
まる。次に、半導体基板３ｏの表面上のＳｉＯ□膜３７
全３７チングすれば、第７図ｄの如く、半導体基板３０
表面とほぼ平坦な表面で、微細パターン巾を有し、しか
も、埋込深さの深い絶縁分離用Ｓ １０２膜パターン３
７′を形成することができる。なお、本実施例では、０
．３μｍのＳ ｉ０２膜を形成すれば溝３４は５ｉｏ２
膜で埋まり、パターン巾０．６μｍの５ｉ０２膜パター
ン３７を形成することができる。
上記第７図の方法によれば、第６図の方法と同様に短時
間の酸化で、埋収深さが深く、シかも、微細なパターン
巾を有するＳ １０２膜パターン３７′を容易に形成す
ることができる。さらに、全面酸化によって溝３４内に
８１０２膜を形成するので、第６図の方法に比べて、Ｓ
ｉ３Ｎ４膜の歪応力がないので結晶欠陥の発生がほとん
ど生じない。
間の酸化で、埋収深さが深く、シかも、微細なパターン
巾を有するＳ １０２膜パターン３７′を容易に形成す
ることができる。さらに、全面酸化によって溝３４内に
８１０２膜を形成するので、第６図の方法に比べて、Ｓ
ｉ３Ｎ４膜の歪応力がないので結晶欠陥の発生がほとん
ど生じない。
以上第６図あるいは第７図の方法によれば、従来技術で
は形成することができなかった微細なパターン巾で、し
かも、埋込深さの深い絶縁分離用のＳｉＯ２膜パターン
３６．３７’を容易に形成することができる。このより
な５ｔ０２膜パターン３６゜３７′をＭＯ８型ＩＣある
いはバイポーラ型ＩＣの素子間分離用と用いれば、高密
間化ができ、しかも、特性を向上することができる。
は形成することができなかった微細なパターン巾で、し
かも、埋込深さの深い絶縁分離用のＳｉＯ２膜パターン
３６．３７’を容易に形成することができる。このより
な５ｔ０２膜パターン３６゜３７′をＭＯ８型ＩＣある
いはバイポーラ型ＩＣの素子間分離用と用いれば、高密
間化ができ、しかも、特性を向上することができる。
以上のように、本発明は、１回だけのホトリン技術でセ
ルファライン加工により従来のホトリン技術では形成で
きえなかった微細加工を精度良く、容易に形成できるも
のであり、・高密度な半導体集積回路の製造に大きく寄
与するものである。なお、本発明の実施例において、耐
酸化性絶縁膜であるＳｉ３Ｎ４膜は、熱分解法あるいは
プラズマ法で形成すれば良い。また、薄膜層としてＰｏ
１ｙＳｉ膜 □を用いて説明したが、単結晶層、非晶
質層などの半導層、あるいは高温酸素雰囲中で酸化すれ
ば酸化物膜の形成できる薄膜層（例えば、タンタル。
ルファライン加工により従来のホトリン技術では形成で
きえなかった微細加工を精度良く、容易に形成できるも
のであり、・高密度な半導体集積回路の製造に大きく寄
与するものである。なお、本発明の実施例において、耐
酸化性絶縁膜であるＳｉ３Ｎ４膜は、熱分解法あるいは
プラズマ法で形成すれば良い。また、薄膜層としてＰｏ
１ｙＳｉ膜 □を用いて説明したが、単結晶層、非晶
質層などの半導層、あるいは高温酸素雰囲中で酸化すれ
ば酸化物膜の形成できる薄膜層（例えば、タンタル。
チタン等）であれば、同様な効果を得ることができる。
第１図ａ−ｄは従来の微細加工の工程図、第２図ａ−ｇ
は本発明の一実施例にかかる微細加工の工程図、第３図
ａ−ｄは本発明の他の実施例にがかる微細加工の工程図
、第４図ａ、ｂ及び第６図は第２図あるいは第３図にお
ける他の工程図、第６図ａ−ｄは本発明の一応用実施例
にががる選択酸化工程図、第７図ａ−ｄは本発明の他の
応用実施例にかかる選択酸化工程図である。 １０ 、２０ 、３０・・・・・−半導体基板、１１，
１６゜２１．２６，３１・・・・・・シリコン酸化膜、
１２゜１４．２２，２４，３２・・・・・・シリコン窒
化膜、１３．２３Φ拳・・・・多結晶シリコン膜、３４
・・・・・・溝、３６・・・・・・不純物層。 第 １１ （ 第２図 ！ ？ 因 第３図 ４ 第４図 第５図
は本発明の一実施例にかかる微細加工の工程図、第３図
ａ−ｄは本発明の他の実施例にがかる微細加工の工程図
、第４図ａ、ｂ及び第６図は第２図あるいは第３図にお
ける他の工程図、第６図ａ−ｄは本発明の一応用実施例
にががる選択酸化工程図、第７図ａ−ｄは本発明の他の
応用実施例にかかる選択酸化工程図である。 １０ 、２０ 、３０・・・・・−半導体基板、１１，
１６゜２１．２６，３１・・・・・・シリコン酸化膜、
１２゜１４．２２，２４，３２・・・・・・シリコン窒
化膜、１３．２３Φ拳・・・・多結晶シリコン膜、３４
・・・・・・溝、３６・・・・・・不純物層。 第 １１ （ 第２図 ！ ？ 因 第３図 ４ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上に第１の耐酸化性絶縁膜及び薄膜層
を形成する工程と、前記薄膜層上に所定のパターン巾を
有し、しかも、少なくとも表面が第２の耐酸化性絶縁膜
からなる積層膜パターンをマスクにして前記薄膜層の少
なくとも表面を酸化して第１の酸化物膜を形成する工程
と、前記第１の酸化物膜をマスクにして前記積層膜パタ
ーンを除去する工程と、前記積層膜パターン下に酸化さ
れずに残っている薄膜層の露出領域を除去する工程と、
前記第１の酸化物膜下に除去されずに残っている薄膜層
を酸化して前記第１の酸化物膜を含む第２の酸化物膜を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 （２）積層膜パターンが、薄い酸化物膜と第２の耐酸化
性絶縁膜からなることを特徴とする特許請求の範囲第１
項に記載の半導体装置の製造方法。 （３）半導体基板上に第１の耐酸化性絶縁膜を形成する
前に薄い酸化膜を形成することを特徴とする特許請求の
範囲第１項に記載の半導体装置の製造方法。 （４）半導体基板上に第１の耐酸化性絶縁膜及び薄膜層
を形成する工程と、前記薄膜層上に所定のパターン巾を
有し、しかも、少なくとも表面が第２の耐酸化性絶縁膜
からなる積層膜パターンを形成する工程と、前記積層膜
パターンをマスクにして前記薄膜層の少なくとも表面を
酸化して第１の酸化物膜を形成する工程と、前記第１の
酸化物膜をマスクにして前記積層膜パターンを除去する
工程と、前記積層膜パターン下に酸化されずに残ってい
る薄膜層の露出領域を除去する工程と、前記第１の酸化
物膜下に除去されずに残っている薄膜層を酸化して前記
第１の酸化物膜を含む第２の酸化物膜を形成する工程と
、前記第２の酸化物膜をマスクにして前記第１の耐酸化
性絶縁膜を除去して第３の耐酸化性絶縁膜を形成する工
程と、前記第２の酸化物膜及び前記第３の耐酸化性絶縁
膜をマスフにして前記半導体基板をエツチングして溝を
形成する工程と１．前記第２の酸化物膜を除去する工程
と、前記第３の耐酸化性絶縁膜をマスクにして前記半導
体基板を酸化せしめて前記溝領域に第４の酸化物膜を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。 （５）積層膜パターンが、酸化物膜と第２の耐酸化性絶
縁膜からなることを特徴とする特許請求の範囲第４項に
記載の半導体装置の製造方法。 （６）半導体基板上に第１の耐酸化性絶縁膜を形成する
前に薄い酸化膜を形成することを特徴とする特許請求の
範囲第４項に記載の半導体装置の製造方法。 （ア）半導体基板をエツチングして溝を形成した後、第
２の酸化物膜をマスクにして前記半導体基板の前記溝の
形成された領域にイオン注入法により不純物層を形成す
ることを特徴とする特許請求の範囲第４項に記載の半導
体装置の製造方法。 （８）半導体基板上に第１の耐酸化性絶縁膜及び薄膜層
を形成する工程と、前記薄膜層上に所定のバの耐酸化性
絶縁膜からカる積層膜パターンを形成する工程と、前記
積層膜パターンをマスクにして前記薄膜層の少なくとも
表面を酸化して第１の酸化物膜を形成する工程と、前記
第１の酸化物膜をマスクにして前記積層膜パターンを除
去する工程１の酸化物膜下に除去されずに残っている薄
膜層を酸化して前記第１の酸化物膜を含む第２の酸化物
膜を形成する工程と、前記第２の酸化物膜をマスクにし
て前記第１の耐酸化性絶縁膜を除去して第３の耐酸化性
絶縁膜を形成する工程と、前記第２の酸化物膜及び前記
第３の耐酸化性絶縁膜をマスクにして前記半導体基板を
エツチングして溝を形成する工程と、前記第２の酸化物
膜及び前記第３の耐酸化性絶縁膜を除去する工程と、前
記半導体基板全面を酸化せしめて前記溝領域及び前記半
導体基板表面に第４の酸化物膜を形成する工程とを備え
たことを特徴とする半導体装置の製造方法。 （９）半導体基板−ヒに第１の耐酸化性絶縁膜を形成す
る前に薄い酸化膜を形成することを特徴とする特許請求
の範囲第８項に記載の半導体装置の製造方法。 （１０）積層膜パターンが、薄い酸化物膜と第２の耐酸
化性絶縁膜からなることを特徴とする特許請求の範囲第
８項に記載の半導体装置の製造方法。 （１１）半導体基板をエツチングして溝を形成した後、
第２の酸化物膜をマスクにして前記半導体基板の前記溝
の形成された領域にイオン注入法により不純物層を形成
することを特徴とする特許請求の範囲第８項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129282A JPS58157137A (ja) | 1982-03-15 | 1982-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129282A JPS58157137A (ja) | 1982-03-15 | 1982-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58157137A true JPS58157137A (ja) | 1983-09-19 |
Family
ID=12604369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129282A Pending JPS58157137A (ja) | 1982-03-15 | 1982-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| US5100820A (en) * | 1990-06-14 | 1992-03-31 | Oki Electric Industry Co., Ltd. | MOSFET fabrication process with lightly-doped drain using local oxidation step to pattern gate electrode |
-
1982
- 1982-03-15 JP JP4129282A patent/JPS58157137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| US5100820A (en) * | 1990-06-14 | 1992-03-31 | Oki Electric Industry Co., Ltd. | MOSFET fabrication process with lightly-doped drain using local oxidation step to pattern gate electrode |
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