JPH05198571A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05198571A JPH05198571A JP4257337A JP25733792A JPH05198571A JP H05198571 A JPH05198571 A JP H05198571A JP 4257337 A JP4257337 A JP 4257337A JP 25733792 A JP25733792 A JP 25733792A JP H05198571 A JPH05198571 A JP H05198571A
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Abstract
(57)【要約】
【目的】 フィールド酸化膜の端部下の半導体基板で結
晶欠陥が発生するのを抑制する。 【構成】 フィールド酸化膜であるＳｉＯ2 膜１２を形
成した後、バーズビーク１２ａのみを露出させるレジス
ト２４をマスクにして、バーズビーク１２ａのみをウエ
ットエッチングで除去する。ＳｉＯ2 膜１２を形成した
時点ではバーズビーク１２ａ下のＳｉ基板１１に潜在応
力２２が存在しているが、この潜在応力２２はバーズビ
ーク１２ａを除去した時に解放されるので、結晶欠陥が
発生しない。しかも、マスク２４を用いているので、バ
ーズビーク１２ａ以外のＳｉＯ2 膜１２の膜厚は減少し
ない。更に、ウエットエッチングを行っているので、バ
ーズビーク１２ａの除去に際して結晶欠陥が発生するこ
ともない。
晶欠陥が発生するのを抑制する。 【構成】 フィールド酸化膜であるＳｉＯ2 膜１２を形
成した後、バーズビーク１２ａのみを露出させるレジス
ト２４をマスクにして、バーズビーク１２ａのみをウエ
ットエッチングで除去する。ＳｉＯ2 膜１２を形成した
時点ではバーズビーク１２ａ下のＳｉ基板１１に潜在応
力２２が存在しているが、この潜在応力２２はバーズビ
ーク１２ａを除去した時に解放されるので、結晶欠陥が
発生しない。しかも、マスク２４を用いているので、バ
ーズビーク１２ａ以外のＳｉＯ2 膜１２の膜厚は減少し
ない。更に、ウエットエッチングを行っているので、バ
ーズビーク１２ａの除去に際して結晶欠陥が発生するこ
ともない。
Description
【０００１】
【産業上の利用分野】本願の発明は、フィールド酸化膜
によって素子分離が行われている半導体装置及びその製
造方法に関するものである。
によって素子分離が行われている半導体装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】素子分離の方法には大別してＰＮ接合分
離と誘電体分離とがあるが、ＰＮ接合分離よりも誘電体
分離の方が多く用いられる様になってきており、誘電体
分離の中でも、選択酸化（ＬＯＣＯＳ）法で形成したフ
ィールド酸化膜による酸化膜分離が最も一般的に用いら
れている。
離と誘電体分離とがあるが、ＰＮ接合分離よりも誘電体
分離の方が多く用いられる様になってきており、誘電体
分離の中でも、選択酸化（ＬＯＣＯＳ）法で形成したフ
ィールド酸化膜による酸化膜分離が最も一般的に用いら
れている。
【０００３】図６は、この様にＬＯＣＯＳ法で形成した
フィールド酸化膜で素子分離を行っている積層キャパシ
タ型ＤＲＡＭの一従来例を製造するための工程を示して
いる。この一従来例を製造するためには、図６（ａ）に
示す様に、Ｓｉ基板１１の素子分離領域の表面にＬＯＣ
ＯＳ法の従来公知の工程でフィールド酸化膜としてのＳ
ｉＯ2 膜１２をまず形成し、その後に素子活性領域の表
面にゲート酸化膜としてのＳｉＯ2 膜１３を形成する。
フィールド酸化膜で素子分離を行っている積層キャパシ
タ型ＤＲＡＭの一従来例を製造するための工程を示して
いる。この一従来例を製造するためには、図６（ａ）に
示す様に、Ｓｉ基板１１の素子分離領域の表面にＬＯＣ
ＯＳ法の従来公知の工程でフィールド酸化膜としてのＳ
ｉＯ2 膜１２をまず形成し、その後に素子活性領域の表
面にゲート酸化膜としてのＳｉＯ2 膜１３を形成する。
【０００４】次に、図６（ｂ）に示す様に、メモリセル
を構成するＭＯＳトランジスタ１４のゲート電極つまり
ワード線を、ＳｉＯ2 膜１２、１３上の多結晶Ｓｉ膜１
５で形成する。その後、この多結晶Ｓｉ膜１５とＳｉＯ
2 膜１２とをマスクにして、ＭＯＳトランジスタ１４の
ソース／ドレインになるＮ- 層１６、１７を、Ｓｉ基板
１１のＰウェルに形成する。
を構成するＭＯＳトランジスタ１４のゲート電極つまり
ワード線を、ＳｉＯ2 膜１２、１３上の多結晶Ｓｉ膜１
５で形成する。その後、この多結晶Ｓｉ膜１５とＳｉＯ
2 膜１２とをマスクにして、ＭＯＳトランジスタ１４の
ソース／ドレインになるＮ- 層１６、１７を、Ｓｉ基板
１１のＰウェルに形成する。
【０００５】そして、絶縁膜２１を全面に堆積させ、こ
の絶縁膜２１の全面をエッチバックして、絶縁膜２１か
ら成る側壁を多結晶Ｓｉ膜１５の側部に形成する。その
後、メモリセルを構成するキャパシタやビット線等を形
成して、この一従来例を完成させる。なお、ＬＯＣＯＳ
法でＳｉＯ2 膜１２を形成した後、マスクを用いずにこ
のＳｉＯ2 膜１２の全面をエッチングする場合もある。
の絶縁膜２１の全面をエッチバックして、絶縁膜２１か
ら成る側壁を多結晶Ｓｉ膜１５の側部に形成する。その
後、メモリセルを構成するキャパシタやビット線等を形
成して、この一従来例を完成させる。なお、ＬＯＣＯＳ
法でＳｉＯ2 膜１２を形成した後、マスクを用いずにこ
のＳｉＯ2 膜１２の全面をエッチングする場合もある。
【０００６】
【発明が解決しようとする課題】ところが、ＬＯＣＯＳ
法でＳｉＯ2 膜１２を形成すると、周知の様に、このＳ
ｉＯ2 膜１２の端部にバーズビーク１２ａが形成され
る。そして、このバーズビーク１２ａ下のＳｉ基板１１
には、図６（ａ）に示す様に、潜在応力２２や原子間の
結合切れ及び重金属汚染等の微小欠陥が存在している。
法でＳｉＯ2 膜１２を形成すると、周知の様に、このＳ
ｉＯ2 膜１２の端部にバーズビーク１２ａが形成され
る。そして、このバーズビーク１２ａ下のＳｉ基板１１
には、図６（ａ）に示す様に、潜在応力２２や原子間の
結合切れ及び重金属汚染等の微小欠陥が存在している。
【０００７】このため、絶縁膜２１から成る側壁を形成
するためのエッチバックによってＳｉ基板１１にダメー
ジが加えられると、転位や積層欠陥等の結晶欠陥２３が
発生する。そして、図６（ｂ）に示す様に、この結晶欠
陥２３がＮ- 層１６とＳｉ基板１１との間の接合を横切
る場合がある。
するためのエッチバックによってＳｉ基板１１にダメー
ジが加えられると、転位や積層欠陥等の結晶欠陥２３が
発生する。そして、図６（ｂ）に示す様に、この結晶欠
陥２３がＮ- 層１６とＳｉ基板１１との間の接合を横切
る場合がある。
【０００８】この結果、結晶欠陥２３がＮ- 層１６とＳ
ｉ基板１１との間の接合を横切っている部分で接合リー
クが生じ、この一従来例の積層キャパシタ型ＤＲＡＭで
はデータ保持特性が良くなかった。
ｉ基板１１との間の接合を横切っている部分で接合リー
クが生じ、この一従来例の積層キャパシタ型ＤＲＡＭで
はデータ保持特性が良くなかった。
【０００９】なお、既述の様に、ＬＯＣＯＳ法でＳｉＯ
2 膜１２を形成した後、マスクを用いずにこのＳｉＯ2
膜１２の全面をエッチングすると、ＳｉＯ2 膜１２のう
ちで膜厚の薄い部分であるバーズビーク１２ａの位置が
後退し、潜在応力２２が解放されて、結晶欠陥２３の発
生が抑制される。しかし、この様にすると、バーズビー
ク１２ａ以外のＳｉＯ2 膜１２の膜厚も減少して、素子
分離特性が劣化する。
2 膜１２を形成した後、マスクを用いずにこのＳｉＯ2
膜１２の全面をエッチングすると、ＳｉＯ2 膜１２のう
ちで膜厚の薄い部分であるバーズビーク１２ａの位置が
後退し、潜在応力２２が解放されて、結晶欠陥２３の発
生が抑制される。しかし、この様にすると、バーズビー
ク１２ａ以外のＳｉＯ2 膜１２の膜厚も減少して、素子
分離特性が劣化する。
【００１０】
【課題を解決するための手段】請求項１の半導体装置で
は、バーズビーク１２ａが除去されているフィールド酸
化膜１２によって素子分離が行われている。
は、バーズビーク１２ａが除去されているフィールド酸
化膜１２によって素子分離が行われている。
【００１１】請求項２の半導体装置の製造方法は、半導
体基板１１に前記フィールド酸化膜１２を形成する工程
と、前記フィールド酸化膜１２のうちでバーズビーク１
２ａのみを露出させるマスク２４を用いて前記バーズビ
ーク１２ａをウエットエッチングする工程とを有してい
る。
体基板１１に前記フィールド酸化膜１２を形成する工程
と、前記フィールド酸化膜１２のうちでバーズビーク１
２ａのみを露出させるマスク２４を用いて前記バーズビ
ーク１２ａをウエットエッチングする工程とを有してい
る。
【００１２】請求項３の半導体装置の製造方法では、前
記ウエットエッチングとして、前記フィールド酸化膜１
２のうちで一端側のバーズビーク１２ａのみを露出させ
る第１のマスク４２を用いる第１のウエットエッチング
と、他端側のバーズビーク１２ａのみを露出させる第２
のマスク４３を用いる第２のウエットエッチングとを行
う。
記ウエットエッチングとして、前記フィールド酸化膜１
２のうちで一端側のバーズビーク１２ａのみを露出させ
る第１のマスク４２を用いる第１のウエットエッチング
と、他端側のバーズビーク１２ａのみを露出させる第２
のマスク４３を用いる第２のウエットエッチングとを行
う。
【００１３】
【作用】請求項１の半導体装置では、フィールド酸化膜
１２のバーズビーク１２ａが除去されているので、フィ
ールド酸化膜１２の端部下の半導体基板１１における潜
在応力２２が解放されており、この部分における結晶欠
陥２３の発生が抑制されている。
１２のバーズビーク１２ａが除去されているので、フィ
ールド酸化膜１２の端部下の半導体基板１１における潜
在応力２２が解放されており、この部分における結晶欠
陥２３の発生が抑制されている。
【００１４】請求項２の半導体装置の製造方法では、バ
ーズビーク１２ａのみを露出させるマスク２４を用いて
いるので、バーズビーク１２ａを除去しても、バーズビ
ーク１２ａ以外のフィールド酸化膜１２の膜厚は減少し
ない。しかも、バーズビーク１２ａをウエットエッチン
グしているので、バーズビーク１２ａの除去に際して半
導体基板１１に結晶欠陥２３が発生することもない。
ーズビーク１２ａのみを露出させるマスク２４を用いて
いるので、バーズビーク１２ａを除去しても、バーズビ
ーク１２ａ以外のフィールド酸化膜１２の膜厚は減少し
ない。しかも、バーズビーク１２ａをウエットエッチン
グしているので、バーズビーク１２ａの除去に際して半
導体基板１１に結晶欠陥２３が発生することもない。
【００１５】請求項３の半導体装置の製造方法では、第
１及び第２のマスク４２、４３の各々によってフィール
ド酸化膜１２のうちで一端側か他端側のバーズビーク１
２ａしか露出させないので、両端側のバーズビーク１２
ａを同時に露出させる場合に比べて、フィールド酸化膜
１２とマスク４２、４３との接触面積が大きい。このた
め、フィールド酸化膜１２のパターンが微細でも、ウエ
ットエッチング中にマスク４２、４３が剥離することが
なく、バーズビーク１２ａを安定的に除去することがで
きる。
１及び第２のマスク４２、４３の各々によってフィール
ド酸化膜１２のうちで一端側か他端側のバーズビーク１
２ａしか露出させないので、両端側のバーズビーク１２
ａを同時に露出させる場合に比べて、フィールド酸化膜
１２とマスク４２、４３との接触面積が大きい。このた
め、フィールド酸化膜１２のパターンが微細でも、ウエ
ットエッチング中にマスク４２、４３が剥離することが
なく、バーズビーク１２ａを安定的に除去することがで
きる。
【００１６】
【実施例】以下、積層キャパシタ型ＤＲＡＭに適用した
本願の発明の第１及び第２実施例を、図１〜４を参照し
ながら説明する。なお、図６に示した一従来例と対応す
る構成部分には、共通の符号を付してある。
本願の発明の第１及び第２実施例を、図１〜４を参照し
ながら説明する。なお、図６に示した一従来例と対応す
る構成部分には、共通の符号を付してある。
【００１７】図１、２が、第１実施例を示している。こ
の第１実施例でも、図１（ａ）に示す様に、Ｓｉ基板１
１の素子分離領域の表面にＬＯＣＯＳ法の従来公知の工
程でフィールド酸化膜としてのＳｉＯ2 膜１２をまず形
成する。従って、ＳｉＯ2 膜１２の端部にはバーズビー
ク１２ａが形成される。
の第１実施例でも、図１（ａ）に示す様に、Ｓｉ基板１
１の素子分離領域の表面にＬＯＣＯＳ法の従来公知の工
程でフィールド酸化膜としてのＳｉＯ2 膜１２をまず形
成する。従って、ＳｉＯ2 膜１２の端部にはバーズビー
ク１２ａが形成される。
【００１８】しかし、この第１実施例では、図１（ａ）
及び図２に示す様に、ＳｉＯ2 膜１２のうちでバーズビ
ーク１２ａのみを露出させるパターンのレジスト２４を
形成する。そして、このレジスト２４をマスクにして、
フッ酸系のエッチング液でバーズビーク１２ａをウエッ
トエッチングして、図１（ｂ）に示す様に、バーズビー
ク１２ａのみを除去する。
及び図２に示す様に、ＳｉＯ2 膜１２のうちでバーズビ
ーク１２ａのみを露出させるパターンのレジスト２４を
形成する。そして、このレジスト２４をマスクにして、
フッ酸系のエッチング液でバーズビーク１２ａをウエッ
トエッチングして、図１（ｂ）に示す様に、バーズビー
ク１２ａのみを除去する。
【００１９】次に、図１（ｃ）に示す様に、レジスト２
４を除去してから、図６に示した一従来例の場合と同様
の工程を実行してＭＯＳトランジスタ１４を形成する。
そして、ゲート電極である多結晶Ｓｉ膜１５等を層間絶
縁膜２５で覆い、Ｎ- 層１６に達するコンタクト孔２６
を層間絶縁膜２５に開孔する。
４を除去してから、図６に示した一従来例の場合と同様
の工程を実行してＭＯＳトランジスタ１４を形成する。
そして、ゲート電極である多結晶Ｓｉ膜１５等を層間絶
縁膜２５で覆い、Ｎ- 層１６に達するコンタクト孔２６
を層間絶縁膜２５に開孔する。
【００２０】その後、メモリセルを構成するキャパシタ
２７の下部電極としての多結晶Ｓｉ膜３１をＮ- 層１６
にコンタクトさせ、更にキャパシタ２７の誘電体膜３２
と、上部電極としての多結晶Ｓｉ膜３３とを順次に形成
する。そして、Ｎ- 層１７にコンタクトするビット線等
を形成して、この第１実施例を完成させる。
２７の下部電極としての多結晶Ｓｉ膜３１をＮ- 層１６
にコンタクトさせ、更にキャパシタ２７の誘電体膜３２
と、上部電極としての多結晶Ｓｉ膜３３とを順次に形成
する。そして、Ｎ- 層１７にコンタクトするビット線等
を形成して、この第１実施例を完成させる。
【００２１】以上の様な第１実施例でも、ＳｉＯ2 膜１
２を形成した時点では、図１（ａ）に示した様に、バー
ズビーク１２ａ下のＳｉ基板１１に潜在応力２２が存在
している。しかし、この潜在応力２２は図１（ｂ）の工
程でバーズビーク１２ａを除去した時に解放されるの
で、図１（ｃ）に示した様に、Ｓｉ基板１１には結晶欠
陥２３が発生していない。
２を形成した時点では、図１（ａ）に示した様に、バー
ズビーク１２ａ下のＳｉ基板１１に潜在応力２２が存在
している。しかし、この潜在応力２２は図１（ｂ）の工
程でバーズビーク１２ａを除去した時に解放されるの
で、図１（ｃ）に示した様に、Ｓｉ基板１１には結晶欠
陥２３が発生していない。
【００２２】しかも、図１（ｃ）に示した様に、バーズ
ビーク１２ａが存在していた部分では、Ｓｉ基板１１の
表面に凹部が形成され、Ｎ- 層１６が若干深く形成され
るので、潜在応力２２が存在していた位置と同じ位置か
またはその近傍に微小欠陥が存在していても、この微小
欠陥はＮ- 層１６に覆われる。従って、以上の様な第１
実施例では、Ｎ- 層１６とＳｉ基板１１との間の接合に
おけるリークが少なく、データ保持特性が高い。
ビーク１２ａが存在していた部分では、Ｓｉ基板１１の
表面に凹部が形成され、Ｎ- 層１６が若干深く形成され
るので、潜在応力２２が存在していた位置と同じ位置か
またはその近傍に微小欠陥が存在していても、この微小
欠陥はＮ- 層１６に覆われる。従って、以上の様な第１
実施例では、Ｎ- 層１６とＳｉ基板１１との間の接合に
おけるリークが少なく、データ保持特性が高い。
【００２３】ところで、半導体装置の高集積化が進むに
連れてフィールド酸化膜のパターンも微細化され、フィ
ールド酸化膜の幅が狭くなってきている。このため、図
７（ａ）に示す様にＳｉＯ2 膜１２とレジスト２４との
接触面の短辺の長さが例えば１μｍ程度以下になって接
触面積が小さくなると、図７（ｂ）に示す様にレジスト
２４をマスクにしてＳｉＯ2 膜１２をウエットエッチン
グした場合、図７（ｃ）に示す様にウエットエッチング
の途中でレジスト２４が剥離してしまう。
連れてフィールド酸化膜のパターンも微細化され、フィ
ールド酸化膜の幅が狭くなってきている。このため、図
７（ａ）に示す様にＳｉＯ2 膜１２とレジスト２４との
接触面の短辺の長さが例えば１μｍ程度以下になって接
触面積が小さくなると、図７（ｂ）に示す様にレジスト
２４をマスクにしてＳｉＯ2 膜１２をウエットエッチン
グした場合、図７（ｃ）に示す様にウエットエッチング
の途中でレジスト２４が剥離してしまう。
【００２４】この様にウエットエッチングの途中でレジ
スト２４が剥離してしまうと、ＳｉＯ2 膜１２のバーズ
ビーク１２ａを安定的には除去することができず、図１
に示した第１実施例を安定的には製造することができな
い。そこで、次に、この様な課題を解決した第２実施例
を説明する。
スト２４が剥離してしまうと、ＳｉＯ2 膜１２のバーズ
ビーク１２ａを安定的には除去することができず、図１
に示した第１実施例を安定的には製造することができな
い。そこで、次に、この様な課題を解決した第２実施例
を説明する。
【００２５】図３、４が、第２実施例を示している。こ
の第２実施例では、図３（ａ）に示す様に、Ｓｉ基板１
１にＰウェルを形成した後、Ｓｉ基板１１の表面を酸化
して膜厚が３０ｎｍ程度のパッド用のＳｉＯ2 膜３４を
形成し、膜厚が１００ｎｍ程度のＳｉＮ膜３５を減圧Ｃ
ＶＤ法でＳｉＯ2 膜３４上に堆積させる。
の第２実施例では、図３（ａ）に示す様に、Ｓｉ基板１
１にＰウェルを形成した後、Ｓｉ基板１１の表面を酸化
して膜厚が３０ｎｍ程度のパッド用のＳｉＯ2 膜３４を
形成し、膜厚が１００ｎｍ程度のＳｉＮ膜３５を減圧Ｃ
ＶＤ法でＳｉＯ2 膜３４上に堆積させる。
【００２６】その後、ＳｉＮ膜３５上でレジスト３６を
素子活性領域のパターンに加工する。そして、このレジ
スト３６をマスクにして、チャネルストッパを形成する
ためのボロン３７を、２５ｋｅＶ程度の加速エネルギで
且つ１×１０13ｃｍ-2程度のドーズ量に、Ｓｉ基板１１
へイオン注入する。
素子活性領域のパターンに加工する。そして、このレジ
スト３６をマスクにして、チャネルストッパを形成する
ためのボロン３７を、２５ｋｅＶ程度の加速エネルギで
且つ１×１０13ｃｍ-2程度のドーズ量に、Ｓｉ基板１１
へイオン注入する。
【００２７】次に、レジスト３６をマスクにしてＳｉＮ
膜３５をパターニングし、その後にレジスト３６を除去
する。そして、ＳｉＮ膜３５を耐酸化膜にしたＬＯＣＯ
Ｓ法を実行して、図３（ｂ）に示す様に、ＳｉＯ2 膜１
２とチャネルストッパとしてのＰ+ 層４１とを形成す
る。なお、ＳｉＮ膜３５は、ＬＯＣＯＳ法を実行した後
に除去する。
膜３５をパターニングし、その後にレジスト３６を除去
する。そして、ＳｉＮ膜３５を耐酸化膜にしたＬＯＣＯ
Ｓ法を実行して、図３（ｂ）に示す様に、ＳｉＯ2 膜１
２とチャネルストッパとしてのＰ+ 層４１とを形成す
る。なお、ＳｉＮ膜３５は、ＬＯＣＯＳ法を実行した後
に除去する。
【００２８】次に、図３（ｃ）に示す様に、ＳｉＯ2 膜
１２のうちで一端側のバーズビーク１２ａのみを露出さ
せて他端側のバーズビーク１２ａを含めたその他の部分
は覆うパターンのレジスト４２を形成する。そして、こ
のレジスト４２をマスクにして、フッ酸系のエッチング
液で一端側のバーズビーク１２ａをウエットエッチング
して、図３（ｄ）に示す様に、この一端側のバーズビー
ク１２ａのみを除去する。
１２のうちで一端側のバーズビーク１２ａのみを露出さ
せて他端側のバーズビーク１２ａを含めたその他の部分
は覆うパターンのレジスト４２を形成する。そして、こ
のレジスト４２をマスクにして、フッ酸系のエッチング
液で一端側のバーズビーク１２ａをウエットエッチング
して、図３（ｄ）に示す様に、この一端側のバーズビー
ク１２ａのみを除去する。
【００２９】次に、図３（ｅ）に示す様に、レジスト４
２を除去した後、今度はＳｉＯ2 膜１２のうちで他端側
のバーズビーク１２ａのみを露出させてその他の部分は
覆うパターンのレジスト４３を形成する。そして、この
レジスト４３をマスクにして、フッ酸系のエッチング液
で他端側のバーズビーク１２ａをウエットエッチングし
て、この他端側のバーズビーク１２ａのみを除去する。
２を除去した後、今度はＳｉＯ2 膜１２のうちで他端側
のバーズビーク１２ａのみを露出させてその他の部分は
覆うパターンのレジスト４３を形成する。そして、この
レジスト４３をマスクにして、フッ酸系のエッチング液
で他端側のバーズビーク１２ａをウエットエッチングし
て、この他端側のバーズビーク１２ａのみを除去する。
【００３０】その後、図４に示す様に、上述の第１実施
例と同様の工程を実行してキャパシタ２７の上部電極と
しての多結晶Ｓｉ膜３３までを形成した後、更に、層間
絶縁膜４４、Ｎ- 層１７に達するコンタクト孔４５、ビ
ット線としての多結晶Ｓｉ膜４６等を形成して、この第
２実施例を完成させる。
例と同様の工程を実行してキャパシタ２７の上部電極と
しての多結晶Ｓｉ膜３３までを形成した後、更に、層間
絶縁膜４４、Ｎ- 層１７に達するコンタクト孔４５、ビ
ット線としての多結晶Ｓｉ膜４６等を形成して、この第
２実施例を完成させる。
【００３１】なお、以上の第１及び第２実施例は積層キ
ャパシタ型ＤＲＡＭに本願の発明を適用したものである
が、本願の発明はＳＲＡＭ等の他の半導体装置にも適用
することができ、第１及び第２実施例とは異なる材料を
用いることもできる。
ャパシタ型ＤＲＡＭに本願の発明を適用したものである
が、本願の発明はＳＲＡＭ等の他の半導体装置にも適用
することができ、第１及び第２実施例とは異なる材料を
用いることもできる。
【００３２】また、本願の発明を応用して、例えば、図
４に示した第２実施例のビット線である多結晶Ｓｉ膜４
６の両側の肩部をウエットエッチングし、図５に示す様
に多結晶Ｓｉ膜４６の肩部をなだらかな形状にすれば、
多結晶Ｓｉ膜４６を覆う層間絶縁膜４７及びこの層間絶
縁膜４７上のＡｌ配線４８の何れの段差被覆性も向上し
て、半導体装置の歩留りが向上する。
４に示した第２実施例のビット線である多結晶Ｓｉ膜４
６の両側の肩部をウエットエッチングし、図５に示す様
に多結晶Ｓｉ膜４６の肩部をなだらかな形状にすれば、
多結晶Ｓｉ膜４６を覆う層間絶縁膜４７及びこの層間絶
縁膜４７上のＡｌ配線４８の何れの段差被覆性も向上し
て、半導体装置の歩留りが向上する。
【００３３】
【発明の効果】請求項１の半導体装置では、フィールド
酸化膜の端部下の半導体基板における結晶欠陥の発生が
抑制されているので、この結晶欠陥に起因する接合リー
クが少ない。従って、半導体メモリ装置に適用すると、
優れたデータ保持特性を得ることができる。
酸化膜の端部下の半導体基板における結晶欠陥の発生が
抑制されているので、この結晶欠陥に起因する接合リー
クが少ない。従って、半導体メモリ装置に適用すると、
優れたデータ保持特性を得ることができる。
【００３４】請求項２の半導体装置の製造方法では、バ
ーズビーク以外のフィールド酸化膜の膜厚が減少せず、
バーズビークの除去に際して半導体基板に結晶欠陥が発
生することもないので、請求項１の半導体装置を安定的
に製造することができる。
ーズビーク以外のフィールド酸化膜の膜厚が減少せず、
バーズビークの除去に際して半導体基板に結晶欠陥が発
生することもないので、請求項１の半導体装置を安定的
に製造することができる。
【００３５】請求項３の半導体装置の製造方法では、フ
ィールド酸化膜のパターンが微細でも、バーズビークを
安定的に除去することができるので、微細な請求項１の
半導体装置を安定的に製造することができる。
ィールド酸化膜のパターンが微細でも、バーズビークを
安定的に除去することができるので、微細な請求項１の
半導体装置を安定的に製造することができる。
【図１】本願の発明の第１実施例を工程順に示してお
り、図２のＩ−Ｉ線に沿う位置における側断面図であ
る。
り、図２のＩ−Ｉ線に沿う位置における側断面図であ
る。
【図２】第１実施例の平面図である。
【図３】本願の発明の第２実施例を工程順に示す側断面
図である。
図である。
【図４】第２実施例で製造した積層キャパシタ型ＤＲＡ
Ｍの側断面図である。
Ｍの側断面図である。
【図５】本願の発明の応用例を示しており、要部の断面
を含む斜視図である。
を含む斜視図である。
【図６】本願の発明の一従来例を工程順に示す側断面図
である。
である。
【図７】本願の発明が解決しようとする課題を示す側断
面図である。
面図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １２ａ バーズビーク ２４ レジスト ４２ レジスト ４３ レジスト
Claims (3)
- 【請求項１】 バーズビークが除去されているフィール
ド酸化膜によって素子分離が行われている半導体装置。 - 【請求項２】 半導体基板に前記フィールド酸化膜を形
成する工程と、 前記フィールド酸化膜のうちでバーズビークのみを露出
させるマスクを用いて前記バーズビークをウエットエッ
チングする工程とを有する請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記ウエットエッチングとして、前記フ
ィールド酸化膜のうちで一端側のバーズビークのみを露
出させる第１のマスクを用いる第１のウエットエッチン
グと、他端側のバーズビークのみを露出させる第２のマ
スクを用いる第２のウエットエッチングとを行う請求項
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257337A JPH05198571A (ja) | 1991-11-15 | 1992-09-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689591 | 1991-11-15 | ||
| JP3-326895 | 1991-11-15 | ||
| JP4257337A JPH05198571A (ja) | 1991-11-15 | 1992-09-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198571A true JPH05198571A (ja) | 1993-08-06 |
Family
ID=26543166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257337A Pending JPH05198571A (ja) | 1991-11-15 | 1992-09-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041479A (ja) * | 1996-04-30 | 1998-02-13 | Lg Semicon Co Ltd | 半導体メモリセルの製造方法 |
-
1992
- 1992-09-01 JP JP4257337A patent/JPH05198571A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041479A (ja) * | 1996-04-30 | 1998-02-13 | Lg Semicon Co Ltd | 半導体メモリセルの製造方法 |
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