JPS6265437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6265437A JPS6265437A JP20601485A JP20601485A JPS6265437A JP S6265437 A JPS6265437 A JP S6265437A JP 20601485 A JP20601485 A JP 20601485A JP 20601485 A JP20601485 A JP 20601485A JP S6265437 A JPS6265437 A JP S6265437A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
特に素子間分離方法を改良した半導体装置の製造方法に
関するものである。
関するものである。
本発明は、半導体装置の製造方法において、溝を形成し
た半導体基板の上に絶縁膜と半導体層を設けてから絶縁
物で溝を埋め素子間分離領域を形成する構成にすること
によって、エツチングの制御性を良好ならしめると共に
、オーバーエツチングにより露出する活性領域の部分が
殆どなくなるようにしたものである。
た半導体基板の上に絶縁膜と半導体層を設けてから絶縁
物で溝を埋め素子間分離領域を形成する構成にすること
によって、エツチングの制御性を良好ならしめると共に
、オーバーエツチングにより露出する活性領域の部分が
殆どなくなるようにしたものである。
集積回路等の半導体装置では、通常、半導体基板に溝を
形成し線溝に絶縁物を埋め込み、素子間を分離している
。
形成し線溝に絶縁物を埋め込み、素子間を分離している
。
第３図は従来の素子間分離方法の工程図である。
従来は、先ず半導体基板１に溝２をエツチングにより形
成し、次にＳｉ０ｇ層３をＣＶＤ等により半導体基板１
０表面に形成して溝２をＳ ｉ Ｏｔで埋め、基板１上
の該Ｓｉｎ、をエツチングにより削り取ることで溝２内
にＳｔ、ｔが残るようにし、これにより素子を分離して
いる。
成し、次にＳｉ０ｇ層３をＣＶＤ等により半導体基板１
０表面に形成して溝２をＳ ｉ Ｏｔで埋め、基板１上
の該Ｓｉｎ、をエツチングにより削り取ることで溝２内
にＳｔ、ｔが残るようにし、これにより素子を分離して
いる。
上記従来技術では、５ｉｏｔを再現性よく均一にエツチ
ングすることが難しい。即ち、Ｓｉｎ。
ングすることが難しい。即ち、Ｓｉｎ。
の面内分布やＲＩＥ（リアクティブイオンエツチング）
のエツチングレートの面内バラツキ等がある為、Ｓｉｎ
、の厚みなどにバラツキが生じ、半導体基板１の活性領
域上のＳｉＱ、が面内で完全にエツチングされるように
条件を設定すると、最も厚みの大きい所までエツチング
する条件にせざるを得す、第３図に符号４で示すように
、部分的にオーバーエツチングされる所が生じ、活性領
域の側壁４が露出してしまう虞がある。かかる活性領域
４が露出することは、リーク電流を増大させる原因にも
なり、好ましくない。
のエツチングレートの面内バラツキ等がある為、Ｓｉｎ
、の厚みなどにバラツキが生じ、半導体基板１の活性領
域上のＳｉＱ、が面内で完全にエツチングされるように
条件を設定すると、最も厚みの大きい所までエツチング
する条件にせざるを得す、第３図に符号４で示すように
、部分的にオーバーエツチングされる所が生じ、活性領
域の側壁４が露出してしまう虞がある。かかる活性領域
４が露出することは、リーク電流を増大させる原因にも
なり、好ましくない。
本発明は上記従来技術の問題点に鑑みてなされたもので
、活性領域が露出することがない安定した分離領域を制
御性良く形成する素子間分離方法を提供することを目的
とする。
、活性領域が露出することがない安定した分離領域を制
御性良く形成する素子間分離方法を提供することを目的
とする。
上記目的を達成するため、本発明の素子間分離方法は、
半導体基板に溝を形成する工程と、線溝を含む上記半導
体基板の表面に第１の絶縁層を形成する工程と、該第１
の絶縁層の上に酸化可能な半導体層を形成する工程と、
該半導体層の上に第２のｗＡ縁層を形成して上記溝を埋
める工程と、溝の外にある上記第２の絶縁層を除去する
工程と、溝の外にある上記半導体層を除去する工程と、
該半導体層除去工程で上記溝の開口部に露出した半導体
層を酸化する工程とを有する構成にする。
半導体基板に溝を形成する工程と、線溝を含む上記半導
体基板の表面に第１の絶縁層を形成する工程と、該第１
の絶縁層の上に酸化可能な半導体層を形成する工程と、
該半導体層の上に第２のｗＡ縁層を形成して上記溝を埋
める工程と、溝の外にある上記第２の絶縁層を除去する
工程と、溝の外にある上記半導体層を除去する工程と、
該半導体層除去工程で上記溝の開口部に露出した半導体
層を酸化する工程とを有する構成にする。
上記構成により、第１の絶縁層が存在する為に半導体層
のエツチングの制御性が良くなり、半導体層が存在する
為に第２の絶縁層のエツチングの制御性が良くなる。ま
た、半導体層をエツチングしたときに溝開口部における
半導体層にオーバーエツチング部分が生じても、これを
酸化して膨張させ、オーバーエツチング部分を埋めるよ
うにすることができる。そして、第１の絶縁層のエツチ
ングで溝開口部における第１の絶縁層にオーバーエツチ
ングが生じても、第１の絶縁層は薄いために、殆ど活性
領域が露出することがない。
のエツチングの制御性が良くなり、半導体層が存在する
為に第２の絶縁層のエツチングの制御性が良くなる。ま
た、半導体層をエツチングしたときに溝開口部における
半導体層にオーバーエツチング部分が生じても、これを
酸化して膨張させ、オーバーエツチング部分を埋めるよ
うにすることができる。そして、第１の絶縁層のエツチ
ングで溝開口部における第１の絶縁層にオーバーエツチ
ングが生じても、第１の絶縁層は薄いために、殆ど活性
領域が露出することがない。
（発明の実施例〕
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
第１図は本発明の一実施例を示し、特にその素子間分離
方法の工程図である。
方法の工程図である。
先ず、工程Ａでは、シリコンＳｉで成る半導体基板１０
の素子間分離領域とする箇所に、深さが例えば５０００
人になる溝１１をエツチングする。工程Ｂでは、基板１
０の全表面に、第１の絶縁層である絶縁ｔｌｌ１２を形
成する。これは、例えば基１１０を熱酸化することによ
り行い、約５００人の薄いＳｉｎ。
の素子間分離領域とする箇所に、深さが例えば５０００
人になる溝１１をエツチングする。工程Ｂでは、基板１
０の全表面に、第１の絶縁層である絶縁ｔｌｌ１２を形
成する。これは、例えば基１１０を熱酸化することによ
り行い、約５００人の薄いＳｉｎ。
膜を形成する。そして、工程Ｃで、Ｓｉｎ、膜１２の上
に酸化可能な半導体層、例えばポリシリコン層１３を厚
さ５００人で形成する。このポリシリコン層１３を形成
した上に、工程りで、絶縁物例えば５ｉＯｚ１４をＣＶ
Ｄ等により約１μ麟堆積させ、溝１１をｓ ｔ Ｏ！で
埋める。この絶縁層１４が第２の絶縁層を構成するが、
ここには、図示する様に、溝１１の上部において凹み１
５が生じている。この為、工程Ｅにおいて、ガラスをス
ピンコードして絶縁層１４上に８００層１６を形成し、
上面を平坦にする。
に酸化可能な半導体層、例えばポリシリコン層１３を厚
さ５００人で形成する。このポリシリコン層１３を形成
した上に、工程りで、絶縁物例えば５ｉＯｚ１４をＣＶ
Ｄ等により約１μ麟堆積させ、溝１１をｓ ｔ Ｏ！で
埋める。この絶縁層１４が第２の絶縁層を構成するが、
ここには、図示する様に、溝１１の上部において凹み１
５が生じている。この為、工程Ｅにおいて、ガラスをス
ピンコードして絶縁層１４上に８００層１６を形成し、
上面を平坦にする。
上述の様にして溝１１をＳｉＯ□で埋めてから、以下の
様に溝１１以外の各堆積層をエツチングし、素子間分離
領域形成を完成する。
様に溝１１以外の各堆積層をエツチングし、素子間分離
領域形成を完成する。
先ず、工程Ｆにおいて、８００層１６及び絶縁層１４を
ＲＩＢによりエツチングする。このエツチングは、絶縁
層１４の下層としてポリシリコン層１３があるために制
御性良く全面で行われ、また８００層１６により凹み１
５が平坦化されているために、溝１１内に残った５ｉＯ
ｚ１４の上面は平坦になる０次に、工程Ｇにより、ポリ
シリコン層１３をＲＹＥによりエツチングする。このエ
ツチングも、ポリシリコン層１３の下にＳ ｉ Ｏ！
Ｎ １２が形成されているために、制御性良く全面で行
われる。この工程Ｇのエツチングにより、ポリシリコン
層１３が溝１１の開口部において若干オーバーエツチン
グされ、凹み１７ができる。そこで次に工程Ｈにおいて
熱酸化を行い、ポリシリコン層露出部を酸化すると、該
酸化部１８は膨張し、凹み１７がなくなる。そして、工
程！で、Ｓｉｎ、膜１２をＲＩＥによりエツチングする
。この５ｉａｔ膜１２は膜厚が薄い為、活性領域となる
基板１０の溝１１開目端のオーバーエツチング部分は非
常にわずかで済む。
ＲＩＢによりエツチングする。このエツチングは、絶縁
層１４の下層としてポリシリコン層１３があるために制
御性良く全面で行われ、また８００層１６により凹み１
５が平坦化されているために、溝１１内に残った５ｉＯ
ｚ１４の上面は平坦になる０次に、工程Ｇにより、ポリ
シリコン層１３をＲＹＥによりエツチングする。このエ
ツチングも、ポリシリコン層１３の下にＳ ｉ Ｏ！
Ｎ １２が形成されているために、制御性良く全面で行
われる。この工程Ｇのエツチングにより、ポリシリコン
層１３が溝１１の開口部において若干オーバーエツチン
グされ、凹み１７ができる。そこで次に工程Ｈにおいて
熱酸化を行い、ポリシリコン層露出部を酸化すると、該
酸化部１８は膨張し、凹み１７がなくなる。そして、工
程！で、Ｓｉｎ、膜１２をＲＩＥによりエツチングする
。この５ｉａｔ膜１２は膜厚が薄い為、活性領域となる
基板１０の溝１１開目端のオーバーエツチング部分は非
常にわずかで済む。
この工程では、第１の絶縁層であるＳｉ０□１２を全面
除去したが、この５ｉＯｚ１２は部分的に除去するので
もよい。
除去したが、この５ｉＯｚ１２は部分的に除去するので
もよい。
尚、上述した実施例において、第１図の工程Ｃと工程り
との間に第２図に示す様な５ｉｓＮ＊によるパフシベー
シッン膜２０を設ける工程を設けることもできる。また
、５ｉＯ１膜１２とポリシリコン層１３との間にＳｉ、
Ｎ４膜を設けておくと、活性領域が酸化されないのでよ
い。
との間に第２図に示す様な５ｉｓＮ＊によるパフシベー
シッン膜２０を設ける工程を設けることもできる。また
、５ｉＯ１膜１２とポリシリコン層１３との間にＳｉ、
Ｎ４膜を設けておくと、活性領域が酸化されないのでよ
い。
本発明によれば、溝を埋める物質が殆ど絶縁物であるた
めに素子間分離領域の容量が大きくなるという事がなく
、また、エツチングにより活性領域が殆ど露出しない、
また、半導体層を設けてから素子間分離用の絶縁物を堆
積させであるため、制御性良く該絶縁物を全面エツチン
グでき、基板上に絶縁膜を設けてから前記半導体層を設
けであるため、−該半導体層を制御性良く全面エツチン
グできる。
めに素子間分離領域の容量が大きくなるという事がなく
、また、エツチングにより活性領域が殆ど露出しない、
また、半導体層を設けてから素子間分離用の絶縁物を堆
積させであるため、制御性良く該絶縁物を全面エツチン
グでき、基板上に絶縁膜を設けてから前記半導体層を設
けであるため、−該半導体層を制御性良く全面エツチン
グできる。
第１図は本発明の一実施例に係る素子間分離方法の工程
図、第２図は本発明の第２実施例に係る素子間分離領域
形成中間工程断面図、第３図は従来の素子間分離方法の
工程図である。 １０・・・半導体基板、１１・・・溝、１２・・・絶縁
膜（第１の絶縁層）、１３・・・半導体層、１４・・・
絶縁層（第２の絶縁層）、１５・・・凹み、１６・・・
８００層、１７・・・凹み、１８・・・酸化部。
図、第２図は本発明の第２実施例に係る素子間分離領域
形成中間工程断面図、第３図は従来の素子間分離方法の
工程図である。 １０・・・半導体基板、１１・・・溝、１２・・・絶縁
膜（第１の絶縁層）、１３・・・半導体層、１４・・・
絶縁層（第２の絶縁層）、１５・・・凹み、１６・・・
８００層、１７・・・凹み、１８・・・酸化部。
Claims (1)
- 【特許請求の範囲】 半導体基板に溝を形成する工程と、 該溝を含む前記半導体基板の表面に第１の絶縁層を形成
する工程と、 該第１の絶縁層の上に酸化可能な半導体層を形成する工
程と、 該半導体層上に第２の絶縁層を形成して上記溝を埋める
工程と、 上記溝の外にある上記第２の絶縁層を除去する工程と、 上記溝の外にある上記半導体層を除去する工程と、 該半導体層除去工程で上記溝の開口部に露出した上記半
導体層を酸化する工程 とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206014A JPH07120700B2 (ja) | 1985-09-18 | 1985-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206014A JPH07120700B2 (ja) | 1985-09-18 | 1985-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265437A true JPS6265437A (ja) | 1987-03-24 |
| JPH07120700B2 JPH07120700B2 (ja) | 1995-12-20 |
Family
ID=16516477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206014A Expired - Fee Related JPH07120700B2 (ja) | 1985-09-18 | 1985-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120700B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204552A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | セルフアラインによる半導体装置の製造法 |
| JPS59135743A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-09-18 JP JP60206014A patent/JPH07120700B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204552A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | セルフアラインによる半導体装置の製造法 |
| JPS59135743A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120700B2 (ja) | 1995-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |