JPH0249017B2 - - Google Patents
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- JPH0249017B2 JPH0249017B2 JP56201242A JP20124281A JPH0249017B2 JP H0249017 B2 JPH0249017 B2 JP H0249017B2 JP 56201242 A JP56201242 A JP 56201242A JP 20124281 A JP20124281 A JP 20124281A JP H0249017 B2 JPH0249017 B2 JP H0249017B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【発明の詳細な説明】
(1) 産業上の利用分野
本発明は、半導体装置の製造方法に係り、特に
素子分離のための絶縁物埋め込み層の形成方法に
関する。
素子分離のための絶縁物埋め込み層の形成方法に
関する。
半導体の集積回路がLSIから超LSIへと集積度
も集積密度も大きくなるにつれ、集積される半導
体素子の寸法もますます微細化される方向にあ
る。かかる半導体素子の絶縁分離には、従来所謂
選択酸化法により基板の素子分離領域に絶縁膜を
形成する方法が広く用いられてきた。この方法
は、素子の高集積化がし易く、配線の形成も容易
で、セルフアライン工程が使用できる等の特特が
ある。しかし、この選択酸化法では、所謂バース
ビークと呼ばれる酸化膜の横方向へのくい込みが
生ずるため、素子の微細化に伴い、このバーズビ
ークによる寸法精度の低下と耐酸化マスクの端部
近傍での局部的応力集中による素子形成領域での
結晶欠陥の発生等が無視できない問題となつてい
る。
も集積密度も大きくなるにつれ、集積される半導
体素子の寸法もますます微細化される方向にあ
る。かかる半導体素子の絶縁分離には、従来所謂
選択酸化法により基板の素子分離領域に絶縁膜を
形成する方法が広く用いられてきた。この方法
は、素子の高集積化がし易く、配線の形成も容易
で、セルフアライン工程が使用できる等の特特が
ある。しかし、この選択酸化法では、所謂バース
ビークと呼ばれる酸化膜の横方向へのくい込みが
生ずるため、素子の微細化に伴い、このバーズビ
ークによる寸法精度の低下と耐酸化マスクの端部
近傍での局部的応力集中による素子形成領域での
結晶欠陥の発生等が無視できない問題となつてい
る。
(2) 従来の技術
上記の選択酸化法の問題点を解決する方法の一
つとして、基板に形成した凹部に絶縁物を埋め込
んで絶縁分離領域を形成する方法が提案されてい
る。第１図および第２図は、各々従来の絶縁物埋
め込み層形成方法の工程とその問題点を示す基板
要部断面図である。
つとして、基板に形成した凹部に絶縁物を埋め込
んで絶縁分離領域を形成する方法が提案されてい
る。第１図および第２図は、各々従来の絶縁物埋
め込み層形成方法の工程とその問題点を示す基板
要部断面図である。
まず、基板に絶縁物を埋め込む従来の第１の方
法について、第１図を参照しつつ以下に説明す
る。
法について、第１図を参照しつつ以下に説明す
る。
シリコン（Si）基板１上に、絶縁物埋め込み層
を形成すべき領域に開口部を有するレジスト層２
を形成する（第１図ａ）。このレジスト層２をマ
スクとして基板のSiをエツチングして基板１上に
凹部３を形成した後、該レジスト層２を除去する
（第１図ｂ）。ついで、気相成長法により、該凹部
３を埋めるように絶縁物の二酸化シリコン
（SiO2）層４を成長させ、更に、該SiO2層４上に
樹脂層５を回転塗布して、表面を平坦化する。こ
の際、凹部３の幅が狭いと表面をほぼ完全に平坦
化できるのであるが、メモリ−素子アレイと周辺
回路間のように、10μｍ以上の幅を有する絶縁分
離領域では、絶縁物埋め込み用の凹部３の幅も当
然10μｍ以上あり、かかる幅の広い部分ではその
上に樹脂を塗布しても凹部３の中央部に当たる所
に窪みができてしまい、樹脂層５の表面は完全に
は平坦にならない（第１図ｃ）。凹部３の深さが
約1μｍ程度のとき、この窪みの深さは0.3μｍ以上
になることもある。従つて、このあと凹部３に絶
縁物を埋め込むべく、例えばSiO4層４と樹脂層
５のエツチング速度が等しくなるような条件で前
記凹部３外の基板表面が露出するまでエツチング
すると、第１図ｄに示すごとく、幅の広い絶縁物
埋め込み層の中央部分に深さが0.3μｍ以上もの窪
みを生じ、極端な場合にはその部分のSiO2層４
がなくなつてしまい、絶縁分離領域を形成した基
板表面が平坦にならなくなるという問題点があつ
た。
を形成すべき領域に開口部を有するレジスト層２
を形成する（第１図ａ）。このレジスト層２をマ
スクとして基板のSiをエツチングして基板１上に
凹部３を形成した後、該レジスト層２を除去する
（第１図ｂ）。ついで、気相成長法により、該凹部
３を埋めるように絶縁物の二酸化シリコン
（SiO2）層４を成長させ、更に、該SiO2層４上に
樹脂層５を回転塗布して、表面を平坦化する。こ
の際、凹部３の幅が狭いと表面をほぼ完全に平坦
化できるのであるが、メモリ−素子アレイと周辺
回路間のように、10μｍ以上の幅を有する絶縁分
離領域では、絶縁物埋め込み用の凹部３の幅も当
然10μｍ以上あり、かかる幅の広い部分ではその
上に樹脂を塗布しても凹部３の中央部に当たる所
に窪みができてしまい、樹脂層５の表面は完全に
は平坦にならない（第１図ｃ）。凹部３の深さが
約1μｍ程度のとき、この窪みの深さは0.3μｍ以上
になることもある。従つて、このあと凹部３に絶
縁物を埋め込むべく、例えばSiO4層４と樹脂層
５のエツチング速度が等しくなるような条件で前
記凹部３外の基板表面が露出するまでエツチング
すると、第１図ｄに示すごとく、幅の広い絶縁物
埋め込み層の中央部分に深さが0.3μｍ以上もの窪
みを生じ、極端な場合にはその部分のSiO2層４
がなくなつてしまい、絶縁分離領域を形成した基
板表面が平坦にならなくなるという問題点があつ
た。
次に、従来の絶縁物を基板に埋め込む第２の方
法について、第２図を参照しつつ以下に説明す
る。
法について、第２図を参照しつつ以下に説明す
る。
先に述べた第１の方法と同様にして、シリコン
（Si）基板１上に凹部３を形成し、ついで、気相
成長法により、該凹部３を埋めるように二酸化シ
リコン（SiO2）層４を成長させ、更に、該SiO2
層４上に樹脂層５を回転塗布して形成し表面を平
坦化する（第２図ａ）。この後、凹部３外のSiO2
層４の表面が表出するまで全面エツチングを施
し、樹脂層５の膜厚の差を利用して、凹部３上に
自己整合的に樹脂層５を残留させる（第２図ｂ）。
次いで、この残された樹脂層５をエツチングマス
クとして、凹部３以外の部分の不要なSiO2層４
をエツチング除去し（第２図ｃ）、しかる後不要
となつたマスクとしての樹脂層５を除去して絶縁
物を凹部３に埋め込む（第２図ｄ）。
（Si）基板１上に凹部３を形成し、ついで、気相
成長法により、該凹部３を埋めるように二酸化シ
リコン（SiO2）層４を成長させ、更に、該SiO2
層４上に樹脂層５を回転塗布して形成し表面を平
坦化する（第２図ａ）。この後、凹部３外のSiO2
層４の表面が表出するまで全面エツチングを施
し、樹脂層５の膜厚の差を利用して、凹部３上に
自己整合的に樹脂層５を残留させる（第２図ｂ）。
次いで、この残された樹脂層５をエツチングマス
クとして、凹部３以外の部分の不要なSiO2層４
をエツチング除去し（第２図ｃ）、しかる後不要
となつたマスクとしての樹脂層５を除去して絶縁
物を凹部３に埋め込む（第２図ｄ）。
しかしながら、SiO2層４を気相成長させる際、
凹部３の端部近傍では、SiO2層４は、その断面
が凹部３と基板１表面との角を中心に円をかいた
ごとき形状を呈するように成長するので、樹脂層
５をマスクとしてSiO2層４をエツチングする際、
樹脂層５の両端部付近のSiO2層４は、他の部分
に比べて基板１の凸部表面から該SiO2層４表面
までの厚さが樹脂層５マスクに近ずくほど薄くな
る。このため、樹脂層５をマスクとして凹部３以
外の基板の凸部表面が露出するまでSiO2層４を
エツチングすると、マスク両端部近傍のSiO2層
４はマスク面より下までエツチングされて、その
部分に溝が形成され、甚だしい場合はその溝の深
さが0.3μｍ以上にもなつてしまう欠点があつた。
凹部３の端部近傍では、SiO2層４は、その断面
が凹部３と基板１表面との角を中心に円をかいた
ごとき形状を呈するように成長するので、樹脂層
５をマスクとしてSiO2層４をエツチングする際、
樹脂層５の両端部付近のSiO2層４は、他の部分
に比べて基板１の凸部表面から該SiO2層４表面
までの厚さが樹脂層５マスクに近ずくほど薄くな
る。このため、樹脂層５をマスクとして凹部３以
外の基板の凸部表面が露出するまでSiO2層４を
エツチングすると、マスク両端部近傍のSiO2層
４はマスク面より下までエツチングされて、その
部分に溝が形成され、甚だしい場合はその溝の深
さが0.3μｍ以上にもなつてしまう欠点があつた。
基板の表面に凹凸が生ずると、その上に形成す
る電極・配線などが判断し易くなるなどの不都合
が生ずるので、上で述べた窪みや溝等のない表面
が平坦化された絶縁物埋め込み層を形成する技術
が待望されていた。
る電極・配線などが判断し易くなるなどの不都合
が生ずるので、上で述べた窪みや溝等のない表面
が平坦化された絶縁物埋め込み層を形成する技術
が待望されていた。
(3) 発明が解決しようとする問題点
本発明の目的は、絶縁分離領域の幅も広くても
表面に窪みや溝を生ずることなく平坦化された絶
縁物埋め込み層を自己整合的に形成する方法を提
供するにある。
表面に窪みや溝を生ずることなく平坦化された絶
縁物埋め込み層を自己整合的に形成する方法を提
供するにある。
(4) 問題点を解決するための手段
この目的は、基板の絶縁分離を行うべき領域に
設けた凹部に、その厚さが該凹部の深さと略同一
の絶縁物を堆積する工程と、該絶縁物の上に、該
絶縁物をエツチングするときに耐エツチング性を
示す耐エツチング膜を形成する工程と、該耐エツ
チング膜の上に第１の塗布層を形成して、表面を
平坦化した後、前記凹部外の耐エツチング膜が表
出するまで第１の塗布層をエツチングして、前記
凹部に第１の塗布層を自己整合的に残留させる工
程と、該凹部に残留した第１の塗布層をマスクと
して前記耐エツチング膜をエツチングする工程
と、しかる後、第２の塗布層を形成して表面を平
坦化する工程と、前記絶縁物と第１および第２の
塗布層のエツチング速度が略同一の条件で、前記
絶縁物と第１および第２の塗布層のエツチング速
度が略同一の条件で、前記耐エツチング膜と前記
凹部外の基板とが表出するまでエツチングして前
記基板の凹部に絶縁物を埋め込む工程と、しかる
後、前記耐エツチング膜を除去する工程とを含む
ことを特徴とする半導体装置の製造方法によつて
達成される。
設けた凹部に、その厚さが該凹部の深さと略同一
の絶縁物を堆積する工程と、該絶縁物の上に、該
絶縁物をエツチングするときに耐エツチング性を
示す耐エツチング膜を形成する工程と、該耐エツ
チング膜の上に第１の塗布層を形成して、表面を
平坦化した後、前記凹部外の耐エツチング膜が表
出するまで第１の塗布層をエツチングして、前記
凹部に第１の塗布層を自己整合的に残留させる工
程と、該凹部に残留した第１の塗布層をマスクと
して前記耐エツチング膜をエツチングする工程
と、しかる後、第２の塗布層を形成して表面を平
坦化する工程と、前記絶縁物と第１および第２の
塗布層のエツチング速度が略同一の条件で、前記
絶縁物と第１および第２の塗布層のエツチング速
度が略同一の条件で、前記耐エツチング膜と前記
凹部外の基板とが表出するまでエツチングして前
記基板の凹部に絶縁物を埋め込む工程と、しかる
後、前記耐エツチング膜を除去する工程とを含む
ことを特徴とする半導体装置の製造方法によつて
達成される。
(5) 作用
本発明では、基板の凹部を埋めるように形成し
た絶縁物層の凹部に該絶縁層をエツチングすると
きにマスクとなる耐エツチング膜が自己整合的に
設けられでいるので、基板の凹部以外の部分の絶
縁層をエツチング除去する際に、第１図に示した
従来の第１の方法でみられたごときる窪みが発生
することはなく、また、耐エツチング膜上の凹部
を埋めるように第２の塗布層を形成して表面を平
坦化しているので、耐エツチング膜の両端部近傍
で基板の凸部表面から該耐エツチング膜表面まで
の層厚（第３図ｅ）に、従来の第２図ｂに示した
ような大きな差が生ずることがなく、この為第２
図ｃ及びｄに示したような溝ができることもな
く、表面が平坦化された絶縁物埋め込み層を形成
することができる。
た絶縁物層の凹部に該絶縁層をエツチングすると
きにマスクとなる耐エツチング膜が自己整合的に
設けられでいるので、基板の凹部以外の部分の絶
縁層をエツチング除去する際に、第１図に示した
従来の第１の方法でみられたごときる窪みが発生
することはなく、また、耐エツチング膜上の凹部
を埋めるように第２の塗布層を形成して表面を平
坦化しているので、耐エツチング膜の両端部近傍
で基板の凸部表面から該耐エツチング膜表面まで
の層厚（第３図ｅ）に、従来の第２図ｂに示した
ような大きな差が生ずることがなく、この為第２
図ｃ及びｄに示したような溝ができることもな
く、表面が平坦化された絶縁物埋め込み層を形成
することができる。
(6) 実施例
以下、シリコン基板に設けた凹部に二酸化シリ
コンを埋め込んで絶縁分離領域を形成する場合を
例に、図を参照しつつ本発明を詳しく説明する。
コンを埋め込んで絶縁分離領域を形成する場合を
例に、図を参照しつつ本発明を詳しく説明する。
第３図は、本発明の一実施例の工程を示す基板
要部断面図である。
要部断面図である。
シリコン基板６の絶縁分離を行うべき領域に、
公知のフオトリソグラフイとエツチングの手法に
より、幅10μｍ深さ1μｍの凹部７を形成し（第３
図ａ）、ついで凹部７での層厚が該凹部７の深さ
と同じ1μｍとなるように基板６上に二酸化シリ
コン（SiO2）層８を気相成長させる。なお、成
長させるSiO2層８の凹部７での厚さは、凹部７
の深さと出来るだけ一致させることが好ましい。
次に、このSiO2層８をエツチングする時に実質
的にエツチングされない耐エツチング材料となる
アルミニウム（Al）を真空蒸着して膜厚0.1μｍの
Al膜９を被着形成し、ついでこの上に表面を平
坦化する為に、第１の塗布層としてのフオトレジ
スト層１０を回転塗布して形成する。しかしなが
ら、凹部７の幅が10μｍと広いので、従来の第１
の方法の場合と同様に、フオトレジスト層１０の
凹部７の中央部上にあたる部分に窪みが発生し、
この段階では表面を完全に平坦にすることはでき
ない（第３図ｂ）。ついで、酸素（O2）プラズマ
によりフオトレジスト層１０をSi基板６の凸部に
被着したAl膜９表面が露出するまでエツチング
し、SiO2層８の凹部に自己整合的にフオトレジ
スト層１０を残留させる（第３図ｃ）。このSiO2
層８の凹部に残留したフオトレジスト層１０をマ
スクとして、Al膜９をリン酸（H3PO4）溶液で
選択的にウエツトエツチングすると、SiO2層８
の凹部にはAl膜９とフオトレジスト層１０が残
留する（第３図ｄ）。この後、再び基板表面を平
坦化する為に塗布性の材料、本実施例ではSi樹脂
を回転塗布すると、SiO2層８の凸部上での厚さ
が1μｍ、その凹部に残留したフオトレジスト層
１０上での厚さが1.5μｍのSi樹脂層１１からなる
第２の塗布層が形成される。この際、SiO2層８
の凹部にはAl膜９とフオトレジスト層１０が残
留している為、不地の基板表面の段差がより小さ
くなり、Si樹脂層１１の表面は、フオトレジスト
層１０を第３図ｂで形成したときに比べてより平
坦化される（第３図ｅ）。
公知のフオトリソグラフイとエツチングの手法に
より、幅10μｍ深さ1μｍの凹部７を形成し（第３
図ａ）、ついで凹部７での層厚が該凹部７の深さ
と同じ1μｍとなるように基板６上に二酸化シリ
コン（SiO2）層８を気相成長させる。なお、成
長させるSiO2層８の凹部７での厚さは、凹部７
の深さと出来るだけ一致させることが好ましい。
次に、このSiO2層８をエツチングする時に実質
的にエツチングされない耐エツチング材料となる
アルミニウム（Al）を真空蒸着して膜厚0.1μｍの
Al膜９を被着形成し、ついでこの上に表面を平
坦化する為に、第１の塗布層としてのフオトレジ
スト層１０を回転塗布して形成する。しかしなが
ら、凹部７の幅が10μｍと広いので、従来の第１
の方法の場合と同様に、フオトレジスト層１０の
凹部７の中央部上にあたる部分に窪みが発生し、
この段階では表面を完全に平坦にすることはでき
ない（第３図ｂ）。ついで、酸素（O2）プラズマ
によりフオトレジスト層１０をSi基板６の凸部に
被着したAl膜９表面が露出するまでエツチング
し、SiO2層８の凹部に自己整合的にフオトレジ
スト層１０を残留させる（第３図ｃ）。このSiO2
層８の凹部に残留したフオトレジスト層１０をマ
スクとして、Al膜９をリン酸（H3PO4）溶液で
選択的にウエツトエツチングすると、SiO2層８
の凹部にはAl膜９とフオトレジスト層１０が残
留する（第３図ｄ）。この後、再び基板表面を平
坦化する為に塗布性の材料、本実施例ではSi樹脂
を回転塗布すると、SiO2層８の凸部上での厚さ
が1μｍ、その凹部に残留したフオトレジスト層
１０上での厚さが1.5μｍのSi樹脂層１１からなる
第２の塗布層が形成される。この際、SiO2層８
の凹部にはAl膜９とフオトレジスト層１０が残
留している為、不地の基板表面の段差がより小さ
くなり、Si樹脂層１１の表面は、フオトレジスト
層１０を第３図ｂで形成したときに比べてより平
坦化される（第３図ｅ）。
尚、塗布性の材料としては、溶剤によつて液化
し、溶剤を蒸発させることによつて固化するもの
であればこれを用いることができる。次に、
SiO2層８とフオトレジスト層１０とSi樹脂層１
１のエツチング速度が同じになるような条件、こ
こではエツチングガスにトリクロロメタン
（CHF3）を用いた反応性イオンエツチングによ
り、Si樹脂層１１とフオトレジスト層１０と
SiO2層８とをAl膜９をマスクとして凹部７以外
のSi基板が露出するまでエツチング除去してSi基
板の凹部７にSiO2層８を埋め込む（第３図ｆ）。
最後に、不要となつたAl膜９を除去すると、Si
基板の凹部７にSiO2層８が埋め込まれた絶縁分
離領域が完成する（第３図ｇ）。
し、溶剤を蒸発させることによつて固化するもの
であればこれを用いることができる。次に、
SiO2層８とフオトレジスト層１０とSi樹脂層１
１のエツチング速度が同じになるような条件、こ
こではエツチングガスにトリクロロメタン
（CHF3）を用いた反応性イオンエツチングによ
り、Si樹脂層１１とフオトレジスト層１０と
SiO2層８とをAl膜９をマスクとして凹部７以外
のSi基板が露出するまでエツチング除去してSi基
板の凹部７にSiO2層８を埋め込む（第３図ｆ）。
最後に、不要となつたAl膜９を除去すると、Si
基板の凹部７にSiO2層８が埋め込まれた絶縁分
離領域が完成する（第３図ｇ）。
本実施例によれば、基板の凹部７を埋めるよう
に形成したSiO2層８の凹部上にAl膜９が自己整
合的に設けられでいるので、基板６の凹部７以外
の部分のSiO2層８をエツチング除去する際、Al
膜９が保護膜として働き、第１図に示した従来の
第１の方法でみられたごとき凹部７に埋め込まれ
たSiO2層８表面中央部における窪みが発生する
ことはなかつた。また、エツチングマスクとして
のAl膜９の上にSi樹脂層１１を塗布形成して表
面をより平坦化しているので、Al膜９の両端部
近傍とそれ以外の部分での基板６の凸部表面から
該Si樹脂層１１表面までの層厚（第３図ｅ）に、
従来の第２図ｂに示したような大きな差が生ずる
ことなく、この為Si樹脂層１１とフオトレジスト
層１０とSiO2層８とをAl膜９をマスクとして凹
部７以外のSi基板が露出するまでエツチング除去
したときにAl膜９の両端部近傍付近に生ずる溝
の深さも0.1μｍ以下におさえることができた。従
来の方法では窪みや溝の深さは0.3μｍ以上であつ
たので、本発明によつて、表面の凹凸を従来の３
分の１以下にまで低減することができた。
に形成したSiO2層８の凹部上にAl膜９が自己整
合的に設けられでいるので、基板６の凹部７以外
の部分のSiO2層８をエツチング除去する際、Al
膜９が保護膜として働き、第１図に示した従来の
第１の方法でみられたごとき凹部７に埋め込まれ
たSiO2層８表面中央部における窪みが発生する
ことはなかつた。また、エツチングマスクとして
のAl膜９の上にSi樹脂層１１を塗布形成して表
面をより平坦化しているので、Al膜９の両端部
近傍とそれ以外の部分での基板６の凸部表面から
該Si樹脂層１１表面までの層厚（第３図ｅ）に、
従来の第２図ｂに示したような大きな差が生ずる
ことなく、この為Si樹脂層１１とフオトレジスト
層１０とSiO2層８とをAl膜９をマスクとして凹
部７以外のSi基板が露出するまでエツチング除去
したときにAl膜９の両端部近傍付近に生ずる溝
の深さも0.1μｍ以下におさえることができた。従
来の方法では窪みや溝の深さは0.3μｍ以上であつ
たので、本発明によつて、表面の凹凸を従来の３
分の１以下にまで低減することができた。
(7) 発明の効果
本発明によれば、絶縁分離領域の幅が10μｍ以
上と広くても表面が平坦化された絶縁物埋め込み
層を再現性よく形成することができるという効果
がある。
上と広くても表面が平坦化された絶縁物埋め込み
層を再現性よく形成することができるという効果
がある。
第１図および第２図は、各々従来の絶縁物埋め
込み層形成方法の工程を示す基板要部断面図、第
３図は本発明の一実施例の工程を示す基板要部断
面図である。 図において、１，６はSi基板、４，８はSiO2
層、５は樹脂層、９はAl膜、１０はフオトレジ
スト層、１１はSi樹脂層、をそれぞれ示してい
る。
込み層形成方法の工程を示す基板要部断面図、第
３図は本発明の一実施例の工程を示す基板要部断
面図である。 図において、１，６はSi基板、４，８はSiO2
層、５は樹脂層、９はAl膜、１０はフオトレジ
スト層、１１はSi樹脂層、をそれぞれ示してい
る。
Claims (1)
- 【特許請求の範囲】 １ 基板の絶縁分離を行うべき領域に設けた凹部
に、その厚さが該凹部の深さと略同一の絶縁物を
堆積する工程と、 該絶縁物の上に、該絶縁物をエツチングすると
きに耐エツチング性を示す耐エツチング膜を形成
する工程と、 該耐エツチング膜の上に第１の塗布層を形成し
て、表面を平坦化した後、前記凹部外の耐エツチ
ング膜が表出するまで第１の塗布層をエツチング
して、前記凹部に第１の塗布層を自己整合的に残
留させる工程と、 該凹部に残留した第１の塗布層をマスクとして
前記耐エツチング膜をエツチングする工程と、 しかる後、第２の塗布層を形成して表面を平坦
化する工程と、 前記絶縁物と第１および第２の塗布層のエツチ
ング速度が略同一の条件で、前記耐エツチング膜
と前記凹部外の基板とが表出するまでエツチング
して前記基板の凹部に絶縁物を埋め込む工程と、 しかる後、前記耐エツチング膜を除去する工程
とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20124281A JPS58102539A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20124281A JPS58102539A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102539A JPS58102539A (ja) | 1983-06-18 |
| JPH0249017B2 true JPH0249017B2 (ja) | 1990-10-26 |
Family
ID=16437691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20124281A Granted JPS58102539A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102539A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770517B2 (ja) * | 1986-02-07 | 1995-07-31 | 日本電信電話株式会社 | エツチングによる平坦化膜の形成方法 |
| JP2001326273A (ja) | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| JP7070392B2 (ja) * | 2018-12-25 | 2022-05-18 | 株式会社デンソー | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664453A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1981
- 1981-12-14 JP JP20124281A patent/JPS58102539A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664453A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58102539A (ja) | 1983-06-18 |
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