JP7070392B2 - 半導体装置の製造方法 - Google Patents

Description

本明細書に開示の技術は、半導体装置の製造方法に関する。

特許文献１に開示の半導体装置の製造方法では、表面にトレンチを有する半導体基板のトレンチ内にゲート電極を形成する。次に、ゲート電極の表面と半導体基板の表面を覆う層間絶縁膜を形成する。次に、層間絶縁膜を覆うようにマスクを形成し、マスクをパターニングする。マスクをパターニングする工程では、トレンチの上部にマスクを残し、トレンチが設けられていない部分の上部のマスクを除去して開口部を形成する。次に、マスクを介して層間絶縁膜をエッチングする。マスクの開口部内では、層間絶縁膜がエッチングされて除去される。したがって、トレンチが設けられていない部分で、半導体基板の表面が露出する。トレンチの上部の層間絶縁膜は、マスクによって覆われているので、エッチングされずに残存する。その結果、トレンチ内のゲート電極の表面が層間絶縁膜に覆われており、トレンチが設けられていない部分で半導体基板の表面が露出している構造が得られる。その後、半導体基板の表面に接する上部電極が形成される。層間絶縁膜によって、上部電極がゲート電極から絶縁される。

特開２００３－３３８６２７号公報

特許文献１の製造方法では、トレンチの上部に層間絶縁膜が残存するように、トレンチの位置とマスクパターンの位置を正確に合わせる必要がある。マスクパターンの位置精度は、マスクをパターニングする際に用いるステッパーの位置精度（パターンを投影するときの位置精度）に依存する。トレンチとマスクパターンの間で位置がずれると、トレンチの上部の層間絶縁膜がエッチングされて、層間絶縁膜からゲート電極が露出するおそれがある。特に、近年では、半導体装置の微細化により位置ずれのマージンが減っており、微小な位置ずれでも問題となる。本明細書では、より正確にトレンチの上部に層間絶縁膜を残存させることが可能な半導体装置の製造方法を提案する。

本明細書が開示する半導体装置の製造方法は、ゲート電極形成工程と、層間絶縁膜形成工程と、調整層形成工程と、エッチング工程を有する。前記ゲート電極形成工程では、表面にトレンチを有する半導体基板の前記トレンチ内にゲート電極を形成する。この工程では、前記ゲート電極の表面に凹部が形成されるように前記ゲート電極を形成する。前記層間絶縁膜形成工程では、前記ゲート電極の前記表面と前記半導体基板の前記表面を覆う層間絶縁膜を形成する。この工程では、前記ゲート電極の前記凹部に沿って前記層間絶縁膜の表面に凹部が形成されるように前記層間絶縁膜を形成する。前記調整層形成工程では、調整層を前記層間絶縁膜の前記凹部内に形成する。この工程では、前記ゲート電極の上部の前記調整層の厚みが前記半導体基板の前記表面の上部の前記調整層の厚みよりも厚くなるように前記調整層を形成する。前記エッチング工程では、前記調整層に対するエッチングレートが前記層間絶縁膜に対するエッチングレートよりも遅い条件で前記調整層と前記層間絶縁膜をエッチングすることによって、前記調整層を除去し、前記半導体基板の前記表面を覆う部分の前記層間絶縁膜の少なくとも一部を除去して前記半導体基板の前記表面を露出させ、前記ゲート電極の上部に前記層間絶縁膜を残存させる。

なお、上記の「半導体基板の表面の上部の調整層の厚み」は、トレンチが設けられていない位置の半導体基板の表面の上部の調整層の厚みを意味する。また、調整層は、凹部内のみに形成してもよいし、凹部内とその外部（すなわち、トレンチが設けられていない位置の半導体基板の表面の上部）を含む範囲に形成してもよい。凹部の外部に調整層を形成しない場合には、「半導体基板の表面の上部の調整層の厚み」はゼロであるので、ゲート電極の上部の調整層の厚みが半導体基板の表面の上部の調整層の厚み（すなわち、ゼロ）よりも厚いことになる。

この製造方法では、ゲート電極形成工程で、ゲート電極の表面に凹部が形成されるようにゲート電極を形成する。ゲート電極の表面には、容易に凹部を形成することができる。例えば、トレンチ内に一般的な方法でゲート電極を形成すると、ゲート電極の表面にトレンチに沿って凹部が形成される。次に、層間絶縁膜形成工程で、ゲート電極の凹部に沿って層間絶縁膜の表面に凹部が形成されるように層間絶縁膜を形成する。次に、調整層形成工程で、調整層を層間絶縁膜の凹部内に形成する。次に、エッチング工程で、調整層に対するエッチングレートが層間絶縁膜に対するエッチングレートよりも遅い条件で調整層と層間絶縁膜をエッチングする。このとき、調整層の下部の層間絶縁膜は、調整層が除去された段階でエッチングされる。ゲート電極の上部の調整層の厚みが半導体基板の表面の上部の調整層の厚みよりも厚いので、ゲート電極の上部の層間絶縁膜に対するエッチングが開始されるタイミングが、半導体基板の表面の上部の層間絶縁膜に対するエッチングが開始されるタイミングよりも遅くなる。その結果、半導体基板の表面を露出させる一方で、ゲート電極の上部に層間絶縁膜を残存させることができる。この方法によれば、ゲート電極の凹部の上部に層間絶縁膜を残存させることができる。すなわち、ゲート電極の上部に自己整合的に層間絶縁膜が残存する。このため、ゲート電極（すなわち、トレンチ）と層間絶縁膜の位置ずれがほとんど生じない。この製造方法によれば、トレンチの上部に層間絶縁膜を正確に形成することができる。

実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例１の製造方法の説明図。 実施例２の製造方法の説明図（図５に対応する工程の説明図）。 実施例３の製造方法の説明図（図５に対応する工程の説明図）。 実施例４の製造方法の説明図（図５に対応する工程の説明図）。 実施例４の製造方法の説明図（図５に対応する工程の説明図）。

以下に説明する実施例１の製造方法では、トレンチ型のゲート電極を有する半導体装置を製造する。トレンチ型のゲート電極を有する半導体装置には、例えば、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）、ＩＧＢＴ（insulated gate bipolar transistor）等が含まれる。なお、実施例１の製造方法は、ゲート電極、層間絶縁膜、及び、上部電極を形成する工程に特徴を有するので、以下ではこれらの工程について説明する。

図１に示すように、半導体基板１２の表面１２ａを選択的にエッチングすることによって、表面１２ａにトレンチ１４を形成する。なお、半導体基板１２の内部にはｐ型、ｎ型の拡散層が設けられているが、拡散層の図示は省略されている。

次に、図２に示すように、トレンチ１４の内面と半導体基板１２の表面１２ａにポリシリコン層１６を成長させる。ポリシリコン層１６は、トレンチ１４の内面と半導体基板１２の表面１２ａに略均一に成長する。トレンチ１４内ではポリシリコン層１６が隙間なく成長し、トレンチ１４全体がポリシリコン層１６によって埋め込まれる。また、ポリシリコン層１６がトレンチ１４の内面と半導体基板１２の表面１２ａに略均一に成長した結果、トレンチ１４の上部のポリシリコン層１６の表面に凹部１６ａが形成される。凹部１６ａは、トレンチ１４に沿って伸びている。

次に、図３に示すように、ポリシリコン層１６をエッチングする。ここでは、半導体基板１２の表面１２ａ（すなわち、トレンチ１４が設けられていない位置の表面１２ａ）が露出し、トレンチ１４内にポリシリコン層１６が残存するようにエッチングを行う。トレンチ１４内に残存するポリシリコン層１６が、ゲート電極１８となる。ゲート電極１８の表面は、トレンチ１４内に位置している。ゲート電極１８の表面には、図２に示すポリシリコン層１６の表面の凹部１６ａに倣って、凹部１８ａが残る。凹部１８ａは、トレンチ１４の幅方向中心部ほど深くなっている。

次に、図４に示すように、ゲート電極１８の表面と半導体基板１２の表面１２ａを覆うように、層間絶縁膜２０（例えば、酸化シリコン膜）を形成する。層間絶縁膜２０の表面には、ゲート電極１８の表面の凹部１８ａに倣って、凹部２０ａが形成される。

次に、図５に示すように、スピンコートによって層間絶縁膜２０の表面にレジスト２２を塗布する。ここでは、凹部２０ａ内のみにレジスト２２が残存し、凹部２０ａの外部の層間絶縁膜２０の表面にレジスト２２が残存しないように、レジスト２２を塗布する。また、ここでは、レジスト２２の表面が、層間絶縁膜２０の表面と連続する平坦面となるようにレジスト２２を形成する。凹部２０ａ内にレジスト２２を塗布したら、レジスト２２を硬化させる。

次に、層間絶縁膜２０とレジスト２２をエッチング可能なエッチング剤によって、層間絶縁膜２０とレジスト２２をエッチングする。ここでは、レジスト２２に対するエッチングレートが、層間絶縁膜２０に対するエッチングレートよりも遅いエッチング剤を用いる。半導体基板１２の表面１２ａの上部では、層間絶縁膜２０がレジスト２２に覆われていないので、層間絶縁膜２０がエッチングされる。他方、ゲート電極１８の上部では、層間絶縁膜２０がレジスト２２に覆われているので、レジスト２２が最初にエッチングされる。ゲート電極１８の上部では、レジスト２２が除去されると、その下の層間絶縁膜２０がエッチングされる。レジスト２２に対するエッチングレートが層間絶縁膜２０に対するエッチングレートよりも遅いので、ゲート電極１８の上部では、半導体基板１２の表面１２ａの上部よりも遅くエッチングが進行する。ここでは、図６に示すように、レジスト２２全体が除去されるまで、エッチングを行う。また、図６に示すように、半導体基板１２の表面１２ａを覆う層間絶縁膜２０が除去されて表面１２ａが露出するまでエッチングを行う。また、図６に示すように、ゲート電極１８の上部に層間絶縁膜２０が残存している状態で、エッチングを停止する。より詳細には、半導体基板１２の表面１２ａ全体が露出し、ゲート電極１８上のみに層間絶縁膜２０が残存している状態で、エッチングを停止する。

なお、図５に示すように、凹部２０ａは、トレンチ１４の幅方向中心部ほど深くなっている。このため、レジスト２２は、トレンチ１４の幅方向中心部ほど厚くなっている。このため、図６に示すように、ゲート電極１８上に残存する層間絶縁膜２０は、トレンチ１４の幅方向中心部ほど厚くなっている。その結果、層間絶縁膜２０の表面形状が、上方向に突出する凸形状となる。

次に、図７に示すように、半導体基板１２の表面１２ａと層間絶縁膜２０を覆うように、上部電極２４を形成する。より詳細には、まず、半導体基板１２の表面１２ａと層間絶縁膜２０を覆うように、高融点金属層２４ａを形成する。次に、高融点金属層２４ａを覆うように、主要金属層２４ｂを形成する。高融点金属層２４ａと主要金属層２４ｂによって、上部電極２４が形成される。上部電極２４は、半導体基板１２の表面１２ａにオーミック接触する。また、上部電極２４は、層間絶縁膜２０によってゲート電極１８から絶縁される。

以上に説明したように、実施例１の製造方法では、ゲート電極１８の表面の凹部１８ａ（図３参照）に起因して形成された層間絶縁膜２０の表面の凹部２０ａ（図４、５参照）の内部にエッチングレートが遅いレジスト２２を形成することで、ゲート電極１８の上部での層間絶縁膜２０のエッチングを遅らせる。これによって、図６に示すように、ゲート電極１８（すなわち、トレンチ１４）の上部に層間絶縁膜２０を残存させる。このため、ゲート電極１８の上部に自己整合的に層間絶縁膜２０が残存し、ゲート電極１８と層間絶縁膜２０の相対的な位置ずれを防止することができる。このため、図７に示すように、ゲート電極１８の表面を確実に層間絶縁膜２０で覆うことができ、ゲート電極１８と上部電極２４の間の短絡を防止することができる。

また、この製造方法によれば、層間絶縁膜２０とゲート電極１８（すなわち、トレンチ１４）との間の位置ずれがほとんど生じないため、層間絶縁膜２０の幅を従来よりも狭くすることができる。例えば、図７に示すように、層間絶縁膜２０とトレンチ１４の幅を略同一とすることができる。これによって、半導体基板１２と上部電極２４の間の接触面積を広くし、これらの間のコンタクト抵抗を低減することができる。

また、この製造方法によれば、ゲート電極１８上に残存する層間絶縁膜２０の表面形状を、上側（上部電極２４側）に向かって突出する凸形状とすることができる。仮に層間絶縁膜２０の表面形状が凹形状である場合には、層間絶縁膜２０上に上部電極２４を形成するときに、凹形状内に上部電極２４が十分に充填されず、凹形状内にボイドが形成されるおそれがある。これに対し、図７のように層間絶縁膜２０の表面形状が凸形状であると、上部電極２４と層間絶縁膜２０の界面にボイドが形成され難い。これによって、半導体装置の信頼性が向上する。

実施例１では、図５のように、凹部２０ａ内のみにレジスト２２を形成した。これに対し、実施例２では、図８のように、凹部２０ａ内だけでなく、層間絶縁膜２０の表面全体を覆うようにレジスト２２を形成する。ここでは、レジスト２２の表面が略平坦となるようにレジスト２２を形成する。このようにレジスト２２を形成すると、ゲート電極１８の上部（すなわち、凹部２０ａの上部）のレジスト２２が、半導体基板１２の表面１２ａの上部のレジスト２２よりも厚くなる。したがって、エッチング工程において、ゲート電極１８の上部の層間絶縁膜２０よりも、半導体基板１２の表面１２ａの上部の層間絶縁膜２０を速くエッチングすることができる。したがって、実施例１と同様に、半導体基板１２の表面１２ａを露出させながら、ゲート電極１８上に層間絶縁膜２０を残存させることができる。その後、実施例１と同様にして、上部電極２４を形成する。

実施例１では、図５のように、凹部２０ａ内のレジスト２２の表面が平面であった。これに対し、実施例３では、図９のように、凹部２０ａ内のレジスト２２の表面が上方向に突出する凸形状を有している。層間絶縁膜２０が疎水性を有する場合には、レジスト２２を塗布するときにレジスト２２が層間絶縁膜２０からはじかれる。この場合、図９のように、凹部２０ａ内のレジスト２２の表面形状が、上方向に突出する凸形状となる。図９のようにレジスト２２が形成されても、実施例１と同様に、エッチング工程において、半導体基板１２の表面１２ａを露出させながら、ゲート電極１８上に層間絶縁膜２０を残存させることができる。その後、実施例１と同様にして、上部電極２４を形成する。

実施例４では、エッチング速度を調整する調整層として、レジスト２２の代わりに金属膜４０を用いる。実施例４では、まず、図１０のように、凹部２０ａの内部を含む層間絶縁膜２０の表面全体に、金属膜４０を形成する。金属膜４０は、スパッタリング等によって形成する。金属膜４０は略均一な厚さで形成されるので、凹部２０ａの上部の金属膜４０の表面に凹部が形成される。次に、図１１に示すように、金属膜４０の表面を研磨（例えば、ＣＭＰ（chemical mechanical polish）等）することによって平坦化する。その結果、ゲート電極１８の上部（凹部２０ａの上部）の金属膜４０が、半導体基板１２の表面１２ａの上部の金属膜４０よりも厚くなる。その後、金属膜４０のエッチングレートが層間絶縁膜２０のエッチングレートよりも遅くなる条件で金属膜４０と層間絶縁膜２０をエッチングすることで、半導体基板１２の表面１２ａを露出させながら、ゲート電極１８上に層間絶縁膜２０を残存させることができる。その後、実施例１と同様にして、上部電極２４を形成する。

なお、実施例４では、エッチング速度を調整する調整層として金属膜４０を用いたが、調整層としてリフロー性の高い絶縁膜（例えば、ＢＰＳＧ（Boro-Phospho Silicate Glass））を用いてもよい。

また、上述した実施例１～４において、調整層として、スプレーで塗布することによって金属膜や有機系薄膜を形成してもよい。

また、上述した実施例では、エッチング後に半導体基板１２の表面１２ａが層間絶縁膜２０に覆われていなかったが、エッチング後にトレンチ１４近傍の表面１２ａが層間絶縁膜２０に覆われていてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１２ ：半導体基板
１４ ：トレンチ
１６ ：ポリシリコン層
１６ａ ：凹部
１８ ：ゲート電極
１８ａ ：凹部
２０ ：層間絶縁膜
２０ａ ：凹部
２２ ：レジスト
２４ ：上部電極

Claims (1)

1. 半導体装置の製造方法であって、
   表面にトレンチを有する半導体基板の前記トレンチ内にゲート電極を形成する工程であって、前記ゲート電極の表面に凹部が形成されるように前記ゲート電極を形成する工程と、
   前記ゲート電極の前記表面と前記半導体基板の前記表面を覆う層間絶縁膜を形成する工程であって、前記ゲート電極の前記凹部に沿って前記層間絶縁膜の表面に凹部が形成されるように前記層間絶縁膜を形成する工程と、
   調整層を前記層間絶縁膜の前記凹部内に形成する工程であって、前記ゲート電極の上部の前記調整層の厚みが前記半導体基板の前記表面の上部の前記調整層の厚みよりも厚くなるように前記調整層を形成する工程と、
   前記調整層に対するエッチングレートが前記層間絶縁膜に対するエッチングレートよりも遅い条件で前記調整層と前記層間絶縁膜をエッチングすることによって、前記調整層を除去し、前記半導体基板の前記表面を覆う部分の前記層間絶縁膜の少なくとも一部を除去して前記半導体基板の前記表面を露出させ、前記ゲート電極の上部に前記層間絶縁膜を残存させる工程、
   を有する製造方法。

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