KR100647394B1 - 반도체소자의 모스펫 형성방법 - Google Patents

반도체소자의 모스펫 형성방법 Download PDF

Info

Publication number
KR100647394B1
KR100647394B1 KR1020000046435A KR20000046435A KR100647394B1 KR 100647394 B1 KR100647394 B1 KR 100647394B1 KR 1020000046435 A KR1020000046435 A KR 1020000046435A KR 20000046435 A KR20000046435 A KR 20000046435A KR 100647394 B1 KR100647394 B1 KR 100647394B1
Authority
KR
South Korea
Prior art keywords
forming
epitaxial layer
silicon epitaxial
junction region
gate electrode
Prior art date
Application number
KR1020000046435A
Other languages
English (en)
Other versions
KR20020013071A (ko
Inventor
홍성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000046435A priority Critical patent/KR100647394B1/ko
Publication of KR20020013071A publication Critical patent/KR20020013071A/ko
Application granted granted Critical
Publication of KR100647394B1 publication Critical patent/KR100647394B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체소자의 모스펫 형성방법에 관한 것으로,
반도체기판에 엔형 실리콘 에피택셜층으로 소오스 접합영역을 형성하는 공정과, 상기 엔형 실리콘 에피택셜층 상부에 피형 실리콘 에피택셜층을 적층하는 공정과, 상기 피형 실리콘 에피택셜층을 패터닝하여 채널 층을 형성하되, 상기 엔형 실리콘 에피택셜층 상부로 일정두께 남기고 실시하는 공정과, 전체표면상부에 게이트산화막과, 게이트전극용 도전체를 증착하고 패터닝하여 상기 채널 측면으로 게이트전극을 형성하는 공정과, 상기 게이트전극을 노출시키는 제1층간절연막을 형성하는 공정과, 상기 채널층 상부에 접속되는 엔형 폴리실리콘으로 드레인 접합영역을 형성하는 공정과, 전체표면상부에 제2층간절연막을 적층하고 평탄화시키는 공정과, 상기 드레인 접합영역, 소오스 접합영역 및 게이트전극에 각각 접속되는 드레인 콘택플러그, 소오스 콘택플러그 및 게이트 콘택플러그를 형성하는 공정으로 트랜지스터를 형성하여 바디 바이어스를 인가할 수 있도록 바디 콘택,즉 벌크 콘택을 형성할 수 있도록 함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 모스펫 형성방법{A method for forming a MOSFET of semiconductor device}
도 1 은 종래기술에 따른 수직구조의 모스펫 형성방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 모스펫 형성방법을 도시한 단면도.
도 3 은 본 발명에 따라 형성된 모스펫의 전압/전류 특성을 도시한 그래프도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판
13,23 : 소오스 접합영역, 엔형 에피택셜 폴리실리콘
15,25 : 채널 층, 피형 에피택셜 폴리실리콘
17,29 : 드레인 접합영역, 엔형 폴리실리콘
18,26 : 게이트산화막 19,27 : 게이트전극
28 : 제1층간절연막 30 : 제2층간절연막
31 : 드레인 콘택플러그 33 : 소오스/벌크 콘택플러그
35 : 게이트 콘택플러그
본 발명은 반도체소자의 모스펫 형성방법에 관한 것으로, 특히 수직한 메모리 셀을 구현하기 위하여 필요한 수직 구조의 모스펫 소자의 단점인 플로팅 바디 이펙트 ( floating body effect )를 제거하기 위한 것이다. 즉, 수직구조의 무스펙에 바디 콘택 ( body contact )을 형성함으로써 플로팅 바디 이펙트를 제거하기 위한 모스펫을 제조하는 기술에 관한 것이다.
통상의 모스펫과 마찬가지로, 기둥의 아래를 소오스로 연결하고 기둥의 윗부분을 드레인으로 하며, 수직 기둥을 감싸고 있는 폴리실리콘층을 게이트로 연결하면 전기적 신호에 의하여 모스펫이 동작한다.
도 1 은 종래기술에 따른 반도체소자의 모스펫 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 원기둥형태의 수직구조를 갖는 채널이 형성된다.
이때, 상기 채널은 상기 반도체기판(11) 상측으로부터 소오스 접합영역(13), 채널 층(15) 및 드레인 접합영역(17)의 적층구조로 형성되되, 반도체기판(11)을 식각하여 형성하거나 상기 반도체기판(11) 상측 일부분을 노출시켜 에피택셜 방법으로 성장시킬수 있다.
그 다음, 상기 수직 채널구조를 감싸도록 게이트산화막(18)과 게이트전극(19)을 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 모스펫 형성방법은, 통상의 수직 구조를 갖는 원통형의 채널에는 바디 콘택을 형성하기가 매우 어렵다. 따라서, 채널이 완전히 공핍 ( deplete ) 되지 않은 소자에서는 핫 캐리어 효과 ( hot carrier effect )에서 발생한 홀이 소오스 부근에 쌓이게 되고 어느 일정 전압에 달하면 쌓였던 홀이 소오스 쪽으로 한꺼번에 흐르게 되는 브레이크 다운 ( breakdown ) 현상을 보이게 된다. 그로인하여, 기존의 수직 구조 모스펫은 높은 전압에서의 동작이 어렵다는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 수직구조의 채널이 구비되는 모스펫 소자의 플로팅 바디 이펙트를 제거하여 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 모스펫 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 모스펫 형성방법은,
반도체기판에 엔형 실리콘 에피택셜층으로 소오스 접합영역을 형성하는 공정과,
상기 엔형 실리콘 에피택셜층 상부에 피형 실리콘 에피택셜층을 적층하는 공정과,
상기 피형 실리콘 에피택셜층을 패터닝하여 채널 층을 형성하되, 상기 엔형 실리콘 에피택셜층 상부로 일정두께 남기고 실시하는 공정과,
전체표면상부에 게이트산화막과, 게이트전극용 도전체를 증착하고 패터닝하여 상기 채널 측면으로 게이트전극을 형성하는 공정과,
상기 게이트전극을 노출시키는 제1층간절연막을 형성하는 공정과,
상기 채널층 상부에 접속되는 엔형 폴리실리콘으로 드레인 접합영역을 형성하는 공정과,
전체표면상부에 제2층간절연막을 적층하고 평탄화시키는 공정과,
상기 드레인 접합영역, 소오스 접합영역 및 게이트전극에 각각 접속되는 드레인 콘택플러그, 소오스 콘택플러그 및 게이트 콘택플러그를 형성하는 공정으로 트랜지스터를 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 모스펫 형성방법을 도시한 단면도이다.
먼저, 반도체기판(21)에 엔형 실리콘 에피택셜층(23)을 형성한다.
그리고, 상기 엔형 실리콘 에피택셜층(23) 상부에 피형 실리콘 에피택셜층(25)을 적층한다.
이때, 상기 피형 실리콘 에피택셜층(25)은 엔-모스펫을 형성하기 위하여 피형으로 형성한 것이다. (도 2a)
그 다음, 채널 구조 상부만을 차광하는 노광마스크를 이용한 사진식각공정으 로 상기 피형 실리콘 에피택셜층(25)을 식각하되, 상기 엔형 실리콘 에피택셜층(21) 상부로 일정두께 남기고 실시한다.
여기서, 상기 사진식각공정시 식각되어 남고 후속공정으로 게이트전극으로 노출되는 부분은 소오스 접합영역으로 사용된다.
그리고, 상기 사진식각공정시 식각되지않고 남는 부분은 후속공정으로 상측에 엔형 폴리실리콘층(29)이 접속되어 구비된 드레인 접합영역을 형성하게 된다. (도 2b)
그 다음, 전체표면상부에 게이트산화막(26)과, 게이트전극용 도전체를 증착하고 이를 평탄화식각한다.
그리고, 이를 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 패터닝하여 게이트전극(27)을 형성한다.
이때, 상기 게이트전극(27)은 상기 수직구조의 피형 실리콘 에피택셜층(25)으로 구비되는 채널의 측면으로 형성되되, 수직구조의 채널, 즉 피형 실리콘 에피택셜층(25)은 드레인 접합영역의 역할을 하며 게이트전극(27)으로 도포되지않는 부분은 피형 실리콘 에피택셜층(25)은 소오스 접합영역의 역할을 하게 된다. (도 2c)
그 다음, 전체표면상부에 제1층간절연막(28)을 형성한다. 이때, 상기 제1층간절연막(28)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 사진식각공정시 식각되지않고 남는 부분 상측에 엔형 폴리실리콘(29)이 접속되어 구비된 드레인 접합영역을 형성한다.
이때, 상기 엔형 폴리실리콘(29)은 채널 및 층간절연막이 구비되는 반도체기판 상부에 증착하고 그 상부에 질화막(도시안됨)을 증착한 다음, 이를 패터닝하여 형성한 것이다. (도 2d)
그 다음, 전체표면상부를 평탄화시키는 제2층간절연막(30)을 형성하고 콘택공정으로 상기 드레인 접합영역, 소오스 접합영역 및 게이트전극에 각각 접속되는 드레인 콘택플러그(31), 소오스/벌크 콘택플러그(33) 및 게이트 콘택플러그(35)를 형성함으로써 수직구조의 채널이 구비되는 모스펫을 형성한다. (도 2e)
상기한 바와같이 본 발명에 따른 반도체소자의 모스펫 형성방법은 다음과 같은 효과를 제공한다.
먼저, 종래기술에 따른 수직구조의 모스펫은 게이트가 채널영역을 감싸고 있는 구조로 되어 있기 때문에 소자의 동작 원리는 SOI 기판 위에 있는 수평구조의 모스펫에서의 동작과 흡사하기 때문에 벌크에 전압을 인가할 수 없는 구조로 되어 있다.
반면에, 본 발명에 따른 수직구조의 모스펫은 기존의 4단자, 즉 게이트 소노스/드레인 및 벌크와 같은 원리로 동작한다.
다시말하면, 종래기술에 따른 수직구조 모스펫에서는 벌크 콘택이 없기 때문에 바디 바이어스 인가가 어렵고 소자의 문턱전압을 조절하는데 제약이 있으며 또한 채널 기둥 내에 쌓인 홀이 일정 전압 이상 올라가게 되면 소오스 쪽으로 터널링되면서 브레이크다운 현상을 일으키기 때문에 드레인에 높은 전압을 인가할 수 없 다. 그러나, 본 발명에 따른 수직구조의 모스펫은 벌크 콘택을 형성할 수 있기 때문에 바디 바이어스 전압을 인가하며 동작시킬 수 있다.

Claims (2)

  1. 반도체기판에 엔형 실리콘 에피택셜층으로 소오스 접합영역을 형성하는 공정과,
    상기 엔형 실리콘 에피택셜층 상부에 피형 실리콘 에피택셜층을 적층하는 공정과,
    상기 피형 실리콘 에피택셜층을 패터닝하여 채널 층을 형성하되, 상기 엔형 실리콘 에피택셜층 상부로 일정두께 남기고 실시하는 공정과,
    전체표면상부에 게이트산화막과, 게이트전극용 도전체를 증착하고 패터닝하여 상기 채널 측면으로 게이트전극을 형성하는 공정과,
    상기 게이트전극을 노출시키는 제1층간절연막을 형성하는 공정과,
    상기 채널층 상부에 접속되는 엔형 폴리실리콘으로 드레인 접합영역을 형성하는 공정과,
    전체표면상부에 제2층간절연막을 적층하고 평탄화시키는 공정과,
    상기 드레인 접합영역, 소오스 접합영역 및 게이트전극에 각각 접속되는 드레인 콘택플러그, 소오스 콘택플러그 및 게이트 콘택플러그를 형성하는 공정으로 트랜지스터를 형성하는 공정을 포함하는 반도체소자의 모스펫 형성방법.
  2. 제 1 항에 있어서,
    상기 소오스 접합영역의 콘택은 바디 콘택 ( body contact ), 즉 벌크 콘택 ( bulk contact ) 과 같이 구비되는 것을 특징으로하는 반도체소자의 모스펫 형성방법.
KR1020000046435A 2000-08-10 2000-08-10 반도체소자의 모스펫 형성방법 KR100647394B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000046435A KR100647394B1 (ko) 2000-08-10 2000-08-10 반도체소자의 모스펫 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000046435A KR100647394B1 (ko) 2000-08-10 2000-08-10 반도체소자의 모스펫 형성방법

Publications (2)

Publication Number Publication Date
KR20020013071A KR20020013071A (ko) 2002-02-20
KR100647394B1 true KR100647394B1 (ko) 2006-11-17

Family

ID=19682703

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000046435A KR100647394B1 (ko) 2000-08-10 2000-08-10 반도체소자의 모스펫 형성방법

Country Status (1)

Country Link
KR (1) KR100647394B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111856236B (zh) * 2020-07-28 2022-07-12 哈尔滨工业大学 提取电子器件氧化层中负电荷的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275839A (ja) * 1993-03-19 1994-09-30 Nippon Steel Corp 縦型半導体素子の製造方法
JPH08172199A (ja) * 1994-12-20 1996-07-02 Citizen Watch Co Ltd 半導体装置とその製造方法
KR960026407A (ko) * 1994-12-07 1996-07-22 가나이 쯔또무 반도체집적회로장치 및 그 제조방법
KR20000014207A (ko) * 1998-08-18 2000-03-06 김덕중 트랜치 게이트 구조를 갖는 전력 모스펫 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275839A (ja) * 1993-03-19 1994-09-30 Nippon Steel Corp 縦型半導体素子の製造方法
KR960026407A (ko) * 1994-12-07 1996-07-22 가나이 쯔또무 반도체집적회로장치 및 그 제조방법
JPH08172199A (ja) * 1994-12-20 1996-07-02 Citizen Watch Co Ltd 半導体装置とその製造方法
KR20000014207A (ko) * 1998-08-18 2000-03-06 김덕중 트랜치 게이트 구조를 갖는 전력 모스펫 및 그 제조방법

Also Published As

Publication number Publication date
KR20020013071A (ko) 2002-02-20

Similar Documents

Publication Publication Date Title
JP4700043B2 (ja) 半導体素子の製造方法
KR100673133B1 (ko) 반도체 소자의 제조 방법
US7781274B2 (en) Multi-gate field effect transistor and method for manufacturing the same
US20080283960A1 (en) Production of a Carrier Wafer Contact in Trench Insulated Integrated Soi Circuits Having High-Voltage Components
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US8067799B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
US10886181B2 (en) Semiconductor device
US20150255335A1 (en) Integrated circuits including contacts for metal resistors and methods for fabricating the same
KR20220074921A (ko) Ldmos 소자 및 이의 제조방법
US6977203B2 (en) Method of forming narrow trenches in semiconductor substrates
KR100351894B1 (ko) 싱글 일렉트론 트랜지스터 제조방법
KR100647394B1 (ko) 반도체소자의 모스펫 형성방법
US7507630B2 (en) Method of fabricating a semiconductor device
KR20080071822A (ko) 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터 및 그제조방법
KR100263475B1 (ko) 반도체 소자의 구조 및 제조 방법
US6417033B1 (en) Method of fabricating a silicon island
KR100273319B1 (ko) 모스 트랜지스터 제조방법
US6383937B1 (en) Method of fabricating a silicon island
CN113782429B (zh) 用于掺杂区的导电通道的制造方法、沟槽型mosfet器件及其制造方法
KR101052871B1 (ko) 반도체 소자 및 그의 제조방법
CN111755335B (zh) 半导体结构及其形成方法
US6472274B1 (en) MOSFET with self-aligned channel edge implant and method
WO2023084851A1 (ja) 半導体装置
US6376331B1 (en) Method for manufacturing a semiconductor device
KR20060046879A (ko) 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee