KR100351894B1 - 싱글 일렉트론 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 도트의 균일성과 재현성을 향상시켜 소자의 신뢰성을 극대화하는데 적당한 싱글 일렉트론 트랜지스터 제조방법을 제공하기 위한 것으로, 본 발명의 싱글 일렉트론 트랜지스터 제조방법은 SOI웨이퍼의 실리콘층에 불순물 이온주입을 실시하여 소오스 및 드레인 영역을 형성하는 공정과, 상기 실리콘층을 패터닝하여 싱글 일렉트론 트랜지스터 형성영역을 정의하는 공정과, 상기 패터닝된 실리콘층상에 제 1 절연층을 형성한 후, 상기 제 1 절연층의 소정부분을 제거하여 상기 실리콘층을 소정부분 노출시키는 공정과, 상기 노출부위의 실리콘층을 식각하여 상기 SOI웨이퍼의 산화막이 노출되도록 트렌치를 형성하는 공정과, 상기 실리콘층의 식각부위에 제 2 절연층을 형성하는 공정과, 상기 트렌치내에 전도성 물질을 매립하여 도트를 형성하는 공정과, 상기 도트상에 제 3 절연층을 형성한 후, 상기 제 3 절연층상에 컨트롤 게이트를 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 싱글 일렉트론 트랜지스터 (Single Electron Transistor) 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 싱글 일렉트론 트랜지스터를 설명하기로 한다.
도 1은 싱글 일렉트론 트랜지스터의 구조를 도시한 것이다.
도 1과 같은 구조를 갖는 싱글 일렉트론 트랜지스터의 구조는 MOSFET와 거의 유사하다.
즉, 소오스, 드레인, 게이트라고 불리는 세개의 전극을 갖고 있으며, 게이트 전극에 인가된 전압에 의해 소오스에서 드레인으로의 전자의 흐름이 제어된다.
미설명 부호 "11"은 절연층이고, "12"는 도트, 그리고 "13"은 터널링 산화막을 지시한다.
이와 같은 싱글 일렉트론 트랜지스터는 구조적으로는 MOSFET와 유사하지만, 동작원리는 MOSFET와는 매우 상이하다.
도 2a 내지 2b는 싱글 일렉트론 트랜지스터의 동작원리를 설명하기 위한 도면이다.
드레인에 전압 Vg를 인가하면, 도 2a에 도시한 바와 같이, 소오스, 도트(dot) 및 드레인순으로 포텐셜 배열을 갖게 된다.
즉, 컨트롤 게이트에 전압을 인가하지 않고, 드레인에 포지티브(positive) 전압을 인가하면 싱글 일렉트론 트랜지스터의 도트는 포지티브 값을 갖게 된다. 따라서, 소오스 내에 있는 전자들은 도트의 인력(attractive force)를 받게 되어 전자가 도트 안으로 터널링(tunneling)된다.
따라서, 전자가 도트 안으로 들어가면 도 2b에 도시된 바와 같이, 도트의 포텐셜(potential)이 감소하게 된다.
이후, 컨트롤 게이트에 전압을 인가하게 되면 소오스 쪽에서 터널링되어 들어온 전자에 의해 낮아졌던 도트의 포텐셜(potential)이 다시 높아지게 되고, 그에 따라 상기 전자는 드레인 쪽으로 터널링된다.
그러나 상기와 같은 종래 싱글 일렉트론 트랜지스터는 도트의 균일성과 재현성이 떨어져서 소자의 신뢰성이 좋지 않은 문제점이 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 도트의 균일성과 재현성을 향상시켜 소자의 신뢰성을 극대화 하는데 적당한 싱글 일렉트론 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 싱글 일렉트론 트랜지스터의 구조 단면도
도 2는 종래 싱글 일렉트론 트랜지스터의 동작원리를 설명하기 위한 도면
도 3a 내지 3g는 본 발명 싱글 일렉트론 트랜지스터 제조방법을 설명하기 위한 공정 단면도
도 4는 도 3a 공정 수행 중 패터닝된 SOI 웨이퍼의 평면도
도면의 주요 부분에 대한 부호의 설명
31 : SOI 웨이퍼 31c : 실리콘층
35 : 제 2 절연층 36a : 도트
37 : 제 3 절연층 38a : 컨트롤 게이트
상기의 목적을 달성하기 위한 본 발명의 싱글 일렉트론 트랜지스터 제조 방법은 SOI웨이퍼의 실리콘층에 불순물 이온주입을 실시하여 소오스 및 드레인 영역을 형성하는 공정과, 상기 실리콘 층을 패터닝하여 싱글 일렉트론 트랜지스터 형성영역을 정의하는 공정과, 상기 패터닝된 실리콘 층상에 제 1 절연층을 형성한 후, 상기 제 1 절연층의 소정 부분을 제거하여 상기 실리콘 층을 소정 부분 노출시키는 공정과, 상기 노출 부위의 실리콘 층을 식각하여 상기 SOI웨이퍼의 산화막이 노출되도록 트렌치를 형성하는 공정과, 상기 실리콘층의 식각 부위에 제 2 절연층을 형성하는 공정과, 상기 트렌치 내에 전도성 물질을 매립하여 도트를 형성하는 공정과, 상기 도트 상에 제 3 절연층을 형성한 후, 상기 제 3 절연층 상에 컨트롤 게이트를 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 싱글 일렉트론 트랜지스터 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 3f는 본 발명의 싱글 일렉트론 트랜지스터 제조방법을 설명하기위한 공정 단면도이다.
도 3a에 도시한 바와 같이, 실리콘 기판(31a)상에 산화막(oxide)(31b)과 실리콘층(silicon)(31c)이 차례로 적층된 SOI(Silicon On Insulator) 웨이퍼(31)의 상기 실리콘층(31c)상에 마스크를 이용하여 싱글 일렉트론 트랜지스터의 소오스와 드레인이 형성될 영역에 이온주입을 실시한다.
이어, 상기 실리콘층(31c)을 선택적으로 제거하여 도 4에 도시한 바와 같이, 싱글 일렉트론 트랜지스터가 형성될 영역을 형성한다.
이어, 상기 실리콘층(31c)상에 제 1 절연층(32)을 형성한다.
그리고, 상기 제 1 절연층(32)상에 포토레지스트(33)를 도포한 후, 패터닝하여 도트가 형성될 영역을 정의(define)한다.
도 3b에 도시한 바와 같이, 상기 포토레지스트(33)를 마스크로 이용한 식각 공정으로 상기 제 1 절연층(32)을 식각한다.
이후, 상기 포토레지스트(33)를 제거한 후, 상기 식각된 제 1 절연층(32) 패턴을 마스크로 SOI 웨이퍼(31)의 실리콘층(31c)을 식각하여 도 3c에 도시한 바와 같이, 트렌치(34)를 형성한다.
이후, 상기 실리콘층(31c)의 식각된 부위에 터널링 산화막으로 사용될 제 2절연층(35)을 형성한다.
여기서, 상기 제 2 절연층(35)은 산화막으로서, 산화 공정을 통해 상기 실리콘층(31c)의 식각된 부위에만 성장시키며 상기 제 2 절연층(35)의 두께는 약 30Å이하가 되도록 조절한다.
이어, 도 3d에 도시한 바와 같이, 상기 트렌치(34)를 포함한 전면에 도트(DOT)형성을 위한 제 1 폴리실리콘층(36)을 형성한다.
도 3e에 도시한 바와 같이, 상기 제 1 폴리실리콘층(36)을 에치백하여 상기 트렌치(34)를 매립시켜 도트(36a)를 형성한다.
여기서, 상기 도트(DOT)의 사이즈는 대략 0.1×0.1㎛2정도가 되도록 한다.
한편, 상기 제 1 절연층(32)은 상기 도트 형성을 위한 에치백 공정시 소정 두께로 식각되는데, 상기 제 1 절연층(32)의 잔류 두께가 약 1500Å 정도가 되도록 조절하여 이후에 형성할 컨트롤 게이트와 상기 실리콘층(31c)이 전기적으로 절연되도록 한다.
도 3f에 도시한 바와 같이, 상기 도트(36a)상에 컨트롤 게이트의 게이트 절연막으로 사용될 제 3 절연층(37)을 약 100Å정도의 두께로 형성한다.
이후, 상기 제 3 절연층(37)을 포함한 전면에 컨트롤 게이트용 제 2 폴리실리콘층(38)을 형성한다.
이때, 상기 제 2 폴리실리콘층(38)의 두께는 약 1500Å정도로 조절한다.
이어, 도 3g에 도시한 바와 같이, 상기 제 2 폴리실리콘층(38)을 선택적으로 제거하여 컨트롤 게이트(38a)를 형성하면 본 발명의 싱글 일렉트론 트랜지스터의제조공정이 완료된다.
참고적으로, 상기 도트(36a) 양쪽의 실리콘층(31c)은 소오스와 드레인으로 사용된다.
이상 상술한 바와 같이, 본 발명의 싱글 일렉트론 트랜지스터 제조방법은 전체적인 공정이 단순하고, 도트(DOT)의 균일도 및 재현성을 개선시켜 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- SOI웨이퍼의 실리콘층에 불순물 이온주입을 실시하여 소오스 및 드레인 영역을 형성하는 공정과,상기 실리콘층을 패터닝하여 싱글 일렉트론 트랜지스터 형성영역을 정의하는 공정과,상기 패터닝된 실리콘층상에 제 1 절연층을 형성한 후, 상기 제 1 절연층의 소정부분을 제거하여 상기 실리콘층을 소정부분 노출시키는 공정과,상기 노출부위의 실리콘층을 식각하여 상기 SOI웨이퍼의 산화막이 노출되도록 트렌치를 형성하는 공정과,상기 실리콘층의 식각부위에 제 2 절연층을 형성하는 공정과,상기 트렌치내에 전도성 물질을 매립하여 도트를 형성하는 공정과,상기 도트상에 제 3 절연층을 형성한 후, 상기 제 3 절연층상에 컨트롤 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 싱글 일렉트론 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연층은 산화 공정을 통해 성장시키는 것을 특징으로 하는 싱글 일렉트론 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 전도성 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 싱글 일렉트론 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 도트를 형성하는 공정은,상기 제 2 절연층을 형성한 후, 상기 제 2 절연층을 포함한 전면에 폴리실리콘층을 형성하는 공정과,상기 제 2 절연층의 두께와 동일한 두께로 잔류하도록 상기 폴리실리콘층을 에치백하는 공정을 포함하여 이루어지는 것을 특징으로 하는 싱글 일렉트론 트랜지스터 제조방법.
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Payment date: 20050718 Year of fee payment: 4 |
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