KR0166504B1 - 반도체 소자의 미세 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 반도체 기판 상부에 소자분리 산화막과 활성영역을 형성하고, 활성영역 상부로 게이트 산화막과 게이트 전극 및 게이트 절연막을 차례로 형성하고, 상기 게이트 전극 양 측에 스페이서를 형성한 다음, 전체 상부에 전도성 다결정 실리콘막을 전면 도포하고, 게이트 절연막 상부가 노출되도록 상기 전도성 다결정 실리콘을 식각하여 활성층 영역에서 전도성 다결정 실리콘막의 상부가 노출되게 한 다음, 실리콘막 상부에만 증착되는 선택적 다결정 실리콘막을 증착하여 활성영역 상부에 다결정 실리콘막이 존재하도록 하되, 다결정 실리콘막의 증착두께를 조절하여 상기 선택적 다결정 실리콘막이 게이트 절연막 위로 연장되어 나오도록 함으로써 상부 콘택홀과의 중첩여유를 크게 확보할 수 있도록 하여 반도체 소자의 제조수율을 향상시킬 수 있는 방법이다.

Description

반도체 소자의 미세 콘택홀 형성방법

제1도 내지 제5도는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성 공정 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 소자분리 산화막

5 : 게이트 전극 7 : 스페이서

8 : 전도성 다결정 실리콘 9 : 감광막

10 : 선택적 다결정 실리콘 13 : 비트라인 전극

11,14 : 절연막 16 : 캐패시터 전극

본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 특히 실리콘막 위에서만 증착되는 선택적 다결정 실리콘막을 게이트 전극과 소자분리 산화막을 제외한 모든 활성층 영역에 증착되어 있는 다결정 실리콘막 상부에 증착하되, 선택적 다결정 실리콘의 증착두께를 조절하여 게이트 절연막 상부로 상기 선택적 다결정 실리콘이 연장되어 나오도록 함으로써 상부 콘택홀과의 중첩마진을 확보할 수 있게 하는 반도체 소자의 미세 콘택홀 형성방법에 관한 것이다.

일반적으로 반도체 소자가 점점 초고집적화 추세로 발전하면서 반도체 소자의 상부 도전체 콘택홀과 콘택홀이 형성되어질 하부 도전체 사이의 중첩 여유도가 작아지게 되고, 이로 인해 약간의 미스 얼라인(Misalign)이나 패턴의 축소로 인한 사이즈 변형이 일어나기만 해도 접합 누설 전류가 증가하게 되어 반도체 소자의 오동작을 일으키게 되는 문제점이 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 반도체 기판 상부에 소자분리 산화막과 활성영역을 형성하고, 상기 활성영역 상부로 게이트 산화막과 게이트 전극 및 게이트 절연막을 순차적으로 형성한 다음, 상기 게이트 전극 양 측에 스페이서를 공지의 기술로 형성한 후, 전체 상부에 전도성 다결정 실리콘막을 얇게 전면 도포하고, 상기 전도성 다결정 실리콘막 상부에 활성영역에 위치하는 감광막으로 형성하고, 상기 활성영역에 위치한 감광막을 식각 마스크로 사용하여 활성영역외에 위치한 상기 전도성 다결정 실리콘막을 제거한 다음, 상기 감광막을 에치백하여 활성영역의 전도성 다결정 실리콘의 상부가 노출되게 한 다음, 실리콘막 위에서만 선택적으로 증착되는 선택적 다결정 실리콘막을 증착하되, 상기 선택적 다결정 실리콘막의 증착두께를 조절하여 게이트 절연막 상부로 연장되어 나오는 선택적 다결정 실리콘의 패드길이를 조절함으로써 상부 콘택홀과의 중첩여유를 확보할 수 있는 반도체 소자의 미세 콘택홀 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 콘택홀 형성방법의 특징은 실리콘 기판 상부에 소자분리 산화막과 활성영역을 형성하는 공정과, 상기 반도체 기판의 활성영역 상부에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막상에 일련의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상부에 절연막을 형성하는 공정과, 상기 게이트 전극의 양 측에 스페이서를 형성하는 공정과, 전체구조 상부에 전도성 다결정 실리콘막을 얇게 증착하는 공정과, 전체구조 상부에 감광막을 증착하는 공정과, 상기 감광막이 활성층 영역에만 남아 있도록 활성층 형성 마스크를 사용하여 감광막을 식각하는 공정과, 상기 활성층 영역 상부에 남아있는 감광막을 식각 정지층으로 하여 상기 전도성 다결정 실리콘막을 식각하여 게이트 절연막 상부를 노출시키는 공정과, 상기 감광막을 에치백하여 활성층 영역의 전도성 다결정 실리콘막의 상부가 노출되도록 하는 공정과, 전체구조 상부에 선택적 다결정 실리콘을 증착하는 공정과, 전체구조 상부에 절연막을 증착하고 비트라인 접속 콘택홀을 형성하여 비트라인 전극을 형성하는 공정과, 전체구조 상부에 절연막을 증착하고 캐패시터 전극 형성용 콘택홀을 형성하여 캐패시터 전극을 형성하는 공정을 구비함에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법에 대한 상세한 설명을 하기로 한다.

제1도 내지 제5도는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법의 공정 단계를 도시한 도면이다.

먼저, 실리콘 기판(1)상에 소자분리 산화막(2)과 활성영역을 형성하고, 상기 활성영역 상부로 게이트 산화막(4)과 게이트 전극(5) 및 게이트 절연막(6)을 순차적으로 형성하고, 상기 게이트 전극(5)의 양 측에 스페이서(7)를 공지의 기술로 형성한 후, 전체 상부에 다결정 실리콘막(8)을 얇게 전면 도포한다. 다음, 전체구조 상부에 감광막(9)을 도포한 후, 활성층 영역 마스크를 사용하여 활성층 영역에만 감광막(9)이 남도록 사진 식각공정으로 감광막(9)을 식각한다.(제1도 참조)

다음, 상기 감광막(9)을 식각 정지층으로 활용하여 게이트 절연막(6) 상부가 노출되기까지 상기 전도성 다결정 실리콘막(8)을 비등방성 식각으로 제거한 후, 상기 감광막(9)을 에치백하되, 활성층 영역에 위치한 전도성 다결정 실리콘막(8)의 상부가 노출되기까지 식각한다. 이때, 상기 감광막을 에치백하여 제거할 경우, O₂플라즈마로 제거한다.(제2도 참조)

다음, 활성층 영역에 남아있는 감광막(9)을 식각 정지층으로 하여 게이트 절연막(6) 상부가 노출되기까지 상기 전도성 다결정 실리콘막(8)을 비등방성 또는 등방성 식각으로 제거한다.(제3도 참조)

다음, 실리콘 위에서만 증착되는 특성을 갖는 선택적 다결정 실리콘막(10)을 전체 상부에 도포하면, 제4도에 도시된 바와 같이, 선택적 다결정 실리콘(10)이 다결정 실리콘막(8) 상부에만 증착되어 섬(Island) 모양의 형태로 형성되어, 활성층 영역에서만 존재하게 된다.

이때, 상기 선택적 다결정 실리콘막(10)의 증착두께를 조절하면, 게이트 절연막(6)의 상부로 연장된 모양을 얻을 수 있게 된다. 즉, 상기 선택적 다결정 실리콘막(10)이 게이트 절연막(6)의 상부까지 연장되게 조절할 수 있도록 함으로써 상부 콘택홀과의 중첩 여유를 확보할 수 있게 되는 것이다. 또한, 선택적 다결정 실리콘막(10) 형성 후, 불순물 도핑을 실시하여 낮은 접합 저항값을 갖도록 한다.(제4도 참조)

이후, 공지의 기술로 전체 상부에 절연막(11)을 형성한 후, 비트라인 접속 콘택홀을 형성하여 비트라인 전극(13)을 형성하고, 전체 상부에 다시 절연막(14)을 형성하여 절연시킨 후, 캐패시터 접속 콘택홀을 형성하여 캐패시터 전극(16)을 형성한다.(제5도 참조)

상기 제5도에서 알 수 있는 바와 같이, 선택적 다결정 실리콘(10)의 패드가 게이트 절연막(6) 상부로 연장되어 나와 그 길이(연장된 길이 A) 만큼, 상부 콘택홀과 하부에 형성될 콘택홀과의 중첩 여유도를 더 확보할 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법은 반도체 기판 상부에 소자분리 산화막과 활성영역을 형성하고, 상기 활성영역 상부로 게이트 산화막, 게이트 전극, 게이트 절연막, 스페이서 등을 종래 기술로 순차적으로 형성한 다음, 전체 상부에 전도성 다결정 실리콘막을 전면 도포하고, 게이트 절연막 상부가 노출되도록 상기 전도성 다결정 실리콘을 식각하여 활성층 영역에서 다결정 실리콘막의 상부가 노출되게 한 다음, 실리콘막 상부에만 증착되는 선택적 다결정 실리콘막을 증착하여 활성영역 상부에 다결정 실리콘막이 존재하도록 하되, 다결정 실리콘막의 증착두께를 조절하여 상기 선택적 다결정 실리콘막이 게이트 절연막 위로 연장되어 나오도록 함으로써 상부 콘택홀과의 중첩여유를 크게 확보할 수 있도록 한다.

Claims (5)

1. 실리콘 기판 상부에 소자분리 산화막과 활성영역을 형성하는 공정과, 상기 반도체 기판의 활성영역 상부에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막상에 일련의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상부에 절연막을 형성하는 공정과, 상기 게이트 전극의 양 측에 스페이서를 형성하는 공정과, 전체구조 상부에 전도성 다결정 실리콘막을 얇게 증착하는 공정과, 전체구조 상부에 감광막을 증착하는 공정과, 상기 감광막이 활성층 영역에만 남아 있도록 활성층 형성 마스크를 사용하여 감광막을 식각하는 공정과, 상기 활성층 영역 상부에 남아있는 감광막을 식각 정지층으로 하여 상기 전도성 다결정 실리콘막을 식각하여 게이트 절연막 상부를 노출시키는 공정과, 상기 감광막을 에치백하여 활성층 영역의 전도성 다결정 실리콘막의 상부가 노출되도록 하는 공정과, 전체구조 상부에 선택적 다결정 실리콘을 증착하는 공정과, 전체구조 상부에 절연막을 증착하고 비트라인 접속 콘택홀을 형성하여 비트라인 전극을 형성하는 공정과, 전체구조 상부에 절연막을 증착하고 캐패시터 전극 형성용 콘택홀을 형성하여 캐패시터 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
2. 제1항에 있어서, 상기 선택적 다결정 실리콘막 증착시, 증착조건 및 증착두께를 조절하여 선택적 다결정 실리콘막이 게이트 절연막의 상부까지 연장되도록 하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
3. 제1항에 있어서, 상기 선택적 다결정 실리콘막을 증착한 후, 불순물 도핑을 실시하여 낮은 접합 저항값을 갖도록 하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
4. 제1항에 있어서, 상기 감광막을 에치백으로 제거할 시, O₂플라즈마로 제거하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
5. 제1항에 있어서, 상기 게이트 절연막의 상부가 노출되기까지 전도성 다결정 실리콘을 식각할 시, 비등방성 식각으로 하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.