KR950006342B1 - 배선막구조 및 그 제조방법 - Google Patents

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Description

배선막구조 및 그 제조방법

제1도는 종래 배선막을 형성하기 위한 간략한 레이아웃도.

제2도는 상기 제1도의 A-A'선을 잘라 본 단면도.

제3도는 본 발명에 의한 배선막을 형성하기 위한 간략한 제1레이아웃도.

제4a도 내지 제4d도는 상기 제3도의 레이아웃을 이용한 본 발명에 의한 배선막의 제조방법의 제1실시예를 나타낸 공정순서도.

제5도는 본 발명에 의한 배선막을 형성하기 위한 간략한 제2레이아웃도.

제6a도 내지 제6e도는 상기 제5도의 레이아웃을 이용한 본 발명에 의한 배선막을 제조방법의 제2실시예를 나타낸 공정순서도.

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체장치내의 배선막구조 및 그 제조방법에 관한 것이다.

집적회로의 소자가 미세화되고 고집적화 됨에 따라 다결정실리콘의 게이트전극이나 소오스 및 드레인 확산영역을 금속배선과 접속시켜 주기 위한 콘택트 홀(contact hole)의 면적이 매우 작아지고 있고, 또한 확산영역의 PN접합 깊이도 점점 얇아지게 되므로서 배선의 접촉저항이 증대되고, 배선형성에 따른 PN접합이 파괴되어 가는 것이 큰 문제로 대두되고 있다. 또한, 현실의 소자 미세화는 가로방향 치수의 축소가 주된 것이기 때문에 고집적화에 따라 표면단차의 어스팩트 비(aspect ratio)가 증대한다. 따라서, 일반적인 스퍼터링(sputtering) 법에 의해 형성되는 금속배선막의 피복력이 악화되어 배선이 단선되어지는 문제가 발생되고, 이로 인해 소자의 신뢰성을 크게 저하시키는 문제점이 발생된다.

제1도는 종래 배선막을 형성하기 위한 간략한 레이아웃도를 나타낸 도면이고, 제2도는 상기 제1도의 A-A'선을 잘라 본 단면도이다.

제1도를 참조하면, 참조부호 P1은 1차배선막의 패턴을 형성하기 위한 마스크 패턴을 P2는 상기 1차배선막을 다른 배선막과 연결시켜 주기 위한 콘택트 홀을 형성하기 위한 마스크 패턴을, A는 상기 콘택트 홀을 상기 1차배선막위에 얼라인(align)되도록 하기 위한 1차배선막의 여유분을 각각 나타낸다.

제2도를 참조하면, 상술한 바와 같은 마스크 패턴들을 적용하여 배선막을 형성한 것으로, 먼저 반도체기판(10)상에 도전층 예컨대 불순물이 도우핑된 다결정실리콘을 형성하고, 이 다결정실리콘을 상기 제1도의 마스크 패턴(P1)을 적용하여 패터닝함으로써 1차배선막(M1)을 형성한다. 이어서, 상기 1차배선막(M1)이 형성되어 있는 반도체기판 전면에 층간절연막(20)을 형성하고, 이 층간절연막(20) 위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴(상기 제1도의 마스크 패턴 P2)을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 층간절연막을 식감함으로써 원하는 부위에 금속배선을 위한 콘택트 홀(CH)을 형성한다. 상기 콘택트 홀(CH)이 형성되어 있는 결과물 전면에 금속층을 증착한 후, 패터닝함으로써 도시된 바와 같이 상기 1차 배선막과 연결되는 2차배선막(M2)을 형성한다. 여기서, 상기 1차배선막은 반도체 메모리소자인 DRAM의 워드라인(word line), 혹은 MOS트랜지스터의 게이트전극등과 같이 다결정실리콘을 사용하여 만들어지는 배선막이다.

상술한 바와 같은 종래 배선막의 형성방법은 다결정실리콘으로 만들어지는 상기 1차배선막 위에 콘택트홀을 형성하여, 이 콘택트 홀을 통한 금속층의 증착 및 패터닝공정을 실시함으로써 2차배선막을 형성하였다.

그러나, 상기 2차배선막을 상기 1차배선막과 연결시켜 주기 위한 콘택트 홀의 형성공정시, 상기 1차배선막의 폭(width)은 상기 콘택트 홀의 사이즈(size)보다 크게 만들어야 하는데(상기 제1도의 참조부호 A), 이것은 반도체소자의 고집적화와 디자인룰(design rule)의 감소에 따라 해결해야 할 문제점이다. 즉, 상기 콘택트 홀의 디자인룰이 상기 1차배선막의 디자인룰과 같거나, 혹은 커지게 되면, 상기 1차 및 2차배선막을 연결시키기 위한 콘택트 홀과, 1차배선막의 오버랩(overlap) 마이진(margin)이 부족하게 된다.

따라서, 상기 오버랩 마아진이 부족하게 될 경우, 혹은 상기 콘택트 홀이나 1차배선막이 미스얼라인(misalign)이 났을 경우, 상기 콘택트 홀의 형성공정시에 상기 1차배선막의 주변으로 상기 콘택트 홀이 형성되어, 상기 1차배선막의 하지막(下地膜)이 노출되게 되고, 이 상태에서 2차배선막을 증착할 경우 전류가 누설(漏泄)되는 문제점이 발생하게 됨으로써, 소자의 신뢰성을 저하시키게 된다.

따라서, 본 발명의 제1목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 다층배선구조에서 상부 및 하부 배선막을 연결시켜 주기 위한 콘택트 홀과 상기 하부 배선막의 공정 마아진을 확보할 수 있는 반도체장치를 제공하는데 있다.

본 발명의 제2목적은 신뢰성이 향상된 반도체장치를 제공하는데 있다.

본 발명의 제3목적은 상기 제1 및 제2목적의 반도체장치를 효율적으로 제조할 수 있는 반도체장치의 제조방법을 제공하는데 있다.

상기한 제1 및 제2목적을 달성하기 위하여 본 발명은 콘택트 홀을 통하여 상부 및 하부배선막이 연결되어 있는 반도체장치에 있어서, 상기 콘택트 홀내에 상기 하부배선막을 포함하는 것을 특징으로 한다.

상기한 제3목적을 달성하기 위한 본 발명의 제1실시예의 방법은 반도체기판상에 스트랩 패턴을 형성하는 공정과, 상기 스트랩 패턴위에 하부배선막을 형성하는 공정과, 상기 하부배선막의 형성후 결과물 전면에 제1층간절연막을 형성하는 공정과, 상기 하부배선막을 포함하도록 상기 제1층간절연막에 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀을 통하여 상기 하부배선막과 연결되는 상부배선막을 형성하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.

제3도는 본 발명에 의한 배선막을 형성하기 위한 간략한 제1레이아웃도이다.

제3도를 참조하면, 참조부호 SP는 스트랩(stap) 패턴을 형성하기 위한 마스크 패턴을, P1은 1차배선막의 패턴을 형성하기 위한 마스크 패턴을, P2는 상기 1차배선막을 다른 배선막과 연결시켜 주기 위한 콘택트 홀을 형성하기 위한 마스크 패턴을 각각 나타낸다.

제4a도 내지 제4d도는 상기 제3도의 레이아웃을 이용한 본 발명에 의한 배선막의 제조방법의 제1실시예를 나타낸 공정순서도이며, 이는 상기 제3도의 A-A'선을 잘라 본 단면도이다.

제4a도는 스트랩 패턴(SP1) 및 제1절연막(20)의 형성공정을 도시한 것으로, 먼저 소정의 결과물(예컨대 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막)이 형성되어 있는 반도체기판(10) 전면에 제1도전층, 예컨대 불순물이 도우핑된 다결정실리콘을 증착하고, 이 다결정실리콘을 상기 제3도의 마스크 패턴(SP)을 적용하여 패터닝함으로써, 도시된 바와 같이, 스트랩 패턴(SP1)을 형성한다. 이어서, 상기 스트랩 패턴을 형성하기 위한 마스크 패턴을 제거하고, 그 결과물 전면에 절연물질을 도포한 후 상기 스트랩 패턴을 감싸지 않는 절연물질을 제거함으로써, 도시된 바와 같은, 제1절연막(20) 예컨대 산화막을 형성한다. 여기서, 상기 트랩 패턴(SP1)은 종래기술에 문제시되던 것-하부 및 상부(혹은 1차 및 2차) 배선막의 연결을 위한 콘택트 홀의 형성시 반도체소자의 고집적화에 따른 충분한 공정 마아진을 확보하지 못하던 것을 방지하기 위하여 형성된 것으로, 상기 상부(혹은 2차) 배선막의 형성시(후속되는 공정으로 제4d도에 도시되어 있음) 상부 배선막과 연결된다.

제4b도는 1차배선막(M1) 및 제1층간절연막(21)의 형성공정을 도시한 것으로, 먼저 상기 제1절연막이 형성되어 있는 결과물 전면에 제2도전층, 예컨대 불순물이 도우핑된 다결정실리콘을 증착하고, 이 다결정실리콘을 상기 제3도의 마스크패턴(P1)을 적용하여 패터닝함으로써, 도시된 바와 같이, 1차배선막(M1)을 형성한다. 이어서, 상기 1차배선막을 형성하기 위한 마스크패턴을 제거한 후, 그 결과물 전면에 절연물질을 도포하여 제1층간절연막(21), 예컨대 산화막을 형성한다.

제4c도는 콘택트 홀(CH)의 형성공정을 도시한 것으로, 상기 제1층간절연막위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴(상기 제3도의 마스크 패턴 P2)을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 제1층간절연막 및 제1절연막을 식각함으로써 콘택트 홀(CH)을 형성한다. 이때, 상기 마스크 패턴(P2)을 상기 스트랩 패턴 부위에 얼라인되도록 하여 상기 1차배선막을 포함하는 콘택트 홀을 형성한다. 따라서 상기 층간절연막의 식각시, 상기 스트랩 패턴상에 형성된 1차배선막의 상부(21a) 뿐만 아니라, 상기 스트랩 패턴 상부(21b) 부위에도 상기 콘택트 홀이 형성되어야 하기 때문에 상기 1차배선막의 하단면 이하로 과도식각될 수 밖에 없다. 즉, 상기 콘택트 홀을 형성하기 위한 상기 제1층간절연막의 식각공정시, 상기 스트랩 패턴상에 형성된 1차배선막이 먼저 노출되면 상기 1차배선막의 식각은 거의 무시할 만큼 진행되고, 이와 동시에 상기 1차배선막을 중심으로 한 주위에는 지속적으로 식각이 진행되어 상기 스트랩 패턴을 노출시키게 된다. 여기에 추가로 과도식각을 실시한다 하더라도, 상기 스트랩 패턴의 크기가 상기 콘택트 홀의 사이즈보다 크기 때문에 반도체기판이 노출되는 문제는 없다. 따라서, 종래 상기 1차배선막위에 콘택트 홀을 형성하기 위하여, 1차배선막과 콘택트 홀의 오버랩 마아진을 주던 효과와 동일한 효과를 얻을 수 있다.

제4d도는 2차배선막(M2)의 형성공정을 도시한 것으로, 상기 콘택트 홀을 형성하기 위한 마스크 패턴을 제거한 후 결과물 전면에 금속층, 예컨대 알루미늄, 혹은 알루미늄 합금을 증착하고, 이 금속층을 패터닝함으로써, 도시된 바와 같이, 상기 콘택트 홀을 통하여 상기 1차 배선막과 연결되는 2차배선막(M2)을 형성한다.

제5도는 본 발명에 의한 배선막을 형성하기 위한 간략한 제2레이아웃도이다.

제5도를 참조하면, 참조부호 P1은 1차배선막의 패턴을 형성하기 위한 마스크 패턴을, SP는 스트랩 패턴을 형성하기 위한 마스크 패턴을, P2는 상기 1차배선막을 스트랩 패턴과 연결시켜 주기 위한 제1콘택트 홀을 형성하기 위한 마스크 패턴을, P3은 상기 스트랩 패턴을 다른 배선막과 연결시켜 주기 위한 제2콘택트 홀을 형성하기 위한 마스크 패턴을 각각 나타낸다.

제6a도 내지 제6e도는 상기 제5도의 레이아웃을 이용한 본 발명에 의한 배선막의 제조방법의 제2실시예를 나타낸 공정순서도이며, 이는 상기 제5도의 A-A' 선을 잘라 본 단면도이다.

제6a도는 1차배선막(M1)의 형성공정을 도시한 것으로, 먼저 소정의 결과물(예컨대 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막)이 형성되어 있는 반도체기판(10) 전면에 제1도전층, 예컨대 불순물이 도우핑된 다결정실리콘을 증착하고, 이 다결정실리콘을 상기 제5도의 마스크 패턴(P1)을 적용하여 패터닝함으로써, 도시된 바와 같이, 1차배선막(M1)을 형성한다.

제6b도는 제1층간절연막(21) 및 제1콘택트 홀(CH1)의 형성공정을 도시한 것으로, 먼저 상기 1차배선막을 형성하기 위한 마스크 패턴을 제거한 후, 그 결과물 전면에 절연물질을 도포하여 제1층간절연막(21), 예컨대 산화막을 형성한다. 이어서 상기 제1층간절연막위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴(상기 제5도의 마스크 패턴 P2)을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 제1층간절연막을 식감함으로써 제1콘택트 홀(CH1)을 형성한다. 이때, 상기 마스크 패턴(P2)을 상기 1차배선막 부위에 얼라인되도록 하여 상기 1차배선막을 포함하는 콘택트 홀을 형성한다.

제6c도는 스페이서(23)의 형성공정을 도시한 것으로, 상기 제1콘택트 홀을 형성하기 위한 마스크 패턴을 제거한 후 그 결과물 전면에 절연물질을 도포하고, 이 절연물질의 전표면에 대하여 이방성식각을 행함으로써 상기 1차배선막(M1)을 포함하는 제1콘택트 홀(CH1)의 내벽에, 도시된 바와 같은, 스페이서(23)를 형성한다. 여기서, 상기 스페이서는 상기 1차배선막과 상기 제1콘택트 홀의 미스얼라인 마이진을 확보하기 위하여 사용된다.

제6d도는 스트랩 패턴(SP1), 제2층간절연막(25) 및 제2콘택트 홀(CH2)의 형성공정을 도시한 것으로, 상기 스페이서(23)가 형성되어 있는 결과를 전면에 제2도전층, 예컨대 불순물이 동피된 다결정실리콘을 증착하고, 이 다결정실리콘을 상기 제5도의 마스크 패턴(SP)을 적용하여 패터닝함으로써, 도시된 바와 같이, 스트랩 패턴(SP1)을 형성한다. 이어서, 상기 스트랩 패턴을 형성하기 위한 마스크 패턴을 제거한 후 그 결과물 전면에 절연물질을 도포하여 제2층간절연막(25), 예컨대 산화막을 형성한 후, 상기 스트랩 패턴의 일부분을 노출시키기 위하여 상기 제2층간절연막위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴(상기 제5도의 마스크 패턴 P3)을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 제2층간절연막을 식감함으로써 제2콘택트 홀(CH2)을 형성한다. 여기서, 상기 제6d도의 단면도는 상기 제5도의 A-A'선을 잘라 본 단면도에, B-B'선을 잘라 본 단면도를 연결하여 도시한 것이다.

제6e도는 2차배선막(M2)의 형성공정을 도시한 것으로, 상기 제2콘택트 홀을 형성하기 위한 마스크 패턴을 제거한 후 결과물 전면에 금속층, 예컨대 알루미늄, 혹은 알루미늄 합금을 증착하고, 이 금속층을 패터닝함으로써, 도시된 바와 같이, 상기 스트랩 패턴을 통하여 상기 1차배선막과 연결되는 2차배선막(M2)을 형성한다.

상술한 바와 같이 본 발명의 실시예들에서는 단순히 상부(2차) 및 하부(1차) 배선막을 예로 들어 설명하였지만, 2층 이상의 다층구조에도 적용할 수 있음은 물론이다.

또한, DRAM의 구성요소인 트랜지스터의 게이트전극 및 MOS트랜지스터의 게이트전극을 상기 하부배선막으로 생각할 경우에도 본 발명을 적용할 수 있음은 물론이다.

또한, 본 발명을 상기 DRAM 및 MOS트랜지스터에만 적용하는데 그치지 않고, 본 발명의 기술적 사상이 한정하는 범위내로 확장하여 적용할 수 있음은 물론이다.

이상과 같이 본 발명에 의한 배선막 형성방법은, 상부 및 하부배선막을 연결시킴에 있어서, 도전층으로 구성되는 스트랩 패턴을 이용함으로써, 상기 하부배선막의 디자인룰을 최대로 확보할 수 있는 이점이 있다. 또한, 상기 상부 및 하부배선막을 연결시키기 위한 콘택트 홀의 형성시 상기 스트랩 패턴이 식각저지막으로 사용됨으로써, 상기 콘택트 홀의 형성을 위한 식각공정이 과도하게 진행되더라도, 이 과도식각으로 일어날 수 있는 문제를 극복할 수 있게 된다.

또한, 종래 반도체소자의 고집적화와 디자인룰의 감소에 따라, 상기 상부 및 하부배선막을 연결시키기 위한 콘택트 홀과, 하부배선막의 오버랩 마이진이 부족하던 것을, 상기 스트랩 패턴을 적용함으로써 상기 오버랩 마아진을 확보하지 않아도 되는 장점이 있다.

Claims (15)

1. 콘택트 홀을 통하여 상부 및 하부배선막이 연결되어 있는 반도체장치에 있어서, 상기 콘택트 홀 내에 상기 하부배선막을 포함하고, 상기 하부배선막의 하부에 절연막을 개재하여 상기 콘택트 홀보다 그 패턴 사이즈가 큰 스트랩 패턴을 구비하는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 스트랩 패턴은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 하부배선막은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체장치.
4. 반도체 기판 상에 형성된 하부배선막을 포함하는 제1콘택트 홀 ; 상기 제1콘택트 홀을 통하여 상기 하부배선막과 연결되는 스트랩 패턴 ; 상기 스트랩 패턴의 일부분을 노출시키기 위하여 형성된 제2콘택트 홀 ; 상기 제2콘택트 홀을 통하여 상기 스트랩 패턴과 연결되는 상부배선막을 구비하는 것을 특징으로 하는 반도체장치.
5. 제5항에 있어서, 상기 하부배선막을 포함하는 제1콘택트 홀의 내벽에 스페이서를 더 구비하는 것을 특징으로 하는 반도체장치.
6. 제6항에 있어서, 상기 스페이서는 산화막으로 구성되는 것을 특징으로 하는 반도체장치.
7. 제5항에 있어서, 상기 하부배선막 및 스트랩 패턴은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체장치.
8. 반도체기판 상에 스트랩 패턴을 형성하는 공정 ; 상기 스트랩 패턴 위에 하부배선막을 형성하는 공정 ; 상기 하부배선막의 형성후 결과물 전면에 제1층간절연막을 형성하는 공정 ; 상기 하부배선막을 포함하도록, 상기 제1층간절연막에 콘택트 홀을 형성하는 공정 및 상기 콘택트 홀을 통하여 상기 하부배선막과 연결되는 상부배선막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제9항에 있어서, 상기 스트랩 패턴 형성 후 결과물 전면에 절연막을 도포하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
10. 제9항에 있어서, 상기 스트랩 패턴의 사이즈가 상기 콘택트 홀의 사이즈보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
11. 제9항에 있어서, 상기 스트랩 패턴과 하부배선막은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체장치의 제조방법.
12. 반도체 기판 상에 하부배선막을 형성하는 공정 ; 상기 하부배선막의 형성후 결과물 전면에 제1층간절연막을 형성하는 공정 ; 상기 하부배선막을 포함하도록, 상기 제1층간절연막에 제1콘택트 홀을 형성하는 공정 ; 상기 제1콘택트 홀의 형성 후 결과물 전면에 제1도전층을 증착하여 스트랩 패턴을 형성하는 공정 ; 상기 스트랩 패턴 형성후 결과물 전면에 제2층간절연막을 형성하는 공정 ; 상기 스트랩 패턴의 일부분을 노출시키기 위하여, 상기 제2콘택트 홀을 통하여 상기 스트랩 패턴과 연결되는 상부배선막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
13. 제13항에 있어서, 상기 제1콘택트 홀의 형성 후, 결과물 전면에 절연물질을 도포하고, 이어서 상기 절연물질 전면에 대한 이방성 식각공정을 실시함으로써 상기 제1콘택트 홀의 내벽에 스페이서를 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
14. 제14항에 있어서, 상기 절연물질은 산화막인 것을 특징으로 하는 반도체장치의 제조방법.
15. 제13항에 있어서, 상기 하부배선막 및 스트랩 패턴은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체장치의 제조방법.