JP3052375B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3052375B2 JP3052375B2 JP2400152A JP40015290A JP3052375B2 JP 3052375 B2 JP3052375 B2 JP 3052375B2 JP 2400152 A JP2400152 A JP 2400152A JP 40015290 A JP40015290 A JP 40015290A JP 3052375 B2 JP3052375 B2 JP 3052375B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線用のコンタクトの製造方法に関するもの
である。
関し、特に配線用のコンタクトの製造方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路などにおいては層間絶縁
膜にコンタクトを開口したのち、直接アルミニウム配線
を形成してきた。
膜にコンタクトを開口したのち、直接アルミニウム配線
を形成してきた。
【０００３】高集積化につれてコンタクトサイズの微細
化や断面構造の複雑化により、コンタクトのアスペクト
比が大きくなっている。コンタクト開口側面でのアルミ
ニウム配線の段切れが問題となってきた。
化や断面構造の複雑化により、コンタクトのアスペクト
比が大きくなっている。コンタクト開口側面でのアルミ
ニウム配線の段切れが問題となってきた。
【０００４】その対策としてコンタクトにポリシリコン
を埋め込んでコンタクト周辺を平坦化し、配線の段切れ
を防止するようになった。
を埋め込んでコンタクト周辺を平坦化し、配線の段切れ
を防止するようになった。
【０００５】その一例について、図１２〜図１４を参照
して説明する。
して説明する。
【０００６】はじめに図１２に示すように、Ｐ型基板１
に熱酸化によるゲート酸化膜２を形成し、ポリシリコン
からなるゲート電極３を形成する。
に熱酸化によるゲート酸化膜２を形成し、ポリシリコン
からなるゲート電極３を形成する。
【０００７】つぎにゲート電極３をマスクとしてイオン
注入することによりソース−ドレインとなるＮ型拡散層
４を形成し、層間絶縁膜５を堆積して直径１μｍのコン
タクトを開口する。
注入することによりソース−ドレインとなるＮ型拡散層
４を形成し、層間絶縁膜５を堆積して直径１μｍのコン
タクトを開口する。
【０００８】つぎにＣＶＤ法によりコンタクトの半径よ
り厚い１μｍの燐ドープポリシリコン７を堆積する。
り厚い１μｍの燐ドープポリシリコン７を堆積する。
【０００９】つぎに図１３に示すように、塩素ガスプラ
ズマを用いたＲＩＥ法により燐ドープポリシリコン７を
エッチバックすることにより、層間絶縁膜５の表面を露
出しコンタクトにポリシリコン７を残す。このときのエ
ッチング速度は約１０００Å／分であるが、層間絶縁膜
の表面に燐ドープポリシリコン７が残ると配線ショート
の原因になるので、膜厚やエッチング速度のばらつきを
考慮して２０％程度のオーバーエッチングが必要にな
る。
ズマを用いたＲＩＥ法により燐ドープポリシリコン７を
エッチバックすることにより、層間絶縁膜５の表面を露
出しコンタクトにポリシリコン７を残す。このときのエ
ッチング速度は約１０００Å／分であるが、層間絶縁膜
の表面に燐ドープポリシリコン７が残ると配線ショート
の原因になるので、膜厚やエッチング速度のばらつきを
考慮して２０％程度のオーバーエッチングが必要にな
る。
【００１０】つぎに全面にアルミニウム９を堆積する。
【００１１】つぎに図１４に示すように、アルミニウム
９をパターニングすることにより素子部が完成する。
９をパターニングすることにより素子部が完成する。
【００１２】
【発明が解決しようとする課題】従来技術においてエッ
チバック制御により、製品歩留りが大きく左右されてい
た。
チバック制御により、製品歩留りが大きく左右されてい
た。
【００１３】燐ドープポリシリコンをエッチバックする
工程で、層間絶縁膜の一部が露出し始めると、燐ドープ
ポリシリコンの表面積が急速に減少してエッチング速度
が数倍に加速するというローディング効果が生じる。
工程で、層間絶縁膜の一部が露出し始めると、燐ドープ
ポリシリコンの表面積が急速に減少してエッチング速度
が数倍に加速するというローディング効果が生じる。
【００１４】ローディング効果によりコンタクト開口の
燐ドープポリシリコンが過剰にエッチングされる。
燐ドープポリシリコンが過剰にエッチングされる。
【００１５】最悪の場合は図１５に示すように、燐ドー
プポリシリコン７が薄くなったところからコンタクト開
口の一部が露出してエッチング損傷領域１４が形成され
る。エッチングが基板にまで達すると、プラズマ照射に
よる表面損傷のためリーク電流が増加して製品不良にな
る。
プポリシリコン７が薄くなったところからコンタクト開
口の一部が露出してエッチング損傷領域１４が形成され
る。エッチングが基板にまで達すると、プラズマ照射に
よる表面損傷のためリーク電流が増加して製品不良にな
る。
【００１６】このようにエッチング不足によるポリシリ
コン残りと、エッチング過剰による基板表面損傷との制
約から、エッチバックの微妙な制御性によって歩留りが
左右されるという問題があった。
コン残りと、エッチング過剰による基板表面損傷との制
約から、エッチバックの微妙な制御性によって歩留りが
左右されるという問題があった。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜の所定領域にコンタクトを開口する工程と、全
面に前記コンタクト孔の半径より薄い第１導電膜を堆積
する工程と、全面に第２の膜を堆積する工程と、前記第
１導電膜のエッチング速度よりも前記第２の膜のエッチ
ング速度の方が大きい条件でエッチバックして前記コン
タクト内に前記第２の膜の少なくとも一部を残し前記絶
縁膜上に前記第１導電膜の少なくとも一部を残す工程
と、全面に第３導電膜を堆積する工程と、前記第３導電
膜および前記第１導電膜を同時にパターニングする工程
とを有する半導体装置の製造方法において、前記第１導
電膜および前記第２の膜はポリシリコンからなり、それ
ぞれの燐ドープ濃度が異なる、というものである。
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜の所定領域にコンタクトを開口する工程と、全
面に前記コンタクト孔の半径より薄い第１導電膜を堆積
する工程と、全面に第２の膜を堆積する工程と、前記第
１導電膜のエッチング速度よりも前記第２の膜のエッチ
ング速度の方が大きい条件でエッチバックして前記コン
タクト内に前記第２の膜の少なくとも一部を残し前記絶
縁膜上に前記第１導電膜の少なくとも一部を残す工程
と、全面に第３導電膜を堆積する工程と、前記第３導電
膜および前記第１導電膜を同時にパターニングする工程
とを有する半導体装置の製造方法において、前記第１導
電膜および前記第２の膜はポリシリコンからなり、それ
ぞれの燐ドープ濃度が異なる、というものである。
【００１８】
【実施例】本発明の実施例について、図１〜図５を参照
して説明する。
して説明する。
【００１９】はじめに図１に示すように、Ｐ型基板１上
にゲート酸化膜２、ゲート電極３、Ｎ型拡散層４を形成
する。
にゲート酸化膜２、ゲート電極３、Ｎ型拡散層４を形成
する。
【００２０】つぎに層間絶縁膜５を堆積し、直径１μｍ
のコンタクト孔６を開口する。
のコンタクト孔６を開口する。
【００２１】つぎに図２に示すように、ＣＶＤ法により
全面に厚さ２０００Åの燐ドープポリシリコン７を堆積
してから、全面に厚さ６０００Åのノンドープポリシリ
コン８を堆積する。
全面に厚さ２０００Åの燐ドープポリシリコン７を堆積
してから、全面に厚さ６０００Åのノンドープポリシリ
コン８を堆積する。
【００２２】つぎに図３に示すように、ＣＢｒＦ3 ガス
プラズマを用いてエッチバックすることにより、層間絶
縁膜５上面の燐ドープポリシリコン７を露出し、コンタ
クト孔６内にノンドープポリシリコン８が埋め込まれた
状態になる。
プラズマを用いてエッチバックすることにより、層間絶
縁膜５上面の燐ドープポリシリコン７を露出し、コンタ
クト孔６内にノンドープポリシリコン８が埋め込まれた
状態になる。
【００２３】このときガスの種類と圧力によりノンドー
プポリシリコン８のエッチング速度が燐ドープポリシリ
コン７のエッチング速度よりも速い条件を選ぶことがで
きる。上層のノンドープポリシリコン８をオーバーエッ
チングしても下層の燐ドープポリシリコン７がストッパ
となって、基板１へのエッチングをくい止めることがで
きる。
プポリシリコン８のエッチング速度が燐ドープポリシリ
コン７のエッチング速度よりも速い条件を選ぶことがで
きる。上層のノンドープポリシリコン８をオーバーエッ
チングしても下層の燐ドープポリシリコン７がストッパ
となって、基板１へのエッチングをくい止めることがで
きる。
【００２４】また全面に燐ドープポリシリコン７が存在
しているので、層間絶縁膜５に対するエッチングの影響
はない。
しているので、層間絶縁膜５に対するエッチングの影響
はない。
【００２５】つぎに図４に示すように、熱拡散によりノ
ンドープポリシリコン８に燐をドープし、全面にアルミ
ニウム９を堆積する。
ンドープポリシリコン８に燐をドープし、全面にアルミ
ニウム９を堆積する。
【００２６】つぎに図５に示すように、フォトレジスト
（図示せず）をマスクとしてアルミニウム９および燐ド
ープポリシリコン７をパターニングすることにより、ア
ルミニウム９からなる配線を形成して素子部が完成す
る。
（図示せず）をマスクとしてアルミニウム９および燐ド
ープポリシリコン７をパターニングすることにより、ア
ルミニウム９からなる配線を形成して素子部が完成す
る。
【００２７】本実施例では下層の燐ドープポリシリコン
７が上層のノンドープポリシリコン８のエッチングスト
ッパとして働くので、エッチング時間が多少長くなって
も、コンタクト孔６の拡散層４がエッチングされること
によるリーク電流の発生もなく、高歩留りで素子を製造
することができるようになった。
７が上層のノンドープポリシリコン８のエッチングスト
ッパとして働くので、エッチング時間が多少長くなって
も、コンタクト孔６の拡散層４がエッチングされること
によるリーク電流の発生もなく、高歩留りで素子を製造
することができるようになった。
【００２８】つぎに本発明に類似した関連技術につい
て、図６〜図１１を参照して説明する。
て、図６〜図１１を参照して説明する。
【００２９】はじめに図６に示すように、Ｐ型基板１に
Ｎウェル１０、フィールド酸化膜１１、ゲート酸化膜
２、ゲート電極３、Ｎ型拡散層４、Ｐ型拡散層１２、層
間絶縁膜５、直径１μｍのコンタクト孔６を形成する。
Ｎウェル１０、フィールド酸化膜１１、ゲート酸化膜
２、ゲート電極３、Ｎ型拡散層４、Ｐ型拡散層１２、層
間絶縁膜５、直径１μｍのコンタクト孔６を形成する。
【００３０】つぎに図７に示すように、厚さ２０００Å
のシリサイド１５を堆積してから、厚さ６０００Åのノ
ンドープポリシリコン８を堆積する。
のシリサイド１５を堆積してから、厚さ６０００Åのノ
ンドープポリシリコン８を堆積する。
【００３１】つぎに図８に示すように、ノンドープポリ
シリコン８をエッチバックして、層間絶縁膜５表面のシ
リサイド１５を露出して、コンタクト孔６内にノンドー
プポリシリコン８を残す。
シリコン８をエッチバックして、層間絶縁膜５表面のシ
リサイド１５を露出して、コンタクト孔６内にノンドー
プポリシリコン８を残す。
【００３２】つぎにレジスト１３でＮ型拡散層４上のコ
ンタクト孔６をマスクしてから、ノンドープポリシリコ
ン８に選択的に硼素をイオン注入する。
ンタクト孔６をマスクしてから、ノンドープポリシリコ
ン８に選択的に硼素をイオン注入する。
【００３３】つぎに図９に示すように、いったんレジス
トを除去したのち新たにパターニングしたレジスト１３
でＰ型拡散層１２上のコンタクト孔６をマスクしてか
ら、ノンドープポリシリコン８に選択的に燐をイオン注
入する。
トを除去したのち新たにパターニングしたレジスト１３
でＰ型拡散層１２上のコンタクト孔６をマスクしてか
ら、ノンドープポリシリコン８に選択的に燐をイオン注
入する。
【００３４】つぎに図１０に示すように、レジスト１３
を除去したのち、全面にアルミニウム９を堆積する。
を除去したのち、全面にアルミニウム９を堆積する。
【００３５】つぎに図１１に示すように、アルミニウム
９およびシリサイド１５をポターニングして配線を形成
することによりＣＭＯＳ−ＩＣの素子部が完成する。
９およびシリサイド１５をポターニングして配線を形成
することによりＣＭＯＳ−ＩＣの素子部が完成する。
【００３６】
【００３７】コンタクト孔がソース−ドレイン拡散層
４，１２からはみ出したときのリーク対策としては、第
１導電膜１５堆積のあとイオン注入して対処することが
できる。層間絶縁膜５に形成されたコンタクト孔６に直
接イオン注入するときに発生するチャージアップが第１
導電膜１５で緩和され、コンタクト孔周辺の放電破壊を
防止する効果がある。
４，１２からはみ出したときのリーク対策としては、第
１導電膜１５堆積のあとイオン注入して対処することが
できる。層間絶縁膜５に形成されたコンタクト孔６に直
接イオン注入するときに発生するチャージアップが第１
導電膜１５で緩和され、コンタクト孔周辺の放電破壊を
防止する効果がある。
【００３８】またサブミクロンサイズのコンタクト孔６
に対してアルミニウム９を厚く堆積すると、オーバーハ
ングとなってコンタクト孔６内部に空洞が生じる。本関
連技術の製造方法においては第２導電膜８の代りにＳＯ
Ｇ膜を用いてリフロー平坦化することにより空洞の発生
を防ぐことができる。この場合はソース−ドレイン拡散
層４、１２から第１の導電膜１５を通してアルミニウム
配線９に接続されることになる。
に対してアルミニウム９を厚く堆積すると、オーバーハ
ングとなってコンタクト孔６内部に空洞が生じる。本関
連技術の製造方法においては第２導電膜８の代りにＳＯ
Ｇ膜を用いてリフロー平坦化することにより空洞の発生
を防ぐことができる。この場合はソース−ドレイン拡散
層４、１２から第１の導電膜１５を通してアルミニウム
配線９に接続されることになる。
【００３９】
【発明の効果】層間絶縁膜に開口したコンタクト孔の半
径よりも薄い第１導電膜を堆積し、全面に厚い第２の膜
を堆積し、第１導電膜のエッチング速度よりも第２の膜
のエッチング速度の方が大きい条件でエッチバックして
コンタクト内に第２の膜の少なくとも一部を残し絶縁膜
上に第１導電膜の少なくとも一部を残して、全面に第３
導電膜を堆積し、第３導電膜および第２導電膜を同時に
パターニングするものである。
径よりも薄い第１導電膜を堆積し、全面に厚い第２の膜
を堆積し、第１導電膜のエッチング速度よりも第２の膜
のエッチング速度の方が大きい条件でエッチバックして
コンタクト内に第２の膜の少なくとも一部を残し絶縁膜
上に第１導電膜の少なくとも一部を残して、全面に第３
導電膜を堆積し、第３導電膜および第２導電膜を同時に
パターニングするものである。
【００４０】そのためエッチバック時間が最適値よりも
長くなっても第１導電膜がエッチングストッパとなる。
基板へのエッチング損傷によるリーク電流の発生を防止
し、高歩留りで素子の製造ができるという効果がある。
長くなっても第１導電膜がエッチングストッパとなる。
基板へのエッチング損傷によるリーク電流の発生を防止
し、高歩留りで素子の製造ができるという効果がある。
【図１】本発明の実施例を工程順に示す断面図である。
【図２】本発明の実施例を工程順に示す断面図である。
【図３】本発明の実施例を工程順に示す断面図である。
【図４】本発明の実施例を工程順に示す断面図である。
【図５】本発明の実施例を工程順に示す断面図である。
【図６】本発明の関連技術を工程順に示す断面図であ
る。
る。
【図７】本発明の関連技術を工程順に示す断面図であ
る。
る。
【図８】本発明の関連技術を工程順に示す断面図であ
る。
る。
【図９】本発明の関連技術を工程順に示す断面図であ
る。
る。
【図１０】本発明の関連技術を工程順に示す断面図であ
る。
る。
【図１１】本発明の関連技術を工程順に示す断面図であ
る。
る。
【図１２】従来技術を工程順に示す断面図である。
【図１３】従来技術を工程順に示す断面図である。
【図１４】従来技術を工程順に示す断面図である。
【図１５】従来技術の課題を示す断面図である。
１ Ｐ型基板 ２ ゲート酸化膜 ３ ゲート電極 ４ Ｎ型拡散層 ５ 層間絶縁膜 ６ コンタクト孔 ７ 燐ドープポリシリコン ８ ノンドープポリシリコン ９ アルミニウム １０ Ｎウェル １１ フィールド酸化膜 １２ Ｐ型拡散層 １３ レジスト １４ エッチング損傷領域 １５ シリサイド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872 H01L 21/3065
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜の所定領域にコンタクトを開口する工程
と、全面に前記コンタクト孔の半径より薄い第１導電膜
を堆積する工程と、全面に第２の膜を堆積する工程と、
前記第１導電膜のエッチング速度よりも前記第２の膜の
エッチング速度の方が大きい条件でエッチバックして前
記コンタクト内に前記第２の膜の少なくとも一部を残し
前記絶縁膜上に前記第１導電膜の少なくとも一部を残す
工程と、全面に第３導電膜を堆積する工程と、前記第３
導電膜および前記第１導電膜を同時にパターニングする
工程とを有する半導体装置の製造方法において、前記第
１導電膜および前記第２の膜はポリシリコンからなり、
それぞれの燐ドープ濃度が異なることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400152A JP3052375B2 (ja) | 1990-12-03 | 1990-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400152A JP3052375B2 (ja) | 1990-12-03 | 1990-12-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208553A JPH04208553A (ja) | 1992-07-30 |
| JP3052375B2 true JP3052375B2 (ja) | 2000-06-12 |
Family
ID=18510069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400152A Expired - Fee Related JP3052375B2 (ja) | 1990-12-03 | 1990-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052375B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001642A (ko) * | 2001-06-25 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
| KR100467018B1 (ko) * | 2002-06-27 | 2005-01-24 | 삼성전자주식회사 | 콘텍홀을 갖는 반도체 소자의 형성방법 |
-
1990
- 1990-12-03 JP JP2400152A patent/JP3052375B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208553A (ja) | 1992-07-30 |
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