JP3222234B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はスタックゲート電極を有
する不揮発性半導体メモリ装置を含む半導体装置の製造
方法に関するものである。
する不揮発性半導体メモリ装置を含む半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】シリコン基板上にゲート酸化膜を介して
多結晶シリコンにてなるフローティングゲート電極が形
成され、その上に誘電体膜を介して複数のメモリ素子で
連続した多結晶シリコンにてなるコントロールゲート電
極が形成されたスタックゲート電極を有する２層多結晶
シリコン型不揮発性半導体メモリ装置では、そのメモリ
素子の配置は、図１に示されるように、スタックゲート
電極には各メモリ素子ごとにフローティングゲート電極
２が形成され、その上に誘電体膜を介して複数のメモリ
素子で連続したコントロールゲート電極４が形成されて
いる。コントロールゲート電極方向にメモリ素子を分離
するためにフィールド酸化膜６が形成されている。８は
素子間でフローティングゲート電極を分離する領域を含
む帯状領域である。領域８はコントロールゲート電極４
と直交する方向に形成されている。１０はドレイン領域
であり、コントロールゲート電極４と直交する方向（図
では縦方向）に隣接した２つのメモリ素子間で共通に形
成されており、コンタクトホール１２を介してメタル配
線と接続されている。１４はソース領域であり、コント
ロールゲート電極方向に連続して複数のメモリ素子で共
通に形成されている。
多結晶シリコンにてなるフローティングゲート電極が形
成され、その上に誘電体膜を介して複数のメモリ素子で
連続した多結晶シリコンにてなるコントロールゲート電
極が形成されたスタックゲート電極を有する２層多結晶
シリコン型不揮発性半導体メモリ装置では、そのメモリ
素子の配置は、図１に示されるように、スタックゲート
電極には各メモリ素子ごとにフローティングゲート電極
２が形成され、その上に誘電体膜を介して複数のメモリ
素子で連続したコントロールゲート電極４が形成されて
いる。コントロールゲート電極方向にメモリ素子を分離
するためにフィールド酸化膜６が形成されている。８は
素子間でフローティングゲート電極を分離する領域を含
む帯状領域である。領域８はコントロールゲート電極４
と直交する方向に形成されている。１０はドレイン領域
であり、コントロールゲート電極４と直交する方向（図
では縦方向）に隣接した２つのメモリ素子間で共通に形
成されており、コンタクトホール１２を介してメタル配
線と接続されている。１４はソース領域であり、コント
ロールゲート電極方向に連続して複数のメモリ素子で共
通に形成されている。
【０００３】このような２層多結晶シリコン型不揮発性
メモリ装置を形成する方法を図２から図４により説明す
る。図２は図１のＡ−Ａ’線位置で切断した状態で示す
図であり、図３は図１のＢ−Ｂ’線位置で切断した状態
で示す図であり、図４は図１のＣ−Ｃ’線位置で切断し
た状態で示す図である。図４では（Ａ）から（Ｄ）は図
２と同一であるので図示を省略している。
メモリ装置を形成する方法を図２から図４により説明す
る。図２は図１のＡ−Ａ’線位置で切断した状態で示す
図であり、図３は図１のＢ−Ｂ’線位置で切断した状態
で示す図であり、図４は図１のＣ−Ｃ’線位置で切断し
た状態で示す図である。図４では（Ａ）から（Ｄ）は図
２と同一であるので図示を省略している。
【０００４】（Ａ）シリコン基板２０上に素子分離のた
めに選択酸化法によりフィールド酸化膜６を形成する。 （Ｂ）メモリ素子のしきい値電圧を制御するために不純
物を注入した後、ゲート酸化膜２２を形成し、その上に
フローティングゲート電極を形成するための多結晶シリ
コン膜２４を堆積し、その抵抗値を下げるための不純物
を導入する。 （Ｃ）メモリ素子間でフローティングゲート電極を分離
するために、図１の領域８に相当する溝２６を写真製版
とエッチングにより形成して多結晶シリコン膜２４をパ
ターン化する。
めに選択酸化法によりフィールド酸化膜６を形成する。 （Ｂ）メモリ素子のしきい値電圧を制御するために不純
物を注入した後、ゲート酸化膜２２を形成し、その上に
フローティングゲート電極を形成するための多結晶シリ
コン膜２４を堆積し、その抵抗値を下げるための不純物
を導入する。 （Ｃ）メモリ素子間でフローティングゲート電極を分離
するために、図１の領域８に相当する溝２６を写真製版
とエッチングにより形成して多結晶シリコン膜２４をパ
ターン化する。
【０００５】（Ｄ）多結晶シリコン膜２４の表面を熱酸
化してシリコン酸化膜２８を形成し、その上にシリコン
窒化膜３０を堆積し、さらにそのシリコン窒化膜３０の
表面を熱酸化してシリコン酸化膜３２を形成する。シリ
コン酸化膜２８、シリコン窒化膜３０及びシリコン酸化
膜３２はＯＮＯ構造の誘電体膜となる。誘電体膜上にコ
ントロールゲート電極を形成するための多結晶シリコン
膜３４を堆積する。
化してシリコン酸化膜２８を形成し、その上にシリコン
窒化膜３０を堆積し、さらにそのシリコン窒化膜３０の
表面を熱酸化してシリコン酸化膜３２を形成する。シリ
コン酸化膜２８、シリコン窒化膜３０及びシリコン酸化
膜３２はＯＮＯ構造の誘電体膜となる。誘電体膜上にコ
ントロールゲート電極を形成するための多結晶シリコン
膜３４を堆積する。
【０００６】（Ｅ）多結晶シリコン膜３４上にコントロ
ールゲート電極を形成するためのレジストパターンを写
真製版で形成し、それをマスクとして多結晶シリコン膜
３４をエッチングし、パターン化する。これによりコン
トロールゲート電極（ワードラインを兼ねる）が形成さ
れる。なお図２では（Ｅ）以降の工程の図は（Ｄ）と同
じであるので図示を省略している。 （Ｆ）さらに続けて誘電体膜３２，３０，２８をエッチ
ングしてパターン化する。 （Ｇ）さらに、１層目多結晶シリコン膜２４もエッチン
グしてパターン化する。
ールゲート電極を形成するためのレジストパターンを写
真製版で形成し、それをマスクとして多結晶シリコン膜
３４をエッチングし、パターン化する。これによりコン
トロールゲート電極（ワードラインを兼ねる）が形成さ
れる。なお図２では（Ｅ）以降の工程の図は（Ｄ）と同
じであるので図示を省略している。 （Ｆ）さらに続けて誘電体膜３２，３０，２８をエッチ
ングしてパターン化する。 （Ｇ）さらに、１層目多結晶シリコン膜２４もエッチン
グしてパターン化する。
【０００７】
【発明が解決しようとする課題】コントロールゲート電
極用のレジストパターンをマスクとしてエッチングを進
める際、図４に示されるＣ−Ｃ’線位置では、誘電体膜
のオーバーエッチングの際にフィールド酸化膜６がエッ
チングされ、最終的には図４（Ｇ）に示されるようにフ
ィールド酸化膜６の膜厚が減少し、素子分離の機能が弱
くなる。図３で示されるＢ−Ｂ’線位置では、（Ｆ）で
示される誘電体膜のオーバーエッチング時にシリコン基
板２０上のゲート酸化膜２２がエッチングされてなくな
る。さらに、次のフローティングゲート用の多結晶シリ
コン膜のエッチングの際に、露出したシリコン基板が
（Ｇ）のようにエッチングされて凹部３６が形成され
る。凹部３６は図１に斜線で示されている。
極用のレジストパターンをマスクとしてエッチングを進
める際、図４に示されるＣ−Ｃ’線位置では、誘電体膜
のオーバーエッチングの際にフィールド酸化膜６がエッ
チングされ、最終的には図４（Ｇ）に示されるようにフ
ィールド酸化膜６の膜厚が減少し、素子分離の機能が弱
くなる。図３で示されるＢ−Ｂ’線位置では、（Ｆ）で
示される誘電体膜のオーバーエッチング時にシリコン基
板２０上のゲート酸化膜２２がエッチングされてなくな
る。さらに、次のフローティングゲート用の多結晶シリ
コン膜のエッチングの際に、露出したシリコン基板が
（Ｇ）のようにエッチングされて凹部３６が形成され
る。凹部３６は図１に斜線で示されている。
【０００８】フローティングゲート用の１層目多結晶シ
リコン膜をエッチングする際にシリコン基板２０もエッ
チングされるので、エッチングの終点検出が難しくな
り、終点検出ができない場合は図１の斜線部３６以外の
拡散領域上のゲート酸化膜もエッチングされ、シリコン
基板もエッチングされて全体的に基板表面が荒れる結果
となる。またスタックゲート電極の寸法制御性も悪くな
る。
リコン膜をエッチングする際にシリコン基板２０もエッ
チングされるので、エッチングの終点検出が難しくな
り、終点検出ができない場合は図１の斜線部３６以外の
拡散領域上のゲート酸化膜もエッチングされ、シリコン
基板もエッチングされて全体的に基板表面が荒れる結果
となる。またスタックゲート電極の寸法制御性も悪くな
る。
【０００９】本発明の目的は、不揮発性半導体メモリ装
置を製造する際に、エッチングによってシリコン基板が
エッチングされて荒れるのを防ぎ、フローティングゲー
ト用の１層目多結晶シリコン膜エッチングの終点検出を
正確に行なってスタックゲート電極の寸法制御性を向上
させる製造方法を提供することである。
置を製造する際に、エッチングによってシリコン基板が
エッチングされて荒れるのを防ぎ、フローティングゲー
ト用の１層目多結晶シリコン膜エッチングの終点検出を
正確に行なってスタックゲート電極の寸法制御性を向上
させる製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の製造方法で製造
しようとする半導体装置は、スタックゲート電極を有す
る不揮発性メモリ装置を有する半導体装置であって、コ
ントロールゲート電極を共通とする隣接したメモリ素子
間ではフローティングゲート電極は素子分離用酸化膜上
で分離され、かつその素子分離酸化膜上のフローティン
グゲート電極の端部は酸化膜に被われて角が丸味を有し
ており、その酸化膜は素子分離用酸化膜及び誘電体膜中
の酸化膜と一体化している。好ましい態様では、誘電体
膜は１層目がシリコン酸化膜、２層目がシリコン窒化
膜、３層目がシリコン窒化膜のＯＮＯ膜からなり、素子
分離酸化膜上でのフローティングゲート電極端部を被う
酸化膜は、誘電体膜の１層目シリコン酸化膜及び３層目
シリコン酸化膜の両方と一体化している。
しようとする半導体装置は、スタックゲート電極を有す
る不揮発性メモリ装置を有する半導体装置であって、コ
ントロールゲート電極を共通とする隣接したメモリ素子
間ではフローティングゲート電極は素子分離用酸化膜上
で分離され、かつその素子分離酸化膜上のフローティン
グゲート電極の端部は酸化膜に被われて角が丸味を有し
ており、その酸化膜は素子分離用酸化膜及び誘電体膜中
の酸化膜と一体化している。好ましい態様では、誘電体
膜は１層目がシリコン酸化膜、２層目がシリコン窒化
膜、３層目がシリコン窒化膜のＯＮＯ膜からなり、素子
分離酸化膜上でのフローティングゲート電極端部を被う
酸化膜は、誘電体膜の１層目シリコン酸化膜及び３層目
シリコン酸化膜の両方と一体化している。
【００１１】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｉ）を含んでいる。（Ａ）半導体基板に素子分離酸
化膜を形成した後、メモリ素子のしきい値制御用不純物
を基板に注入する工程、（Ｂ）ゲート酸化膜を形成した
後、フローティングゲート電極用の１層目多結晶シリコ
ン膜を堆積する工程、（Ｃ）前記１層目多結晶シリコン
膜のパターン形成を行なう前に前記１層目多結晶シリコ
ン膜の表面を熱酸化してシリコン酸化膜を形成した後、
その上にシリコン窒化膜を堆積する工程、（Ｄ）メモリ
素子間でフローティングゲート電極を分離するために、
その分離領域を含む帯状の開口を有するレジストパター
ンを形成し、それをマスクとして前記シリコン窒化膜、
その下のシリコン酸化膜及び１層目多結晶シリコン膜を
エッチングするパターン化工程、（Ｅ）フローティング
ゲート電極の抵抗値を下げるとともに、基板にソース領
域の一部を形成するために、基板と反対導電型の不純物
をイオン注入する工程、（Ｆ）酸化を施し、前記シリコ
ン窒化膜上にシリコン酸化膜を形成するとともに、基板
露出部にもシリコン酸化膜を形成する工程、（Ｇ）コン
トロールゲート電極用の２層目多結晶シリコン膜を堆積
する工程、（Ｈ）コントロールゲート電極用のレジスト
パターンを形成し、それをマスクとして２層目多結晶シ
リコン膜、その下の３層構造の誘電体膜及びその下の１
層目多結晶シリコン膜をエッチングする工程、（Ｉ）形
成されたスタックゲート電極をマスクとして基板と反対
導電型の不純物をイオン注入し、その後熱処理を施し
て、基板にはソース・ドレイン領域を形成し、コントロ
ールゲート電極を低抵抗化する工程。
ら（Ｉ）を含んでいる。（Ａ）半導体基板に素子分離酸
化膜を形成した後、メモリ素子のしきい値制御用不純物
を基板に注入する工程、（Ｂ）ゲート酸化膜を形成した
後、フローティングゲート電極用の１層目多結晶シリコ
ン膜を堆積する工程、（Ｃ）前記１層目多結晶シリコン
膜のパターン形成を行なう前に前記１層目多結晶シリコ
ン膜の表面を熱酸化してシリコン酸化膜を形成した後、
その上にシリコン窒化膜を堆積する工程、（Ｄ）メモリ
素子間でフローティングゲート電極を分離するために、
その分離領域を含む帯状の開口を有するレジストパター
ンを形成し、それをマスクとして前記シリコン窒化膜、
その下のシリコン酸化膜及び１層目多結晶シリコン膜を
エッチングするパターン化工程、（Ｅ）フローティング
ゲート電極の抵抗値を下げるとともに、基板にソース領
域の一部を形成するために、基板と反対導電型の不純物
をイオン注入する工程、（Ｆ）酸化を施し、前記シリコ
ン窒化膜上にシリコン酸化膜を形成するとともに、基板
露出部にもシリコン酸化膜を形成する工程、（Ｇ）コン
トロールゲート電極用の２層目多結晶シリコン膜を堆積
する工程、（Ｈ）コントロールゲート電極用のレジスト
パターンを形成し、それをマスクとして２層目多結晶シ
リコン膜、その下の３層構造の誘電体膜及びその下の１
層目多結晶シリコン膜をエッチングする工程、（Ｉ）形
成されたスタックゲート電極をマスクとして基板と反対
導電型の不純物をイオン注入し、その後熱処理を施し
て、基板にはソース・ドレイン領域を形成し、コントロ
ールゲート電極を低抵抗化する工程。
【００１２】
【作用】誘電体膜としてＯＮＯ膜の３層構造を採用する
が、その製造過程ではフローティングゲート電極用の１
層目多結晶シリコン膜のパターン形成を行なう前にその
１層目多結晶シリコン膜上に誘電体膜のうちの１層目シ
リコン酸化膜とその上のシリコン窒化膜の２層をまず形
成しておき、その後にフローティングゲート電極をコン
トロールゲート電極方向に分離するためのパターン化を
施し、不純物イオンを注入した後に酸化を施して誘電体
膜の３層目のシリコン酸化膜を形成する。その酸化工程
では基板の露出部は不純物が注入されて増速酸化が行な
われ、フィールド酸化膜でも不純物が注入されて酸化が
促進されて盛り上がり、酸化膜が誘電体膜の１層目と３
層目のシリコン酸化膜とつながるとともに、フローティ
ングゲート電極用の１層目多結晶シリコン膜の端部の角
が丸められる。コントロールゲート電極用のエッチング
を行なう際に、１層目多結晶シリコン膜のエッチング工
程では基板露出部はすでに増速酸化によるシリコン酸化
膜で被われているので、コントロールゲート電極用のエ
ッチング工程で基板が荒れることがない。
が、その製造過程ではフローティングゲート電極用の１
層目多結晶シリコン膜のパターン形成を行なう前にその
１層目多結晶シリコン膜上に誘電体膜のうちの１層目シ
リコン酸化膜とその上のシリコン窒化膜の２層をまず形
成しておき、その後にフローティングゲート電極をコン
トロールゲート電極方向に分離するためのパターン化を
施し、不純物イオンを注入した後に酸化を施して誘電体
膜の３層目のシリコン酸化膜を形成する。その酸化工程
では基板の露出部は不純物が注入されて増速酸化が行な
われ、フィールド酸化膜でも不純物が注入されて酸化が
促進されて盛り上がり、酸化膜が誘電体膜の１層目と３
層目のシリコン酸化膜とつながるとともに、フローティ
ングゲート電極用の１層目多結晶シリコン膜の端部の角
が丸められる。コントロールゲート電極用のエッチング
を行なう際に、１層目多結晶シリコン膜のエッチング工
程では基板露出部はすでに増速酸化によるシリコン酸化
膜で被われているので、コントロールゲート電極用のエ
ッチング工程で基板が荒れることがない。
【００１３】
【実施例】図５と図６により本発明の製造方法により製
造される半導体装置の例を示す。図６は図５のＡ−Ａ’
線位置での断面図を示したものである。なお、図１から
図４までの部分と同じ部分には同一の符号を用いる。フ
ローティングゲート電極２４はフィールド酸化膜６上で
メモリ素子ごとに分離されているが、その分離領域では
フローティングゲート電極２４の端部はフィールド酸化
膜６、及び誘電体膜中の２層のシリコン酸化膜２８，３
２とつながったシリコン酸化膜で被われ、しかもフィー
ルド酸化膜１６が盛り上がって、フローティングゲート
電極２４の端部２４ａは角が丸味を帯びている。これに
より、その端部２４ａへの電界集中によるフローティン
グゲート電極２４からの電子のリークが抑えられ、デー
タ保持特性が向上する。
造される半導体装置の例を示す。図６は図５のＡ−Ａ’
線位置での断面図を示したものである。なお、図１から
図４までの部分と同じ部分には同一の符号を用いる。フ
ローティングゲート電極２４はフィールド酸化膜６上で
メモリ素子ごとに分離されているが、その分離領域では
フローティングゲート電極２４の端部はフィールド酸化
膜６、及び誘電体膜中の２層のシリコン酸化膜２８，３
２とつながったシリコン酸化膜で被われ、しかもフィー
ルド酸化膜１６が盛り上がって、フローティングゲート
電極２４の端部２４ａは角が丸味を帯びている。これに
より、その端部２４ａへの電界集中によるフローティン
グゲート電極２４からの電子のリークが抑えられ、デー
タ保持特性が向上する。
【００１４】図５、図７から図１１により一実施例の製
造方法を説明する。図７と図８は図５のＡ−Ａ’線位置
での断面図として示したもの、図９から図１１は図５の
Ｂ−Ｂ’線位置での断面図として示したものである。 （Ａ）Ｐ型シリコン基板２０上に素子分離のためのフィ
ールド酸化膜６を選択酸化法（ＬＯＣＯＳ法）により形
成する。基板２０にメモリ素子のしきい値電圧を制御す
るために、ボロンなどのＰ型不純物を注入する。
造方法を説明する。図７と図８は図５のＡ−Ａ’線位置
での断面図として示したもの、図９から図１１は図５の
Ｂ−Ｂ’線位置での断面図として示したものである。 （Ａ）Ｐ型シリコン基板２０上に素子分離のためのフィ
ールド酸化膜６を選択酸化法（ＬＯＣＯＳ法）により形
成する。基板２０にメモリ素子のしきい値電圧を制御す
るために、ボロンなどのＰ型不純物を注入する。
【００１５】（Ｂ）ゲート酸化膜２２を２００〜４００
Åの厚さに形成した後、全面にフローティングゲート用
の１層目多結晶シリコン膜２４を１０００〜５０００Å
の厚さに堆積する。 （Ｃ）堆積されてまだパターン化されていない状態の多
結晶シリコン膜２４の表面に、例えば１０００〜１１０
０℃のドライ酸化を行なって１００〜５００Åの厚さの
シリコン酸化膜２８を形成する。その上にシリコン窒化
膜３０を１００〜３００Åの厚さに堆積する。
Åの厚さに形成した後、全面にフローティングゲート用
の１層目多結晶シリコン膜２４を１０００〜５０００Å
の厚さに堆積する。 （Ｃ）堆積されてまだパターン化されていない状態の多
結晶シリコン膜２４の表面に、例えば１０００〜１１０
０℃のドライ酸化を行なって１００〜５００Åの厚さの
シリコン酸化膜２８を形成する。その上にシリコン窒化
膜３０を１００〜３００Åの厚さに堆積する。
【００１６】（Ｄ）メモリ素子間でフローティングゲー
ト電極を分離するために、コントロールゲート方向と直
交する方向に帯状に延びる開口を有するレジストパター
ンを写真製版で形成し、それをマスクとしてシリコン窒
化膜３０、シリコン酸化膜２８及び多結晶シリコン膜２
４をエッチングする。２６は形成された帯状の開口であ
る。 （Ｅ）フローティングゲート電極の抵抗を下げ、ソース
領域の一部を形成するために、Ｎ型不純物としてリン又
は砒素を全面にイオン注入する。注入条件は例えば５０
ＫｅＶのエネルギーで５×１０15〜１×１０16／ｃｍ2
とする。
ト電極を分離するために、コントロールゲート方向と直
交する方向に帯状に延びる開口を有するレジストパター
ンを写真製版で形成し、それをマスクとしてシリコン窒
化膜３０、シリコン酸化膜２８及び多結晶シリコン膜２
４をエッチングする。２６は形成された帯状の開口であ
る。 （Ｅ）フローティングゲート電極の抵抗を下げ、ソース
領域の一部を形成するために、Ｎ型不純物としてリン又
は砒素を全面にイオン注入する。注入条件は例えば５０
ＫｅＶのエネルギーで５×１０15〜１×１０16／ｃｍ2
とする。
【００１７】（Ｆ）９００〜９５０℃で６０分間程度の
ウエット酸化を施す。これによりシリコン窒化膜３０の
表面には３０〜５０Åのシリコン酸化膜３２が形成さ
れ、Ｎ型不純物が注入された基板領域４０上には増速酸
化により１０００〜２０００Åの酸化膜４２が形成さ
れ、またフィールド酸化膜６上でも酸化が促進され、そ
の酸化膜が誘電体膜のシリコン酸化膜２８，３２と連結
するとともに、フィールド酸化膜６の多結晶シリコン膜
２４の端部が盛り上がり、多結晶シリコン膜２４の端部
の角が丸味を帯びる。
ウエット酸化を施す。これによりシリコン窒化膜３０の
表面には３０〜５０Åのシリコン酸化膜３２が形成さ
れ、Ｎ型不純物が注入された基板領域４０上には増速酸
化により１０００〜２０００Åの酸化膜４２が形成さ
れ、またフィールド酸化膜６上でも酸化が促進され、そ
の酸化膜が誘電体膜のシリコン酸化膜２８，３２と連結
するとともに、フィールド酸化膜６の多結晶シリコン膜
２４の端部が盛り上がり、多結晶シリコン膜２４の端部
の角が丸味を帯びる。
【００１８】（Ｇ）全面にコントロールゲート電極用の
２層目の多結晶シリコン膜３４を３０００〜５０００Å
の厚さに堆積する。 （Ｈ）多結晶シリコン膜３４上にコントロールゲート電
極用のレジストパターンを写真製版により形成した後、
それをマスクとして多結晶シリコン膜３４をドライエッ
チングによりパターン化し、続いて誘電体膜のシリコン
酸化膜３２、シリコン窒化膜３０及びシリコン酸化膜２
８をドライエッチングする。（Ａ−Ａ’線位置での断面
図では工程（Ｈ）以降の図は（Ｇ）の図と同じであるの
で、図示は省略されている。）
２層目の多結晶シリコン膜３４を３０００〜５０００Å
の厚さに堆積する。 （Ｈ）多結晶シリコン膜３４上にコントロールゲート電
極用のレジストパターンを写真製版により形成した後、
それをマスクとして多結晶シリコン膜３４をドライエッ
チングによりパターン化し、続いて誘電体膜のシリコン
酸化膜３２、シリコン窒化膜３０及びシリコン酸化膜２
８をドライエッチングする。（Ａ−Ａ’線位置での断面
図では工程（Ｈ）以降の図は（Ｇ）の図と同じであるの
で、図示は省略されている。）
【００１９】（Ｉ）さらにそのレジストパターンをマス
クにしてフローティングゲート用の１層目の多結晶シリ
コン膜２４もドライエッチングによりパターン化する。 （Ｊ）レジストを除去した後、ソース・ドレイン形成の
ためのＮ型不純物として例えば砒素を例えば５０ＫｅＶ
で６×１０15／ｃｍ2程度注入する。Ｘ印は注入された
不純物イオンである。 （Ｋ）ソース・ドレイン用に注入された不純物イオンの
活性化のための熱処理を施すと、先に注入された領域４
０と後で注入された領域４４がつながって連続したソー
ス領域となる。
クにしてフローティングゲート用の１層目の多結晶シリ
コン膜２４もドライエッチングによりパターン化する。 （Ｊ）レジストを除去した後、ソース・ドレイン形成の
ためのＮ型不純物として例えば砒素を例えば５０ＫｅＶ
で６×１０15／ｃｍ2程度注入する。Ｘ印は注入された
不純物イオンである。 （Ｋ）ソース・ドレイン用に注入された不純物イオンの
活性化のための熱処理を施すと、先に注入された領域４
０と後で注入された領域４４がつながって連続したソー
ス領域となる。
【００２０】同じシリコン基板上に周辺回路も同時に形
成する場合は、周辺トランジスタ用のゲート電極はコン
トロールゲート電極と同時に形成し、周辺トランジスタ
のソース・ドレインはメモリセルのソース・ドレインと
同時に形成するようにすればよい。
成する場合は、周辺トランジスタ用のゲート電極はコン
トロールゲート電極と同時に形成し、周辺トランジスタ
のソース・ドレインはメモリセルのソース・ドレインと
同時に形成するようにすればよい。
【００２１】
【発明の効果】本発明の製造方法において、図５の斜線
部４２は増速酸化によりシリコン酸化膜が厚く形成され
た部分であり、この厚いシリコン酸化膜４２があるため
に、１層目多結晶シリコン膜をエッチングする際に基板
がエッチングされるのを防ぐことができ、多結晶シリコ
ン膜のエッチング終点の検出が確実となり、過剰エッチ
ングによる斜線部以外のシリコン基板表面がエッチング
されるのを防ぎ、またスタックゲート電極のゲート長さ
が細るのを防ぐことができる。
部４２は増速酸化によりシリコン酸化膜が厚く形成され
た部分であり、この厚いシリコン酸化膜４２があるため
に、１層目多結晶シリコン膜をエッチングする際に基板
がエッチングされるのを防ぐことができ、多結晶シリコ
ン膜のエッチング終点の検出が確実となり、過剰エッチ
ングによる斜線部以外のシリコン基板表面がエッチング
されるのを防ぎ、またスタックゲート電極のゲート長さ
が細るのを防ぐことができる。
【図１】従来のスタックゲート型半導体メモリ装置を示
す要部平面図である。
す要部平面図である。
【図２】従来の製造方法を図１のＡ−Ａ’線位置で切断
して示した工程断面図である。
して示した工程断面図である。
【図３】従来の製造方法を図１のＢ−Ｂ’線位置で切断
して示した工程断面図である。
して示した工程断面図である。
【図４】従来の製造方法を図１のＣ−Ｃ’線位置で切断
して示した工程断面図である。
して示した工程断面図である。
【図５】一実施例の製造方法で製造されるメモリ装置の
要部を示す平面図である。
要部を示す平面図である。
【図６】同メモリ装置を示す断面図であり、図５のＡ−
Ａ’線位置での断面図である。
Ａ’線位置での断面図である。
【図７】本発明の製造方法の一実施例を示す工程断面図
であり、図５のＡ−Ａ’線位置で示したものの前半部で
ある。
であり、図５のＡ−Ａ’線位置で示したものの前半部で
ある。
【図８】本発明の製造方法の一実施例を示す工程断面図
であり、図５のＡ−Ａ’線位置で示したものの後半部で
ある。
であり、図５のＡ−Ａ’線位置で示したものの後半部で
ある。
【図９】本発明の製造方法の一実施例を示す工程断面図
であり、図５のＢ−Ｂ’線位置で示したものの前半部で
ある。
であり、図５のＢ−Ｂ’線位置で示したものの前半部で
ある。
【図１０】本発明の製造方法の一実施例を示す工程断面
図であり、図５のＢ−Ｂ’線位置で示したものの中間部
である。
図であり、図５のＢ−Ｂ’線位置で示したものの中間部
である。
【図１１】本発明の製造方法の一実施例を示す工程断面
図であり、図５のＢ−Ｂ’線位置で示したものの後半部
である。
図であり、図５のＢ−Ｂ’線位置で示したものの後半部
である。
６ フィールド酸化膜 ２０ シリコン基板 ２２ ゲート酸化膜 ２４ フローティングゲート電極 ２４ａ フローティングゲート電極２４の端部 ２８ 誘電体膜のシリコン酸化膜 ３０ 誘電体膜のシリコン窒化膜 ３２ 誘電体膜のシリコン酸化膜 ３４ コントロールゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 以下の工程（Ａ）から（Ｉ）を含む半導
体装置の製造方法。 （Ａ）半導体基板に素子分離酸化膜を形成した後、メモ
リ素子のしきい値制御用不純物を基板に注入する工程、 （Ｂ）ゲート酸化膜を形成した後、フローティングゲー
ト電極用の１層目多結晶シリコン膜を堆積する工程、 （Ｃ）前記１層目多結晶シリコン膜のパターン形成を行
なう前に前記１層目多結晶シリコン膜の表面を熱酸化し
てシリコン酸化膜を形成した後、その上にシリコン窒化
膜を堆積する工程、 （Ｄ）メモリ素子間でフローティングゲート電極を分離
するために、その分離領域を含む帯状の開口を有するレ
ジストパターンを形成し、それをマスクとして前記シリ
コン窒化膜、その下のシリコン酸化膜及び前記１層目多
結晶シリコン膜をエッチングするパターン化工程、 （Ｅ）フローティングゲート電極の抵抗値を下げるとと
もに、基板にソース領域の一部を形成するために、基板
と反対導電型の不純物をイオン注入する工程、 （Ｆ）酸化を施し、前記シリコン窒化膜上にシリコン酸
化膜を形成するとともに、基板露出部にもシリコン酸化
膜を形成する工程、 （Ｇ）コントロールゲート電極用の２層目多結晶シリコ
ン膜を堆積する工程、 （Ｈ）コントロールゲート電極用のレジストパターンを
形成し、それをマスクとして２層目多結晶シリコン膜、
その下の３層構造の誘電体膜及びその下の１層目多結晶
シリコン膜をエッチングする工程、 （Ｉ）形成されたスタックゲート電極をマスクとして基
板と反対導電型の不純物をイオン注入し、その後熱処理
を施して、基板にはソース・ドレイン領域を形成し、コ
ントロールゲート電極を低抵抗化する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35600392A JP3222234B2 (ja) | 1992-12-18 | 1992-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35600392A JP3222234B2 (ja) | 1992-12-18 | 1992-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188431A JPH06188431A (ja) | 1994-07-08 |
| JP3222234B2 true JP3222234B2 (ja) | 2001-10-22 |
Family
ID=18446833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35600392A Expired - Fee Related JP3222234B2 (ja) | 1992-12-18 | 1992-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222234B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2929944B2 (ja) * | 1994-09-09 | 1999-08-03 | 株式会社デンソー | 半導体装置の製造方法 |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| US6246076B1 (en) * | 1998-08-28 | 2001-06-12 | Cree, Inc. | Layered dielectric on silicon carbide semiconductor structures |
| FR2799050A1 (fr) * | 1999-09-24 | 2001-03-30 | St Microelectronics Sa | Procede de fabrication de points memoire eprom a surface reduite |
| JP2001168306A (ja) | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100670916B1 (ko) * | 2001-06-29 | 2007-01-18 | 삼성전자주식회사 | 자기정렬된 셸로우 트렌치 소자분리방법 및 이를 이용한불휘발성 메모리장치의 제조방법 |
| US7329577B2 (en) | 2004-01-22 | 2008-02-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing nonvolatile semiconductor storage device |
| JP4921848B2 (ja) * | 2006-05-09 | 2012-04-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN112694062B (zh) * | 2020-12-29 | 2024-04-19 | 华中科技大学 | 一种基于tsv的晶圆级mems气体传感器阵列、制备方法及应用 |
-
1992
- 1992-12-18 JP JP35600392A patent/JP3222234B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06188431A (ja) | 1994-07-08 |
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