JPH1022404A - スプリットゲートタイプの半導体装置の製造方法 - Google Patents
スプリットゲートタイプの半導体装置の製造方法Info
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- JPH1022404A JPH1022404A JP8188145A JP18814596A JPH1022404A JP H1022404 A JPH1022404 A JP H1022404A JP 8188145 A JP8188145 A JP 8188145A JP 18814596 A JP18814596 A JP 18814596A JP H1022404 A JPH1022404 A JP H1022404A
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Abstract
(57)【要約】 （修正有）
【課題】 ソ−ス拡散層もドレイン拡散層もともに自己
整合的に形成でき、トンネル酸化膜の膜質を悪くするこ
ともなく、二重レジストプロセスも不要で、微細化も可
能にする。 【解決手段】 基板２にトンネル酸化膜６を形成し、そ
の上にポリシリコン膜８を形成し、その上に絶縁膜を形
成する。フロ−ティングゲ−トをチャネル幅方向に分離
する溝を形成した後、全面にシリコン酸化膜を形成し、
層間絶縁膜１０とする。その上に第２層目のポリシリコ
ン膜１２を形成し、その上にさらにシリコン酸化膜１３
を形成し、写真製版とエッチングによりシリコン酸化膜
１３、ポリシリコン膜１２、層間絶縁膜１０及びポリシ
リコン膜８をソ−スとドレイン間のチャネル幅となるよ
うに加工する。その２層ポリシリコン構造のパタ−ンを
マスクとしてイオン注入法により、砒素を導入し、ソ−
ス４ｓとドレイン４ｄを自己整合的に形成する。
整合的に形成でき、トンネル酸化膜の膜質を悪くするこ
ともなく、二重レジストプロセスも不要で、微細化も可
能にする。 【解決手段】 基板２にトンネル酸化膜６を形成し、そ
の上にポリシリコン膜８を形成し、その上に絶縁膜を形
成する。フロ−ティングゲ−トをチャネル幅方向に分離
する溝を形成した後、全面にシリコン酸化膜を形成し、
層間絶縁膜１０とする。その上に第２層目のポリシリコ
ン膜１２を形成し、その上にさらにシリコン酸化膜１３
を形成し、写真製版とエッチングによりシリコン酸化膜
１３、ポリシリコン膜１２、層間絶縁膜１０及びポリシ
リコン膜８をソ−スとドレイン間のチャネル幅となるよ
うに加工する。その２層ポリシリコン構造のパタ−ンを
マスクとしてイオン注入法により、砒素を導入し、ソ−
ス４ｓとドレイン４ｄを自己整合的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置の製造方
法に関するものである。
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置の製造方
法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ又はフラッシュメモリでは
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
型のメモリセルでは、チップごとのベリファイ又はビッ
トごとのベリファイを行なってオーバイレース状態にな
らないように制御している。しかし、その制御が難しい
点、ベリファイ回路を付加しなければならない点、書込
み時間及び消去時間が長くなる点などの問題がある。
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
型のメモリセルでは、チップごとのベリファイ又はビッ
トごとのベリファイを行なってオーバイレース状態にな
らないように制御している。しかし、その制御が難しい
点、ベリファイ回路を付加しなければならない点、書込
み時間及び消去時間が長くなる点などの問題がある。
【０００３】そこで、その対策としてスプリットゲート
タイプが提案されている（米国特許第5,280,446号参
照）。そのスプリットゲートタイプは、図１（Ａ）に示
されるように、基板２に形成されたドレイン拡散層４ｄ
とソース拡散層４ｓの間のチャネル領域上にトンネル絶
縁膜６を介してフローティングゲート８がドレイン拡散
層４ｄ側に形成され、フローティングゲート８のソース
側の端部とソース拡散層４ｓの間が離れたオフセット領
域となっている。フローティングゲート８上には絶縁膜
１０を介してコントロールゲート１２が形成され、コン
トロールゲート１２上にはさらに絶縁膜１４を介して、
コントロールゲート１２の延びる方向と交差する方向に
延びるセレクトゲート１６が形成されている。セレクト
ゲート１６はコントロールゲート１２上からチャネルの
オフセット領域上に延びて形成されている。チャネル領
域はフローティングゲート８の下のメモリチャネルＭＣ
と、フローティングゲート８の端からソース拡散層４ｓ
までの間のオフセット領域のセレクトチャネルＳＣとか
らなっている。
タイプが提案されている（米国特許第5,280,446号参
照）。そのスプリットゲートタイプは、図１（Ａ）に示
されるように、基板２に形成されたドレイン拡散層４ｄ
とソース拡散層４ｓの間のチャネル領域上にトンネル絶
縁膜６を介してフローティングゲート８がドレイン拡散
層４ｄ側に形成され、フローティングゲート８のソース
側の端部とソース拡散層４ｓの間が離れたオフセット領
域となっている。フローティングゲート８上には絶縁膜
１０を介してコントロールゲート１２が形成され、コン
トロールゲート１２上にはさらに絶縁膜１４を介して、
コントロールゲート１２の延びる方向と交差する方向に
延びるセレクトゲート１６が形成されている。セレクト
ゲート１６はコントロールゲート１２上からチャネルの
オフセット領域上に延びて形成されている。チャネル領
域はフローティングゲート８の下のメモリチャネルＭＣ
と、フローティングゲート８の端からソース拡散層４ｓ
までの間のオフセット領域のセレクトチャネルＳＣとか
らなっている。
【０００４】スプリットゲートタイプでは、書込みはチ
ャネルホットエレクトロンによるものであるが、セレク
トゲート１６にしきい値近傍の電圧を与えることにより
注入効果を高めたソースサイド注入法と呼ばれる方法が
採られる。メモリチャネルＭＣがデプレッション状態に
なっても、隣接したセレクトチャネルＳＣによりリーク
電流を遮断することができる。セレクトゲート１６がコ
ントロールゲート１２と交差して配置されていることに
よりコンタクトの数を減らす効果もある。
ャネルホットエレクトロンによるものであるが、セレク
トゲート１６にしきい値近傍の電圧を与えることにより
注入効果を高めたソースサイド注入法と呼ばれる方法が
採られる。メモリチャネルＭＣがデプレッション状態に
なっても、隣接したセレクトチャネルＳＣによりリーク
電流を遮断することができる。セレクトゲート１６がコ
ントロールゲート１２と交差して配置されていることに
よりコンタクトの数を減らす効果もある。
【０００５】このようなスプリットゲートをもつメモリ
装置を実現する方法を図１（Ｂ）に示す。フローティン
グゲート８、コントロールゲート１２を形成した後、ソ
ース・ドレインへの注入のためのレジストパターン１８
をゲート上に正確に位置決めして形成してから、ソース
４ｓ、ドレイン４ｄの注入を行なう。セレクトゲートを
もつ上記のメモリ装置は、３層ポリシリコン構造である
が、２層ポリシリコン構造でセレクトゲートに代るもの
としてフローティングゲートのドレイン側の側面に絶縁
層を介してコントロールゲートのサイドウォールを形成
したものが提案されている（特開平２−２３６７２号公
報参照）。
装置を実現する方法を図１（Ｂ）に示す。フローティン
グゲート８、コントロールゲート１２を形成した後、ソ
ース・ドレインへの注入のためのレジストパターン１８
をゲート上に正確に位置決めして形成してから、ソース
４ｓ、ドレイン４ｄの注入を行なう。セレクトゲートを
もつ上記のメモリ装置は、３層ポリシリコン構造である
が、２層ポリシリコン構造でセレクトゲートに代るもの
としてフローティングゲートのドレイン側の側面に絶縁
層を介してコントロールゲートのサイドウォールを形成
したものが提案されている（特開平２−２３６７２号公
報参照）。
【０００６】
【発明が解決しようとする課題】図１のメモリ装置で
は、メモリセルのソ−ス、ドレイン拡散層を形成する
際、ドレイン拡散層４ｄはコントロ−ルゲート１２をマ
スクとする自己整合法（セルフアライメント）にてイオ
ン注入されるため、フローティングゲ−ト領域のチャネ
ル長ＭＣはコントロ−ルゲ−ト１２によって決定され、
アライメントずれ等には影響されない。しかし、ソ−ス
拡散層４ｓはフォトレジスト１８によって決定されるた
め、セレクトトランジスタのチャネル長ＳＣはコントロ
−ルゲ−ト１２とフォトレジスト１８とのアライメント
ずれの影響を受ける。そのため、そのチャネル長ＳＣの
ばらつきがメモリセル全体のオン電流のばらつきの原因
となる。
は、メモリセルのソ−ス、ドレイン拡散層を形成する
際、ドレイン拡散層４ｄはコントロ−ルゲート１２をマ
スクとする自己整合法（セルフアライメント）にてイオ
ン注入されるため、フローティングゲ−ト領域のチャネ
ル長ＭＣはコントロ−ルゲ−ト１２によって決定され、
アライメントずれ等には影響されない。しかし、ソ−ス
拡散層４ｓはフォトレジスト１８によって決定されるた
め、セレクトトランジスタのチャネル長ＳＣはコントロ
−ルゲ−ト１２とフォトレジスト１８とのアライメント
ずれの影響を受ける。そのため、そのチャネル長ＳＣの
ばらつきがメモリセル全体のオン電流のばらつきの原因
となる。
【０００７】また、そのチャネル長ＳＣはアライメント
ずれを考慮してある程度のマ−ジンを設けておく必要が
ある。そのため集積化の妨げともなる。実効チャネル長
を一定にし、かつメモリセルごとのコンタクトをなくす
ためには、ソース・ドレインのための拡散層を先に形成
しておくことが考えられる。しかし、それではメモリ特
性を支配する重要な因子であるトンネル酸化膜の一部を
拡散層上に成長させることになるので、トンネル酸化膜
の膜質が悪くなり、信頼性に問題が生じる。さらに、拡
散層とフローティングゲートとのアライメントずれがあ
るため、微細化が困難である。
ずれを考慮してある程度のマ−ジンを設けておく必要が
ある。そのため集積化の妨げともなる。実効チャネル長
を一定にし、かつメモリセルごとのコンタクトをなくす
ためには、ソース・ドレインのための拡散層を先に形成
しておくことが考えられる。しかし、それではメモリ特
性を支配する重要な因子であるトンネル酸化膜の一部を
拡散層上に成長させることになるので、トンネル酸化膜
の膜質が悪くなり、信頼性に問題が生じる。さらに、拡
散層とフローティングゲートとのアライメントずれがあ
るため、微細化が困難である。
【０００８】フローティングゲートのドレイン側の側面
に絶縁層を介してコントロールゲートのサイドウォール
を形成したメモリ装置では、フローティングゲートの両
側に形成したサイドウォールのうち、ソース側のサイド
ウォールを除去する必要があるが、そのエッチングのた
めの写真製版では二重レジストを使用しなければならな
い。しかし、そのようなプロセスは、やり直しができ
ず、製造上問題がある。
に絶縁層を介してコントロールゲートのサイドウォール
を形成したメモリ装置では、フローティングゲートの両
側に形成したサイドウォールのうち、ソース側のサイド
ウォールを除去する必要があるが、そのエッチングのた
めの写真製版では二重レジストを使用しなければならな
い。しかし、そのようなプロセスは、やり直しができ
ず、製造上問題がある。
【０００９】本発明はこのような問題を解決するため
に、ソ−ス拡散層もドレイン拡散層もともに自己整合的
に形成でき、トンネル酸化膜の膜質を悪くすることもな
く、二重レジストプロセスも不要で、しかも微細化にも
問題のない方法を提供することを目的とするものであ
る。
に、ソ−ス拡散層もドレイン拡散層もともに自己整合的
に形成でき、トンネル酸化膜の膜質を悪くすることもな
く、二重レジストプロセスも不要で、しかも微細化にも
問題のない方法を提供することを目的とするものであ
る。
【００１０】
【課題を解決するための手段】本発明の製造方法は３層
ポリシリコンプロセスと２層ポリシリコンプロセスの両
方に適用することができる。本発明の第１の局面は、３
層ポリシリコンプロセスに適用する製造方法であり、以
下の工程（Ａ）から（Ｉ）を含んでいる。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成する工
程、（Ｂ）そのポリシリコン膜を写真製版とエッチング
によりパターン化してフローティングゲ−トをチャネル
幅方向に分離する溝を設ける工程、（Ｃ）その上に第１
の層間絶縁膜を介して第２層目の導電体層となる第２層
目ポリシリコン膜を形成し、さらにその上に第２の層間
絶縁膜を形成する工程、（Ｄ）第２の層間絶縁膜、第２
層目ポリシリコン膜、第１の層間絶縁膜及び第１層目ポ
リシリコン膜を写真製版とエッチングによりパターン化
し、ソ−ス拡散層とドレイン拡散層を形成すべき領域に
開口をもつパターンを設ける工程、（Ｅ）そのパターン
をマスクとして半導体基板にソ−ス・ドレイン用の不純
物を自己整合的に注入する工程、（Ｆ）第２の層間絶縁
膜、第２層目ポリシリコン膜、第１の層間絶縁膜及び第
１層目ポリシリコン膜を写真製版とエッチングにより再
びパターン化し、第２層目ポリシリコン膜によるコント
ロールゲートと第１層目ポリシリコン膜によるフローテ
ィングゲートを備えたゲート電極を形成する工程、
（Ｇ）ゲート電極の側面を被う第３の層間絶縁膜を形成
する工程、（Ｈ）セレクトゲート領域にゲート絶縁膜を
形成する工程、（Ｉ）その後、全面に第３層目ポリシリ
コン膜を形成し、写真製版とエッチングにより第３層目
ポリシリコン膜をパターン化してセレクトゲートを形成
する工程。
ポリシリコンプロセスと２層ポリシリコンプロセスの両
方に適用することができる。本発明の第１の局面は、３
層ポリシリコンプロセスに適用する製造方法であり、以
下の工程（Ａ）から（Ｉ）を含んでいる。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成する工
程、（Ｂ）そのポリシリコン膜を写真製版とエッチング
によりパターン化してフローティングゲ−トをチャネル
幅方向に分離する溝を設ける工程、（Ｃ）その上に第１
の層間絶縁膜を介して第２層目の導電体層となる第２層
目ポリシリコン膜を形成し、さらにその上に第２の層間
絶縁膜を形成する工程、（Ｄ）第２の層間絶縁膜、第２
層目ポリシリコン膜、第１の層間絶縁膜及び第１層目ポ
リシリコン膜を写真製版とエッチングによりパターン化
し、ソ−ス拡散層とドレイン拡散層を形成すべき領域に
開口をもつパターンを設ける工程、（Ｅ）そのパターン
をマスクとして半導体基板にソ−ス・ドレイン用の不純
物を自己整合的に注入する工程、（Ｆ）第２の層間絶縁
膜、第２層目ポリシリコン膜、第１の層間絶縁膜及び第
１層目ポリシリコン膜を写真製版とエッチングにより再
びパターン化し、第２層目ポリシリコン膜によるコント
ロールゲートと第１層目ポリシリコン膜によるフローテ
ィングゲートを備えたゲート電極を形成する工程、
（Ｇ）ゲート電極の側面を被う第３の層間絶縁膜を形成
する工程、（Ｈ）セレクトゲート領域にゲート絶縁膜を
形成する工程、（Ｉ）その後、全面に第３層目ポリシリ
コン膜を形成し、写真製版とエッチングにより第３層目
ポリシリコン膜をパターン化してセレクトゲートを形成
する工程。
【００１１】本発明の第２の局面は、２層ポリシリコン
プロセスに適用する製造方法であり、次の工程（Ａ）か
ら（Ｆ）を含んでいる。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成する工
程、（Ｂ）そのポリシリコン膜を写真製版とエッチング
によりパターン化してソ−ス拡散層とドレイン拡散層を
形成すべき領域に開口をもつパターンを設ける工程、
（Ｃ）そのパターンをマスクとして半導体基板にソ−ス
・ドレイン用の不純物を自己整合的に注入する工程、
（Ｄ）第１層目ポリシリコン膜を写真製版とエッチング
により再びパターン化してフローティングゲ−トを形成
する工程、（Ｅ）その上に層間絶縁膜を介して第２層目
の導電体層となる第２層目ポリシリコン膜を形成する工
程、（Ｆ）第２層目ポリシリコン膜を写真製版とエッチ
ングによりパターン化してセレクトゲートを兼ねるコン
トロールゲートを形成する工程。
プロセスに適用する製造方法であり、次の工程（Ａ）か
ら（Ｆ）を含んでいる。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成する工
程、（Ｂ）そのポリシリコン膜を写真製版とエッチング
によりパターン化してソ−ス拡散層とドレイン拡散層を
形成すべき領域に開口をもつパターンを設ける工程、
（Ｃ）そのパターンをマスクとして半導体基板にソ−ス
・ドレイン用の不純物を自己整合的に注入する工程、
（Ｄ）第１層目ポリシリコン膜を写真製版とエッチング
により再びパターン化してフローティングゲ−トを形成
する工程、（Ｅ）その上に層間絶縁膜を介して第２層目
の導電体層となる第２層目ポリシリコン膜を形成する工
程、（Ｆ）第２層目ポリシリコン膜を写真製版とエッチ
ングによりパターン化してセレクトゲートを兼ねるコン
トロールゲートを形成する工程。
【００１２】本発明では、トンネル絶縁膜上に１層又は
２層の導電体層を含むパターンを形成し、それをマスク
として自己整合的にイオン注入してソ−ス拡散層とドレ
イン拡散層を形成した後、そのパターンの再度パターン
化してゲート及びセレクトチャネル領域を形成するの
で、ソ−ス拡散層もドレイン拡散層もともに自己整合的
に形成でき、トンネル酸化膜の膜質を悪くすることもな
く、二重レジストプロセスも不要で、微細化にも適用す
ることができる。
２層の導電体層を含むパターンを形成し、それをマスク
として自己整合的にイオン注入してソ−ス拡散層とドレ
イン拡散層を形成した後、そのパターンの再度パターン
化してゲート及びセレクトチャネル領域を形成するの
で、ソ−ス拡散層もドレイン拡散層もともに自己整合的
に形成でき、トンネル酸化膜の膜質を悪くすることもな
く、二重レジストプロセスも不要で、微細化にも適用す
ることができる。
【００１３】
【実施例】図２は本発明により製造される３層ポリシリ
コン構造のメモリ装置の一例を表わしたものであり、図
１（Ａ）で示されたものと本質的に同じである。図２
（Ａ）は断面図、同図（Ｂ）は平面図で、（Ａ）は
（Ｂ）のＸ−Ｘ’線位置での断面図である。
コン構造のメモリ装置の一例を表わしたものであり、図
１（Ａ）で示されたものと本質的に同じである。図２
（Ａ）は断面図、同図（Ｂ）は平面図で、（Ａ）は
（Ｂ）のＸ−Ｘ’線位置での断面図である。
【００１４】基板２に形成されたドレイン拡散層４ｄと
ソース拡散層４ｓの間のチャネル領域上にトンネル絶縁
膜６を介してフローティングゲート８がドレイン拡散層
４ｄ側に形成され、フローティングゲート８のソース側
の端部とソース拡散層４ｓの間が離れたオフセット領域
となっている。フローティングゲート８上には絶縁膜１
０を介してコントロールゲート１２が形成されている。
フロ−ティングゲ−ト８、コントロ−ルゲ−ト１２とセ
レクトゲ−ト１６の間の層間絶縁膜として、コントロ−
ルゲ−ト１２上には絶縁膜１３が形成され、コントロ−
ルゲ−ト１２とフロ−ティングゲ−ト８の側面には絶縁
物のサイドウオ−ル１５が形成されている。セレクトゲ
ート１６はコントロールゲート１２の延びる方向と交差
する方向に延びているとともに、コントロールゲート１
２上からチャネルのオフセット領域上に延びて形成され
ている。チャネル領域はフローティングゲート８の下の
メモリチャネルＭＣと、フローティングゲート８の端か
らソース拡散層４ｓまでの間のオフセット領域のセレク
トチャネルＳＣとからなっている。（Ｂ）で、２０は素
子分離用のフィ−ルド酸化膜、２２はフロ−ティングゲ
−ト８をチャネル幅方向に分離するスリットである。
ソース拡散層４ｓの間のチャネル領域上にトンネル絶縁
膜６を介してフローティングゲート８がドレイン拡散層
４ｄ側に形成され、フローティングゲート８のソース側
の端部とソース拡散層４ｓの間が離れたオフセット領域
となっている。フローティングゲート８上には絶縁膜１
０を介してコントロールゲート１２が形成されている。
フロ−ティングゲ−ト８、コントロ−ルゲ−ト１２とセ
レクトゲ−ト１６の間の層間絶縁膜として、コントロ−
ルゲ−ト１２上には絶縁膜１３が形成され、コントロ−
ルゲ−ト１２とフロ−ティングゲ−ト８の側面には絶縁
物のサイドウオ−ル１５が形成されている。セレクトゲ
ート１６はコントロールゲート１２の延びる方向と交差
する方向に延びているとともに、コントロールゲート１
２上からチャネルのオフセット領域上に延びて形成され
ている。チャネル領域はフローティングゲート８の下の
メモリチャネルＭＣと、フローティングゲート８の端か
らソース拡散層４ｓまでの間のオフセット領域のセレク
トチャネルＳＣとからなっている。（Ｂ）で、２０は素
子分離用のフィ−ルド酸化膜、２２はフロ−ティングゲ
−ト８をチャネル幅方向に分離するスリットである。
【００１５】図３により、本発明を図２に示されたメモ
リ装置の製造に適応した一実施例を説明する。 （Ａ）基板２にＬＯＣＯＳ法を用いて素子分離領域を形
成する。次に、トンネル酸化膜６を、例えば８０〜１０
０Åの厚さに形成する。その上に第１層目のポリシリコ
ン膜８を例えば１０００〜４０００Åの膜厚で形成し、
それに不純物として例えばリンを導入する。
リ装置の製造に適応した一実施例を説明する。 （Ａ）基板２にＬＯＣＯＳ法を用いて素子分離領域を形
成する。次に、トンネル酸化膜６を、例えば８０〜１０
０Åの厚さに形成する。その上に第１層目のポリシリコ
ン膜８を例えば１０００〜４０００Åの膜厚で形成し、
それに不純物として例えばリンを導入する。
【００１６】（Ｂ）ポリシリコン膜８上に絶縁膜を形成
する。この絶縁膜の構造は、例えば下がシリコン酸化膜
でその上にシリコン窒化膜を積層した２層構造をもつ絶
縁層で、その合計膜厚は１００〜５００Åである。その
後、写真製版とエッチングによりフロ−ティングゲ−ト
をチャネル幅方向に分離する溝２２（図２（Ｂ）参照）
を形成する。
する。この絶縁膜の構造は、例えば下がシリコン酸化膜
でその上にシリコン窒化膜を積層した２層構造をもつ絶
縁層で、その合計膜厚は１００〜５００Åである。その
後、写真製版とエッチングによりフロ−ティングゲ−ト
をチャネル幅方向に分離する溝２２（図２（Ｂ）参照）
を形成する。
【００１７】その後、全面にシリコン酸化膜を例えば３
０〜１００Åの厚さに形成する。このシリコン酸化膜
と、ポリシリコン膜８上に形成した２層構造の絶縁膜と
によりシリコン酸化膜／シリコン窒化膜／シリコン酸化
膜の３層構造からなるＯＮＯ層間絶縁膜１０となる。そ
の層間絶縁膜１０上に第２層目のポリシリコン膜１２を
膜厚１０００〜４０００Åの厚さに形成し、それに不純
物として例えばリンを導入する。
０〜１００Åの厚さに形成する。このシリコン酸化膜
と、ポリシリコン膜８上に形成した２層構造の絶縁膜と
によりシリコン酸化膜／シリコン窒化膜／シリコン酸化
膜の３層構造からなるＯＮＯ層間絶縁膜１０となる。そ
の層間絶縁膜１０上に第２層目のポリシリコン膜１２を
膜厚１０００〜４０００Åの厚さに形成し、それに不純
物として例えばリンを導入する。
【００１８】ポリシリコン膜１２上にさらにシリコン酸
化膜１３を例えば５００〜３０００Åの厚さに形成す
る。その後、写真製版とエッチングによりシリコン酸化
膜１３、ポリシリコン膜１２、層間絶縁膜１０及びポリ
シリコン膜８をソ−スとドレイン間のチャネル幅となる
ように加工する。
化膜１３を例えば５００〜３０００Åの厚さに形成す
る。その後、写真製版とエッチングによりシリコン酸化
膜１３、ポリシリコン膜１２、層間絶縁膜１０及びポリ
シリコン膜８をソ−スとドレイン間のチャネル幅となる
ように加工する。
【００１９】（Ｃ）続いて、その２層ポリシリコン構造
のパタ−ンをマスクとしてイオン注入法により、例え
ば、砒素をエネルギー３０〜８０ＫｅＶで、ドーズ量が
１×１０15〜１×１０16／ｃｍ2となるように導入し、
ソ−ス４ｓとドレイン４ｄを自己整合的に形成する。も
し、その後のエッチングにより基板の掘れが懸念される
なら、イオン注入後、酸化し、ソ−ス４ｓとドレイン４
ｄ上に膜厚１５００〜３０００Åの厚い酸化膜を形成し
てもよい。
のパタ−ンをマスクとしてイオン注入法により、例え
ば、砒素をエネルギー３０〜８０ＫｅＶで、ドーズ量が
１×１０15〜１×１０16／ｃｍ2となるように導入し、
ソ−ス４ｓとドレイン４ｄを自己整合的に形成する。も
し、その後のエッチングにより基板の掘れが懸念される
なら、イオン注入後、酸化し、ソ−ス４ｓとドレイン４
ｄ上に膜厚１５００〜３０００Åの厚い酸化膜を形成し
てもよい。
【００２０】（Ｄ）シリコン酸化膜１３、ポリシリコン
膜１２、層間絶縁膜１０及びポリシリコン膜８の積層構
造に対し、さらに写真製版とエッチングによりメモリゲ
−ト領域に２層ポリシリコン構造体を残し、セレクトチ
ャネルとなる領域の２層ポリシリコン構造体を除去す
る。
膜１２、層間絶縁膜１０及びポリシリコン膜８の積層構
造に対し、さらに写真製版とエッチングによりメモリゲ
−ト領域に２層ポリシリコン構造体を残し、セレクトチ
ャネルとなる領域の２層ポリシリコン構造体を除去す
る。
【００２１】（Ｅ）次に、第３の絶縁膜として例えばシ
リコン酸化膜、シリコン窒化膜及びシリコン酸化膜のＯ
ＮＯ構造の絶縁膜１４を全体の膜厚が５００〜２０００
Åになるように成膜した後、エッチバックを施すことに
より、メモリゲ−ト領域の２層ポリシリコン構造体の側
壁にその絶縁膜１４を残す。このとき、メモリゲ−ト領
域の２層ポリシリコン構造体及び絶縁膜１４の領域以外
の基板領域のトンネル酸化膜も除去され、基板が露出す
るので、その露出した基板上にゲ−ト酸化膜６ｇを例え
ば１００〜３００Åの厚さに形成する。
リコン酸化膜、シリコン窒化膜及びシリコン酸化膜のＯ
ＮＯ構造の絶縁膜１４を全体の膜厚が５００〜２０００
Åになるように成膜した後、エッチバックを施すことに
より、メモリゲ−ト領域の２層ポリシリコン構造体の側
壁にその絶縁膜１４を残す。このとき、メモリゲ−ト領
域の２層ポリシリコン構造体及び絶縁膜１４の領域以外
の基板領域のトンネル酸化膜も除去され、基板が露出す
るので、その露出した基板上にゲ−ト酸化膜６ｇを例え
ば１００〜３００Åの厚さに形成する。
【００２２】その後、第３層目のポリシリコン膜を例え
ば１０００〜４０００Åの膜厚に形成し、それに不純物
として例えばリンを導入した後、写真製版とエッチング
によりパタ−ン化を施してセレクトゲ−トを形成すれ
ば、図２に示したメモリセルが形成される。
ば１０００〜４０００Åの膜厚に形成し、それに不純物
として例えばリンを導入した後、写真製版とエッチング
によりパタ−ン化を施してセレクトゲ−トを形成すれ
ば、図２に示したメモリセルが形成される。
【００２３】この方法により形成したメモリセルは、実
効チャネル長が工程（Ｂ）でのパタ−ン化により決まる
ので、オン電流などのメモリ特性のばらつきを抑えるこ
とができる。また、トンネル酸化膜６を比較的初期段階
で形成し、その後にソース・ドレインの拡散層を形成す
るので、トンネル酸化膜の信頼性がよい。さらに、二重
レジストを使用する必要がなく、製造上の問題もない。
実施例ではポリシリコン層とポリシリコン層の間の層間
絶縁膜として窒化膜を含んだものを用いているが、酸化
膜のみでもよい。
効チャネル長が工程（Ｂ）でのパタ−ン化により決まる
ので、オン電流などのメモリ特性のばらつきを抑えるこ
とができる。また、トンネル酸化膜６を比較的初期段階
で形成し、その後にソース・ドレインの拡散層を形成す
るので、トンネル酸化膜の信頼性がよい。さらに、二重
レジストを使用する必要がなく、製造上の問題もない。
実施例ではポリシリコン層とポリシリコン層の間の層間
絶縁膜として窒化膜を含んだものを用いているが、酸化
膜のみでもよい。
【００２４】図４は、２層ポリシリコン構造のメモリセ
ルを表わしたものである。図３の実施例の３層ポリシリ
コン構造のメモリセルへの適用の製造方法において、フ
ロ−ティングゲ−トとコントロ−ルゲ−トの２層構造に
代えて、フロ−ティングゲ−ト１層とし、２層目のポリ
シリコンゲ−ト層でコントロ−ルゲ−トとセレクトゲ−
トを兼ねるようにしたものであり、図３に示した製造方
法がそのまま適応できる。
ルを表わしたものである。図３の実施例の３層ポリシリ
コン構造のメモリセルへの適用の製造方法において、フ
ロ−ティングゲ−トとコントロ−ルゲ−トの２層構造に
代えて、フロ−ティングゲ−ト１層とし、２層目のポリ
シリコンゲ−ト層でコントロ−ルゲ−トとセレクトゲ−
トを兼ねるようにしたものであり、図３に示した製造方
法がそのまま適応できる。
【００２５】
【発明の効果】本発明では、トンネル絶縁膜上に１層又
は２層の導電体層を含むパターンを形成し、それをマス
クとして自己整合的にイオン注入してソ−ス拡散層とド
レイン拡散層を形成するので、実効チャネル長がその工
程でのパタ−ン化により決まるので、オン電流などのメ
モリ特性のばらつきを抑えることができる。また、トン
ネル酸化膜を形成した後にソース・ドレインの拡散層を
形成するので、トンネル酸化膜の信頼性がよい。さら
に、二重レジストを使用する必要がなく、製造上の問題
もない。
は２層の導電体層を含むパターンを形成し、それをマス
クとして自己整合的にイオン注入してソ−ス拡散層とド
レイン拡散層を形成するので、実効チャネル長がその工
程でのパタ−ン化により決まるので、オン電流などのメ
モリ特性のばらつきを抑えることができる。また、トン
ネル酸化膜を形成した後にソース・ドレインの拡散層を
形成するので、トンネル酸化膜の信頼性がよい。さら
に、二重レジストを使用する必要がなく、製造上の問題
もない。
【図１】従来の半導体装置を示す図であり、（Ａ）はそ
の要部断面図、（Ｂ）はその製造過程を示す断面図であ
る。
の要部断面図、（Ｂ）はその製造過程を示す断面図であ
る。
【図２】本発明により製造される３層ポリシリコン構造
のメモリ装置の一例を表わしたものであり、（Ａ）は断
面図、（Ｂ）は平面図で、（Ａ）は（Ｂ）のＸ−Ｘ’線
位置での断面図である。
のメモリ装置の一例を表わしたものであり、（Ａ）は断
面図、（Ｂ）は平面図で、（Ａ）は（Ｂ）のＸ−Ｘ’線
位置での断面図である。
【図３】一実施例の製造方法を示す工程断面図である。
【図４】他の実施例で製造される２層ポリシリコン構造
のメモリ装置を示す断面図である。
のメモリ装置を示す断面図である。
２ 基板 ４ｄ ドレイン拡散層 ４ｓ ソース拡散層 ６ トンネル絶縁膜 ８ フローティングゲート １２ コントロールゲート １６ セレクトゲ−ト ＭＣ メモリチャネル ＳＣ セレクトチャネル
Claims (2)
- 【請求項１】 次の工程（Ａ）から（Ｉ）を含む半導体
装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成する工
程、 （Ｂ）そのポリシリコン膜を写真製版とエッチングによ
りパターン化してフローティングゲ−トをチャネル幅方
向に分離する溝を設ける工程、 （Ｃ）その上に第１の層間絶縁膜を介して第２層目の導
電体層となる第２層目ポリシリコン膜を形成し、さらに
その上に第２の層間絶縁膜を形成する工程、 （Ｄ）第２の層間絶縁膜、第２層目ポリシリコン膜、第
１の層間絶縁膜及び第１層目ポリシリコン膜を写真製版
とエッチングによりパターン化し、ソ−ス拡散層とドレ
イン拡散層を形成すべき領域に開口をもつパターンを設
ける工程、 （Ｅ）前記パターンをマスクとして半導体基板にソ−ス
・ドレイン用の不純物を自己整合的に注入する工程、 （Ｆ）第２の層間絶縁膜、第２層目ポリシリコン膜、第
１の層間絶縁膜及び第１層目ポリシリコン膜を写真製版
とエッチングにより再びパターン化し、第２層目ポリシ
リコン膜によるコントロールゲートと第１層目ポリシリ
コン膜によるフローティングゲートを備えたゲート電極
を形成する工程、 （Ｇ）ゲート電極の側面を被う第３の層間絶縁膜を形成
する工程、 （Ｈ）セレクトゲート領域にゲート絶縁膜を形成する工
程、 （Ｉ）その後、全面に第３層目ポリシリコン膜を形成
し、写真製版とエッチングにより第３層目ポリシリコン
膜をパターン化してセレクトゲートを形成する工程。 - 【請求項２】 次の工程（Ａ）から（Ｆ）を含む半導体
装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成する工
程、 （Ｂ）そのポリシリコン膜を写真製版とエッチングによ
りパターン化してソ−ス拡散層とドレイン拡散層を形成
すべき領域に開口をもつパターンを設ける工程、 （Ｃ）前記パターンをマスクとして半導体基板にソ−ス
・ドレイン用の不純物を自己整合的に注入する工程、 （Ｄ）第１層目ポリシリコン膜を写真製版とエッチング
により再びパターン化してフローティングゲ−トを形成
する工程、 （Ｅ）その上に層間絶縁膜を介して第２層目の導電体層
となる第２層目ポリシリコン膜を形成する工程、 （Ｆ）第２層目ポリシリコン膜を写真製版とエッチング
によりパターン化してセレクトゲートを兼ねるコントロ
ールゲートを形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188145A JPH1022404A (ja) | 1996-06-27 | 1996-06-27 | スプリットゲートタイプの半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188145A JPH1022404A (ja) | 1996-06-27 | 1996-06-27 | スプリットゲートタイプの半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022404A true JPH1022404A (ja) | 1998-01-23 |
Family
ID=16218542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8188145A Pending JPH1022404A (ja) | 1996-06-27 | 1996-06-27 | スプリットゲートタイプの半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022404A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6245614B1 (en) * | 2000-06-19 | 2001-06-12 | United Microelectronics Corp. | Method of manufacturing a split-gate flash memory cell with polysilicon spacers |
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
| US6703662B1 (en) | 1999-12-21 | 2004-03-09 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
-
1996
- 1996-06-27 JP JP8188145A patent/JPH1022404A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703662B1 (en) | 1999-12-21 | 2004-03-09 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| US6245614B1 (en) * | 2000-06-19 | 2001-06-12 | United Microelectronics Corp. | Method of manufacturing a split-gate flash memory cell with polysilicon spacers |
| US7414283B2 (en) | 2001-07-27 | 2008-08-19 | Renesas Technology Corp. | Semiconductor device |
| JPWO2003012878A1 (ja) * | 2001-07-27 | 2004-11-25 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7057230B2 (en) | 2001-07-27 | 2006-06-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory device employing transistors having different gate withstand voltages for enhanced reading speed |
| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
| US7700992B2 (en) | 2001-07-27 | 2010-04-20 | Renesas Technology Corp. | Semiconductor device |
| US8017986B2 (en) | 2001-07-27 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device |
| US8698224B2 (en) | 2001-07-27 | 2014-04-15 | Renesas Electronics Corporation | Semiconductor device |
| US9412459B2 (en) | 2001-07-27 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device |
| US9812211B2 (en) | 2001-07-27 | 2017-11-07 | Renesas Electronics Corporation | Semiconductor device |
| US10115469B2 (en) | 2001-07-27 | 2018-10-30 | Renesas Electronics Corporation | Semiconductor device |
| US10354735B2 (en) | 2001-07-27 | 2019-07-16 | Renesas Electronics Corporation | Semiconductor device |
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