JPWO2003012878A1 - 半導体装置 - Google Patents
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Abstract
Description
本発明は、不揮発性メモリを有する半導体装置、特に記憶情報の高速読み出し技術に関し、例えばフラッシュメモリ或はオンチップでフラッシュメモリを有するマイクロコンピュータなどに適用して有効な技術に関する。
背景技術
不揮発性メモリセルとしてスプリットゲート型メモリセルやスタックゲート型メモリセルを挙げることができる。スプリットゲート型メモリセルは記憶部を構成するメモリMOS型トランジスタと、そのメモリ部を選択して情報を取り出すための選択MOS型トランジスタの2つのトランジスタから構成されている。公知文献としては、アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム(IEEE、VLSI Technology Symposium)の1994年予稿集71ページ乃至72ページ記載の技術がある。そのメモリセルの構造と動作を簡単に説明する。このスプリットゲート型メモリセルは、ソース、ドレイン、浮遊ゲート、及び制御ゲートから成る。浮遊ゲートへの電荷注入はホットエレクトロンの発生を用いるソースサイド・インジェクション方式である。浮遊ゲートに蓄積された電荷は、浮遊ゲート尖端部から制御ゲートへ放出する。このとき、制御ゲートには12ボルトの高電圧を掛けることが必要になる。電荷放出電極として機能した制御ゲートは、読出し用の選択MOS型トランジスタのゲート電極でもある。選択MOS型トランジスタ部のゲート酸化膜は堆積酸化膜であり、浮遊ゲートと選択MOS型トランジスタのゲート電極とを電気的に絶縁する膜としても機能している。スプリットゲート型メモリセルの他の公知技術としては、USP4659828、USP5408115、特開平5−136422の各号公報などがある。
スタックゲート型メモリセルは、ソース、ドレイン、及びチャネル形成領域上にスタックされた浮遊ゲートと制御ゲートから成る。浮遊ゲートへの電荷注入はホットエレクトロンの発生を用いる。浮遊ゲートに蓄積された電荷は、基板に放出する。このとき、制御ゲートには−10ボルトの負の高電圧を掛けることが必要になる。読み出しは制御ゲートに3.3ボルトのような読み出し電圧を印加して行う。スタックゲート型メモリセルについては特開平11−232886などに記載がある。
データ処理の高速化の観点よりすれば、不揮発性記憶装置においても、その読出し動作の高速性が重要となる。前記スプリットゲート型メモリセルにおいては、選択MOSトランジスタのゲート電極が消去電極としても機能する構成である。そのため、ゲート絶縁膜も絶縁耐圧を確保するために、書込み・消去電圧制御用の高耐圧MOSトランジスタのそれと同じ膜厚にせざるを得なかった。これにより、選択MOSトランジスタのGm(電流供給能力としての相互コンダクタンス)は小さくなり、読出し電流を十分に取ることが出来る構造とは言い難い。このままでは低電圧下での高速動作には適さない。スタックゲート型セルの場合は書き込み・消去動作で高電圧が印加されるコントロールゲートに高耐圧を実現する厚いゲート酸化膜が採用されるので、これが読み出し動作時のGmを小さくし、読出し電流を十分に取ることができる構造とは言い難い。
前記公知文献のUSP4,659,828及びUSP5,408,115は、書込み・消去動作に関しての発明であり、読出し動作性能の向上については言及されていない。さらに、公知文献の特開平5−136422号公報は本発明と最も類似した形状を開示しているが、隣接する2つのゲート電極を絶縁する方法についての発明であり、読出し性能についての開示は無い。高性能化した論理演算装置に適合した、従来技術には無い不揮発性記憶装置が必要である。
ビット線を主ビット線と副ビット線に階層化し、動作選択されるべきメモリセルが接続される副ビット線だけを選択して主ビット線に接続し、メモリセルによるビット線の寄生容量を見掛け上減らすことによって高速読み出し動作を実現する構造が採用されている。しかしながら、スタックゲート型メモリセルのように書き込み時にビット線にも高電圧の印加を要する場合には副ビット線を主ビット線に選択的に接続するためのMOSトランジスタに対して高耐圧化しなければならず、読み出し経路のGmが更に小さくなり、主・副ビット線による階層化ビット線構造による高速化が十分機能しない虞のあることが本発明者によって見出された。
本発明の目的は、記憶情報の読み出し経路から高速性を損なう厚膜の高耐圧MOSトランジスタを排除することにある。
本発明の目的は、不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置提供することである。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔1〕半導体装置は複数個の不揮発性メモリセル(1)を有し、不揮発性メモリセルは、情報記憶に用いるMOS型の第1トランジスタ部(3)と前記第1トランジスタ部を選択するMOS型の第2トランジスタ部(4)とから成る。前記第2トランジスタ部は、ビット線(BL)に接続するビット線電極(16)、及びコントロールゲート制御線(CL)に接続するコントロールゲート電極(18)を有する。前記第1トランジスタ部は、ソース線に接続するソース線電極(10)、メモリゲート制御線(ML)に接続するメモリゲート電極(14)、及び前記メモリゲート電極の直下に配置された電荷蓄積領域(11)を有する。前記第2トランジスタ部のゲート絶縁耐圧は第1トランジスタ部のゲート絶縁耐圧よりも低い。換言すれば、前記第2トランジスタ部におけるコントロールゲート電極のゲート絶縁膜(17)の膜厚をtc、前記第1トランジスタ部におけるメモリゲート電極のゲート絶縁膜(11,12,13)の膜厚をtmとすると、tc<tmの関係を持つ。ここで、MOSとは絶縁ゲート電界効果型のトランジスタ構造を総称する。
上記より、データ読み出し動作では不揮発性メモリセルの第2トランジスタ部をオン状態にしたとき、第1トランジスタ部の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。第2トランジスタ部は第1トランジスタ部よりもゲート酸化膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のMOSトランジスタ部と選択用のMOSトランジスタ部の双方を高耐圧で形成する場合に比べ、選択用のMOSトランジスタ部に対して比較的低いゲート電圧で比較的大きなGmを得ることが容易になり、不揮発性メモリセル全体の電流供給能力、即ちGmを相対的に大きくする事ができ、読み出し速度の高速化に寄与する。
第1トランジスタ部に比較的高い閾値電圧を設定する動作では、例えば、メモリゲート電極に高電圧を印加し、第2トランジスタ部をオン動作させてソース線からビット線に電流を流し、コントロールゲート側の電荷蓄積領域近傍で発生したホットエレクトロンを電荷蓄積領域に保持させればよい。第1トランジスタ部に比較的低い閾値電圧を設定する動作では、例えば、メモリゲート電極に高電圧を印加し、第2トランジスタ部をオン動作させてビット線電極及びソース線電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクトロンをメモリゲート電極に放出させればよい。したがって、第1トランジスタ部に比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。このことは、第2トランジスタ部のゲート耐圧が比較的低くてよいことを保証する。
電荷蓄積領域に蓄積した電荷がコントロールゲート電極にリークし難くするには、例えば、前記コントロールゲート電極と電荷蓄積領域との間の絶縁膜(9)の膜厚をtiとすると、tm≦tiの関係を持つことが望ましい。
第2トランジスタ部の低いゲート耐圧をデバイス構造的に保証するには、例えば、ウェル領域に形成される前記ビット線電極とソース線電極との間に高濃度不純物領域(30)を形成しないようにすればよい。前記高濃度不純物領域は例えば不純物の拡散領域である。記憶保持用のMONOS部と選択用のMOSトランジスタ部の直列回路で構成される不揮発性メモリセルの場合は、双方のトランジスタ部の直列接続ノードが双方に共通の拡散領域(ソース・ドレイン領域)とされている。前記双方のトランジスタに共通の拡散領域が介在すると、書き込み時のMONOS部に高電圧が印加されてチャネルが形成せれると、MONOS側の高電圧がそのチャネルから前記双方のトランジスタ部に共通の拡散領域を介して選択MOSトランジスタ部に印加される。よってMONOS型メモリセルの場合には選択MOSトランジスタ部は高耐圧であることが必須になる。
前記電荷蓄積領域には、絶縁膜に覆われた導電性浮遊ゲート電極、又は絶縁膜に覆われた電荷トラップ性絶縁膜、絶縁膜に覆われた導電性微粒子層等を採用してよい。
前記ビット線をグローバルビット線(GL)に接続可能なスイッチMOSトランジスタ(19)を設け、デバイデッドビット線構造(階層型ビット線構造)を採用してよい。デバイデッドビット線構造により、読み出し動作において一部の不揮発性メモリセルだけをグローバルビット線に接続して、ビット線に寄生容量を見掛け上小さくして更に読み出し動作の高速化を図ることに寄与する。このとき、消去・書き込み動作において前記ビット線には高電圧を印加しなくても済むから、前記スイッチMOSトランジスタのゲート酸化膜厚は第1トランジスタ部のゲート酸化膜厚よりも薄く形成すればよい。要するに、前記スイッチMOSトランジスタには比較的大きな電流供給能力を与えることが容易であり、デバイデッドビット線構造による読み出し動作の高速化を保証することが可能になる。
〔2〕更に詳細な態様として、半導体装置は、前記コントロールゲート制御線を駆動する第1ドライバ(21)、前記メモリゲート制御線を駆動する第2ドライバ(22)、前記スイッチMOSトランジスタをオン状態に駆動する第3ドライバ(23)、前記ソース線を駆動する第4ドライバ(24)を有し、前記第1ドライバ及び第3ドライバは第1電圧を動作電源とし、前記第2ドライバ及び第4ドライバは前記第1電圧よりも高い電圧を動作電源とする。
前記第1トランジスタ部の閾値電圧を高くするとき、第1ドライバの動作電源を第1電圧、第4ドライバの動作電源を第1電圧よりも高い第2電圧、第2ドライバの動作電源を第2電圧よりも高い第3電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にする制御回路(76)を有する。
前記制御回路は、前記第1トランジスタ部の閾値電圧を低くするとき、前記第2ドライバの動作電源を第3電圧よりも高い第4電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させる。
閾値電圧が低くされた第1トランジスタ部は例えばデプレション型とされ、閾値電圧が高くされた第1トランジスタ部は例えばエンハンスメント型とされてよい。読み出し動作時におけるメモリゲート電極は回路の接地電圧にすればよい。また、第1トランジスタ部に対し第1トランジスタ部を選択する第2トランジスタ部を有するので書込みおよび消去の厳密なベリファイ動作を行わない選択も可能になる。
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第1ドライバの動作電源を第1電圧、メモリゲート電極及びソース線電極を回路の接地電位としてよい。読み出し動作時の電流の向きはビット線からソース線の向きになる。
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第1ドライバの動作電源を第1電圧、メモリゲート電極及びビット線電極を回路の接地電位としてよい。読み出し動作時の電流の向きは上記とは逆にソース線からビット線の向きになる。
以上説明した半導体装置は不揮発性メモリ単体だけでなく、不揮発性メモリをオンチップしたマイクロコンピュータやデータプロセッサ等の半導体装置であってもよい。例えば、半導体装置は更に、前記第1電圧を動作電源として論理動作を行う論理動作ユニット(61)を有する。
レイアウト的な観点に立つと、前記第1ドライバ及び第3ドライバはアドレスデコード信号(51)を入力して動作が選択され、前記第2ドライバ及び第4ドライバは第1ドライバの出力(52)を入力して動作が選択されるものであってよい。
前記不揮発性メモリセルアレイ(50)を挟んで一方側に前記第1ドライバ及び第3ドライバが配置され、他方側に前記第2ドライバ及び第4ドライバが配置されてよい。高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離することが可能になる。
前記メモリアレイ内においてメモリゲート制御線(ML)はメモリゲート電極と一体に形成され、ポリシリコン層(MGps)に低抵抗メタル層(MGmt)を積層して構成してよい。コントロールゲート制御線(CL)もコントロールゲート電極と一体に、ポリシリコン層(CGps)に低抵抗メタル層(CGmt)を積層して構成してよい。配線の抵抗を小さくすることができる。
読み出し動作に応答して前記メモリゲート制御線を回路の接地電位に導通させるディスチャージMOSトランジスタ53をメモリゲート制御線の異なる位置に設けてよい。読み出し動作可能状態へ速やかに遷移することが可能になる。
前記デバイデッドビット線構造における前記スイッチMOSトランジスタとして、pチャネル型MOSトランジスタ(19p)を採用してよい。信号レベルがスイッチMOSトランジスタの閾値電圧分下がるのを防止でき、ビット線への読み出し信号レベルの低電圧化に良好に対処することができる。但し、不揮発性メモリセルの閾値電圧を高くするとき、ビット線を回路の接地電位にしようとしても、そのpチャンネル型スイッチMOSトランジスタの閾値電圧よりも低いレベルにはならない。これを解消するには、前記スイッチMOSトランジスタをCMOSトランスファゲート(19p,19n)で構成すればよい。
前記スイッチMOSトランジスタと相補的にスイッチ動作されるnチャネル型ディスチャージMOSトランジスタ(20n)をビット線に設けてよい。これにより、ビット線がスイッチMOSトランジスタを介して選択されたとき、ビット線はディスチャージMOSトランジスタにより完全にディスチャージされているから、読み出し開始前にプリチャージされたグローバルビット線のレベルが不所望に変動する事態を防止することができ、読み出し信号のセンス動作の安定化、読み出し動作の高速化に寄与する。
〔3〕本発明を上記とは少し異なった観点より把握する。半導体装置は、半導体基板(2)にマトリクス配置された不揮発性メモリセル(1)を有し、前記不揮発性メモリセルは、前記半導体基板に、ソース線(SL)に接続するソース線電極(10)と、ビット線(BL)に接続するビット線電極(16)と、前記ソース線電極とビット線電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記ビット線電極寄りに第1絶縁膜(17)を介して配置されコントロールゲート制御線(CL)に接続されたコントロールゲート電極(18)と、第2絶縁膜(12、13)及び電荷蓄積領域(11)を介して配置され前記コントロールゲート電極(18)と電気的に分離され且つメモリゲート制御線(ML)に接続されたメモリゲート電極(14)とを有する。前記第1絶縁膜の耐圧は第2絶縁膜の耐圧よりも低い。
前記コントロールゲート電極を有する選択用のMOSトランジスタ部に対しては比較的低いゲート電圧で比較的大きなGmを得ることが容易になり、不揮発性メモリセル全体の電流供給能力、即ちGmを相対的に大きくする事ができ、読み出し速度の高速化に寄与する。
不揮発性メモリセルの前記メモリゲートから見た閾値電圧を比較的高く設定するには、例えばメモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてソース線からビット線に電流を流し、コントロールゲート電極側の電荷蓄積領域近傍で発生したエレクトロンを電荷蓄積領域に保持させればよい。逆に比較的低い閾値電圧を設定するには、例えば、メモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてビット線電極及びソース線電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクトロンをメモリゲート電極に放出させればよい。したがって、不揮発性メモリセルに比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。このことは、コントロールゲート電極側のゲート耐圧が比較的低くてよいことを保証する。
上記不揮発性メモリセルを有する更に具体的な態様の半導体装置は、前記コントロールゲート制御線を駆動するコントロールゲートドライバ、前記メモリゲート制御線を駆動するメモリゲートドライバ、前記ソース線を駆動するソースライバを有し、このとき、前記コントロールゲートドライバは第1電圧を動作電源とし、前記メモリゲートドライバ及びソースドライバは前記第1電圧よりも高い電圧を動作電源とすればよい。
前記メモリゲート電極から見た不揮発性メモリセルの閾値電圧を高くするとき、コンロロールゲートドライバの動作電源を第1電圧、ソースドライバの動作電源を第1電圧よりも高い第2電圧、メモリゲートドライバの動作電源を第2電圧以上の第3電圧として、ビット線電極側から電荷蓄積領域にエレクトロンを注入可能にする制御回路を有する。
前記制御回路は、前記メモリゲート電極から見た不揮発性メモリセルの閾値電圧を低くするとき、前記メモリゲートドライバの動作電源を第3電圧以上の第4電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させる。
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第1電圧、メモリゲート電極及びソース線電極を回路の接地電位とする。この読み出し動作時の電流の向きはビット線からソース線の向きになる。尚、そのときメモリゲート電極は接地電位よりも高い電圧であってもよい。
また、前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第1電圧、メモリゲート電極及びビット線電極を回路の接地電位とする。この読み出し動作時の電流の向きは上記とは逆にソース線からビット線の向きになる。上記同様に、そのときメモリゲート電極は接地電位よりも高い電圧であってもよい。
半導体装置は不揮発性メモリ単体だけでなく、不揮発性メモリをオンチップしたマイクロコンピュータやデータプロセッサなどであってもよい。例えば半導体装置は、前記第1電圧を動作電源として論理動作を行う論理動作ユニットを有する。
前記コントロールゲートドライバはアドレスデコード信号を入力して動作が選択され、前記メモリゲートドライバ及びソースドライバはコントロールゲートドライバの出力に基づいて動作が選択されるものであってよい。
前記不揮発性メモリセルのアレイを挟んで一方側に前記コントロールゲートドライバが配置され、他方側に前記メモリゲートドライバ及びソースドライバが配置されてよい。高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離することが容易になる。
前記不揮発性メモリセルのアレイ内においてメモリゲート制御線はメモリゲート電極と一体に形成され、ポリシリコン層に低抵抗メタル層が積層されて形成されてよい。配線の抵抗を小さくすることができる。
前記メモリゲートドライバ及びソースドライバによるチップ占有面積の低減に着目すると、前記不揮発性メモリセルのアレイ内において、前記コントロールゲート制御線と対を成すメモリゲート制御線の複数本単位で前記メモリゲートドライバ(22A)を共有し、前記コントロールゲート制御線と対を成すソース線の複数本単位で前記ソースドライバ(24)を共有するのがよい。このとき、メモリゲートドライバによるメモリゲート制御線の共有本数は、ソースドライバによるソース線の共有本数以下であることが望ましい。例えば、不揮発性メモリセルに対する書き込み形式としてソース・ドレイン間に電流を流してメモリゲートに高電圧を印加させる場合、書き込み選択のメモリセルとの間でメモリゲート制御線を共有する書き込み非選択の不揮発性メモリセルのうち、書き込み選択メモリセルのソース・ドレイン間に電流を流すためのソース電位がソース線を介して与えられていれば、ソース・メモリゲート間の電界は特別大きくならない。そのソース電位が書き込み非選択の低いソース電位であれば、書き込み選択のメモリセルとの間でメモリゲート制御線を共有する書き込み非選択のメモリセルにはそのソース・メモリゲート間に消去時に匹敵するような大きな電界が作用される虞がある。このような大きな電界は書込み状態のメモリセルの閾値電圧を不所望に変化させるというディスターブを生ずる。上記メモリゲートドライバによるメモリゲート制御線の共有本数とソースドライバによるソース線の共有本数との上記関係は、そのようなディスターブの虞を未然に防止するのに役立つ。
前記メモリゲートドライバ及びソースドライバは、対応する複数本のコントロールゲート制御線に対する選択状態の論理和を形成する論理和回路の出力に基づいて駆動されればよい。このとき、前記論理和回路のレイアウト面積を小さくするには、前記論理和回路の入力段に、コントロールゲート制御線の延長部分をゲート電極として用いるトランジスタを用いればよい。
読み出し動作の高速化という観点より、読み出し動作に応答して前記メモリゲート制御線を前記第1の電源電圧に導通させるチャージMOSトランジスタをメモリゲート制御線の異なる位置に複数設けるとよい。メモリゲート制御線を読み出し動作上望ましいレベルに遷移される時間を短縮できる。
さらにはメモリセルのしきい値電圧を所定の電圧分布内となるよう制御するために、書き込み動作後に書き込みベリファイ動作及び消去動作後に消去ベリファイ動作を行っても良い。
〔4〕ここで、メモリセルのデバイス構造の観点より本発明の要点を列挙する。必ずしも全ての要点を具備する必要はなく、単独或いは種々組合せにおいて有効である。尚、書込み・消去時に高電圧が印加されるゲート電極と、選択MOS型トランジスタのゲート電極を分離して構成する点は本発明における前提要件である。(1)選択MOS型トランジスタのゲート絶縁膜厚を、書込み・消去電圧を扱う高耐圧MOS型トランジスタのそれよりも薄くすることで、選択MOS型トランジスタのGmを高くする。また、選択MOS型トランジスタのゲート絶縁膜厚は最も薄い場合で論理演算部(コア・ロジック)を受け持つMOS型トランジスタあるいは外部との信号入出力を扱うI/O用MOS型トランジスタのゲート酸化膜と同等に設定する。また、選択MOS型トランジスタのゲート電極を、高速に動作するコア・ロジック用MOS型トランジスタで駆動する。(2)セルを構成する選択MOS型トランジスタの拡散層は、そのゲート酸化膜を有するコア・ロジック用あるいはI/O用MOS型トランジスタの拡散層と共通化し、短チャネル効果を抑制する。また、記憶保持用MOS型トランジスタの拡散層は、選択MOS型トランジスタの拡散層よりも高い接合耐圧を持たせる。(3)選択MOS型トランジスタのしきい値を決めるチャネル不純物のp型濃度は、そのトランジスタのしきい値が正になるように且つ記憶保持用MOS型トランジスタのそれよりも濃く設定する。また、記憶保持用MOS型トランジスタは、消去時のしきい値が十分に低くなって読出し電流を大きく取れるよう、その中性しきい値を負にする。そのチャネル不純物のp型濃度は選択MOS型トランジスタのそれよりも低く設定する。あるいは、記憶保持用MOS型トランジスタの中性しきい値を負に設定するために、そのチャネルのn型不純物濃度を、しきい値が正である選択MOS型トランジスタのチャネルのn型不純物濃度よりも高くする。
これにより、半導体不揮発性記憶装置の読出し速度改善を図ることができる。したがって、半導体不揮発性記憶装置を高速なプログラム読出しに供することができる。本発明の技術を用いた半導体集積回路装置を用いれば、高性能情報機器を、低コストで実現することが可能になる。特に、高速読出しが可能な一次格納記憶装置を組込む余裕の無い携帯機器などで有効である。
発明を実施するための最良の形態
第1図には不揮発性メモリセル(以下単にメモリセルとも記す)の一例が示される。不揮発性メモリセル1は、シリコン基板上に設けたp型ウエル領域2に、情報記憶に用いるMOS型の第1トランジスタ部3と、前記第1トランジスタ部3を選択するMOS型の第2トランジスタ部4(選択MOSトランジスタ部)とを有して成る。第1トランジスタ部3は、ソース線に接続するソース線電極となるn型拡散層(n型不純物領域)10、電荷蓄積領域(例えばシリコン窒化膜)11、電荷蓄積領域11の表裏に配置された絶縁膜(例えば酸化シリコン膜)12,13、書込み・消去時に高電圧を印加するためのメモリゲート電極(例えばn型ポリシリコン層)14、及びメモリゲート電極保護用の酸化膜(例えば酸化シリコン膜)15を有する。前記絶縁膜12は膜厚5nm、電荷蓄積領域11は膜厚10nm(酸化シリコン膜換算)、前記酸化膜13は膜厚3nmとされる。前記第2トランジスタ部4は、ビット線に接続するビット線電極となるn型拡散層(n型不純物領域)16、ゲート絶縁膜(例えば酸化シリコン膜)17、コントロールゲート電極(例えばn型ポリシリコン層)18、前記コントロールゲート電極18とメモリゲート電極14を絶縁する絶縁膜(例えば酸化シリコン膜)9を有する。
前記第1トランジスタ部3の電荷蓄積領域11とその表裏に配置された絶縁膜12及び絶縁膜13(併せてメモリゲート絶縁膜11,12,13と称する)との膜厚の総和をtm、コントロールゲート電極18のゲート絶縁膜17の膜厚をtc、コントロールゲート電極18と電荷蓄積領域11との間の絶縁膜の膜厚をtiとすると、tc<tm≦tiの関係が実現されている。ゲート絶縁膜17とメモリゲート絶縁膜11,12,13との寸法差より、第2トランジスタ部4のゲート絶縁耐圧は第1トランジスタ部3のゲート絶縁耐圧よりも低くされる。第12図には第1図の不揮発性メモリセル1の平面的な構成が例示される。
尚、拡散層16の部分に記載されたドレイン(drain)の語はデータ読み出し動作において当該拡散層16がトランジスタのドレイン電極として機能し、拡散層10の部分に記載されたソース(source)の語はデータ読み出し動作において当該拡散層10がトランジスタのソース電極として機能することを意味する。消去・書き込み動作ではドレイン電極,ソース電極の機能はドレイン(drain),ソース(source)の表記に対して入れ替ることがある。
第2図には第1図の不揮発性メモリセルに対する特徴が代表的に示される。第2図には階層型ビット線構造における不揮発性メモリセル1の接続形態が例示される。前記拡散層16は副ビット線BL(以下単にビット線BLとも記す)に、拡散層10はソース線SLに、メモリゲート電極14はメモリゲート制御線MLに、コントロールゲート電極18はコントロールゲート制御線CLに接続される。副ビット線BLはnチャンネル型のスイッチMOSトランジスタ(ZMOS)19を介して主ビット線(グローバルビット線とも記す)GLに接続される。特に図示はしないが、副ビット線BLには複数個の不揮発性メモリセル1が接続され、1本の主ビット線GLには夫々前記ZMOS19を介して複数本のビット線BLが接続される。
第2図では前記コントロールゲート制御線CLを駆動する第1ドライバ(ワードドライバ)21、メモリゲート制御線MLを駆動する第2ドライバ22、前記ZMOS19をスイッチ駆動する第3ドライバ(Zドライバ)23、前記ソース線SLを駆動する第4ドライバ24が代表的に図示されている。前記ドライバ22,24はゲート絶縁耐圧が高耐圧のMOSトランジスタを用いた高耐圧MOSドライバによって構成される。ドライバ21,23はゲート絶縁耐圧が比較的低いMOSトランジスタを用いたドライバによって構成される。
不揮発性メモリセル1の第1トランジスタ部3に比較的高い閾値電圧を設定する書き込み動作では、例えば、メモリゲート電圧Vmg及びソース線電圧Vsを高電圧とし、制御ゲート電圧Vcgに1.8Vを与え、書き込み選択ビット線を0V(回路の接地電位)、書き込み非選択ビット線を1.8Vとして、書き込み選択ビット線の第2トランジスタ部4をオン動作させて、拡散層10から拡散層16に電流を流す。この電流により、コントロールゲート電極18側の電荷蓄積領域11近傍で発生したホットエレクトロンを電荷蓄積領域11に保持させればよい。書き込み電流を数マイクロ・アンペア〜数十マイクロ・アンペア程度の定電流で書き込む場合、書き込み選択ビット線電位は接地電位に限らず、例えば0.8V程度印加し、チャネル電流を流せばよい。書き込み動作においては、nチャンネル型のメモリセルにとって、拡散層10がドレインとして機能し、拡散層16がソースとして機能する。この書き込み形式はホットエレクトロンのソースサイドインジェクションとなる。
第1トランジスタ部3に比較的低い閾値電圧を設定する消去動作では、例えば、メモリゲート電圧Vmgに高電圧を印加し、電荷蓄積領域11に保持されているエレクトロンをメモリゲート電極14に放出させる。このとき、拡散層10を回路の接地電位とする。このとき、第2トランジスタ部4をオン状態にしてもよい。
第1トランジスタ部3に対する上記書き込み・消去動作より明らかなように、コントロールゲート制御線CLやビット線BLに高電圧を印加することなく実現することが可能である。このことは、第2トランジスタ部4のゲート耐圧が比較的低くてよいことを保証する。ZMOS19も高耐圧であることを要しない。
特に制限されないが、第3図に例示されるように、閾値電圧が低くされた消去状態の第1トランジスタ部3はデプレション型とされ、閾値電圧が高くされた書き込み状態の第1トランジスタ部3はエンハンスメント型とされる。第3図の消去・書き込み状態において、読み出し動作時におけるメモリゲート電極14は回路の接地電圧にすればよい。更に読み出し動作を高速化する場合はメモリゲート電極14に例えば電源電圧Vddを印加してもよい。これに対し、第4図のように消去及び書き込みの双方の状態をエンハンスメント型にする場合には、読み出し動作時におけるメモリゲート電極14は例えば電源電圧Vddを印加する。第3図及び第4図の閾値状態とも、本発明の場合、情報記憶に用いるMOS型の第1トランジスタ部3に対し第1トランジスタ部3を選択するMOS型の第2トランジスタ部4を有するので、書込み及び消去のベリファイ(検証)動作は必要がない。書き込み動作及び消去動作によるメモリセルへのストレス緩和が必要な場合、例えば書込み回数を多くする場合等では、ベリファイ動作を行なうことは妨げない。
第3図の閾値状態において第2図の不揮発性メモリセル1に対する読み出し動作では、ソース線電圧Vs,メモリゲート電圧Vmgを0Vにし、読み出し選択すべきメモリセルのコントロールゲート電圧Vcgを1.8Vの選択レベルにすればよい。第2トランジスタ部4がオン状態にされたとき、第1トランジスタ部3の閾値電圧状態に従って電流が流れるか否かに応じてビット線BLに記憶情報が読み出される。第2トランジスタ部4は第1トランジスタ部3よりもゲート酸化膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のMOSトランジスタと選択用のMOSトランジスタの双方を高耐圧で形成する場合に比べて不揮発性メモリセル1全体の電流供給能力を相対的に大きくする事ができ、データ読み出し速度を高速化することができる。
不揮発性メモリセル1に対する読み出し動作では電流の向きを上記の順方向とは逆向(逆方向)きにすることが可能である。例えば第23図に例示されるように、ソース線電圧Vsを1.8V、ビット線電圧Vdを0Vとする。読み出し選択メモリセルに対しては、第23図の時刻t0でコントロールゲート電圧Vcgが選択レベル(1.8V)にされる。この例の場合にはメモリセルは消去状態であるので低閾値電圧であるとするから、ビット線電圧Vdは上昇する。この電圧変化が図示を省略するセンスアンプで検出される。
第26図には不揮発性メモリセル1に対する順方向読み出し動作形態が回路図で例示される。Ireadは読み出し電流の向きを示す。第27図にはその時の主な信号波形が例示される。第28図には不揮発性メモリセル1に対する逆方向読み出し動作形態が回路図で例示される。第29図及び第30図にはその時の主な信号波形が例示される。第29図はセンスアンプの入力側のGLをプリチャージしてから読み出し動作を開始する場合、第30図はセンスアンプの入力側のGLをプリチャージしないで読み出し動作を開始する場合を示す。第26図及び第28図のセンスアンプは差動入力型であっても良い。この場合センスアンプのリファレンス入力は、第27図、第29図、第30図のデータ入力側のメモリVthの高電圧側と低電圧側との間の電圧である。
第5図には第2図に示した不揮発性メモリセル2に関する最適化前の幾つかの接続態様が比較例として示される。本発明に対して比較例1は、書き込み電流の向き(Iprog)を本発明とは逆にした態様を示す。この場合、副ビット線BLに書き込み高電圧6Vを印加しなければならないので、ZMOSを高耐圧MOSトランジスタとし、Zドライバを高耐圧MOSドライバにすることが必要になり、階層型ビット線構造では本発明の形態に比べて記憶情報に読み出し動作が遅くなる。
比較例2は第1トランジスタ部3を副ビット線BLに、第2トランジスタ部4をソース線SLに接続し、書き込み電流をソース線SL側から副ビット線BL側に流す構成になっている。この場合にはソース線SL側に書き込み高電圧を印加するから第2トランジスタ部4を高耐圧構造とし、ワードドライバを高耐圧MOSドライバにすることが必要になり、この点で読み出し動作の高速化に不向きである。
比較例3は第1トランジスタ部3をビット線BLに、第2トランジスタ部4をソース線SLに接続し、書き込み電流をビット線BL側からソース線SL側に流す構成になっている。この場合も比較例1と同様にZMOS及びZドライバを高耐圧MOSトランジスタにすることが必要になり、この点で読み出し動作の高速化に不向きである。
第5図より、不揮発性メモリセル1の読み出し動作を高速化するには、第1トランジスタ部3をソース線SLに、第2トランジスタ部4をビット線BLに接続し、書き込み電流の向きをソース線SL側からビット線BL側にすることが最適条件となる。
第6図乃至第9図には第2図の不揮発性メモリセルと異なる不揮発性メモリセルを比較例として例示する。第6図はフローティングゲートを有するスタックゲート型のフラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第7図はスプリットゲート型フラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第8図は1Tr(トランジスタ)/1MC(メモリセル)のMONOS(メンタル・オキサイド・窒化膜(ナイトライド)・オキサイド・セミコンダクタ)・スタックゲート型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第9図は2Tr/1MCのMONOS型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造が例示される。第6図及び第8図の不揮発性メモリセルの平面的な構成は第13図に例示され、第7図の不揮発性メモリセルの平面的な構成は第14図に例示され、第9図の不揮発性メモリセルの平面的な構成は第15図に例示される。
スタックゲート型、スプリットゲート型、MONOS型では、書き込み、消去の動作時にビット線電圧Vd或はコントロールゲート電圧Vcgに高電圧を印加する必要がある。従って、コントロールゲート電極を駆動するワードドライバを構成するMOSトランジスタ、メモリセルのコントロールゲート電極直下のMOS型トランジスタ部、ドレインと接続するZMOS、及びZMOSを駆動するZドライバを構成するMOSトランジスタは、必要に応じて高電圧が印加されるので厚膜の高耐圧MOSトランジスタを用いて構成される。これらの厚膜の高耐圧MOSトランジスタは読み出し経路中に含まれており、読み出し速度を律束させる。従って、それら不揮発性メモリセルを用いたのでは高速な読み出し動作は困難である。
第6図に示すスタックゲート型の不揮発性メモリセルにおける消去動作はF―Nトンネルで電子を蓄積している浮遊ゲートFGから基板に電子を引き抜く動作とされ、書き込み動作はホットエレクトロンによる電子を浮遊ゲートFGに蓄積する動作とされる。第7図に示すスプリットゲート型の不揮発性メモリセルにける消去動作はF―Nトンネルで電子を蓄積している浮遊ゲートFGから制御ゲートに電子を引き抜く動作とされ、書き込み動作は制御ゲート端で発生したホットエレクトロンをソースサイド注入で浮遊ゲートFGに蓄積する動作とされる。第8図に示す1Tr/1セルのMONOS型の不揮発性メモリセルにける消去動作はF―Nトンネルで電子を蓄積している電荷畜積層ONOの窒化膜Nから制御ゲートに電子を引き抜く動作とされ、書き込み動作はソース端子に電圧を印加し(トランジスタレベルではソースとドレインを入換えて)ホットエレクトロンを電荷蓄積領域ONOの窒化膜Nに蓄積する動作とされる。第9図に示す2Tr/1セルのMONOS型の不揮発性メモリセルにける消去動作はメモリゲートに負の電圧を印加することで電子を蓄積している電荷畜積層ONOの窒化膜Nから基板にF―Nトンネル電子を引き抜く動作とされ、書き込み動作はメモリゲート直下のチャネルの電位によりF―Nトンネルで電子を電荷畜積層ONOの窒化膜Nに蓄積する動作とされる。
第6図乃至第9図の比較例として挙げられたスタックゲート型、スプリットゲート型、MONOS型の何れも、記憶情報の読み出し経路に高耐圧MOSトランジスタが介在され、読み出し動作の高速化には限界のあることが明らかである。
第10図には第2図の不揮発性メモリセルの書き込み動作に着目したときのデバイス断面が示される。図の書き込み電圧状態では電荷蓄積領域11直下のコントロールゲート電極18附近まで6Vのチャネルが形成され、これに対し、コントロールゲート電極18直下のチャネルは0Vであり、これにより、電荷蓄積領域11のメモリゲート電極18側直下で急峻な電界(急電界)が形成され、ソース−ドレイン間のチャネルを流れる電流を制御することが出来る。この急電界によりホットエレクトロンが生成され、電荷蓄積領域11に蓄積される。コントロールゲート電極18直下のチャネルは0Vであるからコントロールゲート電極18の絶縁膜17は、高耐圧を要しない論理回路などの大多数のMOSトランジスタと同じまたは同程度の薄膜化が保証される。電流を絞る場合には、コントロールゲート電極18直下のチャネルは0.8V程度である。
書き込み動作においてコントロールゲート電極18直下のチャネルが6Vにならないのは、ウェル領域2に形成される前記ビット線電極16とソース線電極10との間に高濃度不純物領域例えば拡散層が形成されていないからである。第11図に例示されるように、記憶保持用のMONOSと選択用のMOSトランジスタの直列回路で構成される不揮発性メモリセル(第9図のMONOSに相当)の構造を一例とすると、双方のトランジスタの直列接続ノードが双方に共通の拡散領域(ソース・ドレイン領域)30とされている。前記双方のトランジスタに共通の拡散領域30が介在すると、書き込み時の高電圧がMONOSに印加されてチャネルが形成されると、MONOS側の高電圧がそのチャネルから前記双方のトランジスタに共通の拡散領域30を介して選択MOSトランジスタに印加される。第10図の書き込み電圧状態と類似の電圧印加状態を示す第11図において、コントロールゲート電極31とメモリゲート電極32との間にある拡散層30には5V近くの電圧がかかり、ホットエレクトロンはドレイン端で発生し電荷蓄積層33に取り込まれる。コントロールゲート電極31の絶縁膜は、コントロールゲート電極31とメモリゲート電極32間の拡散層30が5Vになるので、高耐圧MOSの絶縁膜の膜厚とすることが必要になり、高速化の読み出し動作はできない。第9図の場合もそうであるように、MONOS型メモリセルの場合には選択MOSトランジスタは高耐圧であることが必須になる。
第16図には前記不揮発性メモリセル1を採用したメモリセルアレイの一例が示される。不揮発性メモリセル1は1024行×2048列でマトリクス配置され、16行×2048列単位でソース線SLを共有する。副ビット線BLには1列64個の不揮発性メモリセルが接続され、夫々pチャンネルのZMOS19pを介して主ビット線GLに接続される。ZMOS19pとしてpチャンネル型MOSトランジスタを採用すると、伝播信号レベルはZMOS19pの前後で閾値電圧分下がることはない。したがって、ビット線LBへの読み出し信号レベルの低電圧化に良好に対処することができる。
但し、不揮発性メモリセル1の書き込み又は消去を行うとき、ビット線LBを回路の接地電位(0V)にしようとしても、そのpチャンネル型のZNOS19pの閾値電圧よりも低いレベルにはならない。これを解消するには、第17図に例示されるように、pチャンネル型ZMOS19pとnチャンネル型ZMOS19nを並列接続したCMOSトランスファゲートを採用すればよい。前記CMOSトランスファゲートを構成するZMOS19p、19nはアドレスデコーダのデコード信号によってスイッチ制御される。40で示される論理はアドレスデコーダの最終デコード出力段を意味する。
第18図には前記不揮発性メモリセル1を採用したメモリセルアレイの別の例が示される。同図に示される例は、pチャンネル型のZMOS19pと相補的にスイッチ動作されるnチャネル型ディスチャージMOSトランジスタ20nを対応する副ビット線LBに設けてある。これにより、副ビット線LBがZMOS19pを介して選択されたとき、副ビット線LBはディスチャージMOSトランジスタ20nにより完全にディスチャージされているから、読み出し開始前にプリチャージされた主ビット線GLのレベルが不所望に変動する事態を防止することができ、差動センスアンプなどによる読み出し信号のセンス動作を安定化でき、読み出し動作の高速化に寄与することができる。前記ZMOS19p及びディスチャージMOSトランジスタ20nはアドレスデコーダのデコード信号によってスイッチ制御される。41で示される論理はアドレスデコーダの最終デコード出力段を意味する。
第19図には前記不揮発性メモリセル1を採用したメモリセルアレイに対するドライバの配置が例示される。メモリセルアレイ50,50は、例えば第16図で説明した構成を備える。2個の前記メモリセルアレイ50,50を挟んで一方側に前記第1ドライバ21及び第3ドライバ23が配置され、他方側に前記第2ドライバ22及び第4ドライバ24が配置される。前記第1ドライバ21及び第3ドライバ23はアドレスデコード信号51を入力して動作が選択される。前記第2ドライバ22及び第4ドライバ24は第1ドライバ21の出力信号52を入力して動作が選択される。これにより、高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離左右に分離することが可能になる。
尚、第19図の構成では書き込み動作をコントロールゲート即ちメモリゲート単位で行うことが可能である。このとき、ソース線は16行分のメモリセルを単位に共通化されており、16本のコントロールゲート制御線52の論理和信号を用いてソース線を駆動制御するようになっている。Progは書き込み動作制御信号である。
前記メモリアレイ50,50内においてメモリゲート制御線MLはメモリゲート電極と一体に形成され、ポリシリコン層MGpsに低抵抗メタル層MGmtを積層して構成される。ポリシリコン層MGpsと低抵抗メタル層MGmtは適宜の個所でコンタクトが採られている。コントロールゲート制御線CLもコントロールゲート電極と一体に、ポリシリコン層CGpsに低抵抗メタル層CGmtを積層して構成される。ポリシリコン層CGpsと低抵抗メタル層CGmtも適宜の位置でコンタクトが採られている。上記低抵抗メタル層でポリシリコン配線を裏打ちするシャント構造を採用することにより、配線抵抗を小さくすることができる。
読み出し動作に応答して前記メモリゲート制御線MLを回路の接地電位Vss(0V)に導通させるディスチャージMOSトランジスタ53を各メモリゲート制御線MLの異なる位置に設けてある。メモリゲート制御線MLの寄生容量や配線抵抗などによる比較的大きな遅延成分があっても、読み出し動作の為にメモリゲート制御線MLを0Vに速やかにディスチャージでき、読み出し動作可能状態へ速やかに遷移することが可能になる。
第16図乃至第19図で説明したメモリセルアレイ50の構成において、書き込み単位はバイト(8ビット)書き込みが可能であり、さらに前述したようにソースサイドインジェクションであるので書き込み電流が通常のホットエレクトロンに比較して少ないので128バイト等のコントロールゲート制御線(ワード線)単位での書き込みも可能である。消去単位は基本的にワード線単位であるが、第16図に例示されるソース線SLを共通とする単位であってもよく、また複数のソース線SLの単位をまとめて一括に行ってもよい。
尚、ワード線方向の欠陥救済を考えた場合は、欠陥救済の単位は少なくともソース線SLを共通とする単位になる。特に図示はしないが、欠陥救済の為には、欠陥部分と置き換えられる救済用のメモリアレイ、救済すべきアドレスを不揮発性メモリ等によって記憶する救済アドレスプログラム回路、救済アドレスプログラム回路に記憶されたアドレスとアクセスアドレスを比較するアドレスコンパレータ、及び救済用選択回路が設けられる。前記救済用選択回路は、前記アドレスコンパレータによる比較結果が一致のとき、アクセスアドレスによるアクセスを禁止し、それに代えて一致に係る救済用のアドレスを用い、前記救済用メモリアレイを動作させる。
第20図乃至第22図には本発明に係る不揮発性メモリセル1の別の断面構造を示す。第20図に例示されるように、コントロールゲート電極18の上方に電荷蓄積領域11及びメモリゲート電極14を配置してもよい。また、第21図のように、コントロールゲート電極18の隣に電荷蓄積領域11及びメモリゲート電極14を配置し、メモリゲート電極14をサイドウォールゲートとして形成してもよい。或は第22図のように、コントロールゲート電極18をサイドウォールゲートとして形成してもよい。
特に図示はしないが、前記電荷蓄積領域11には、前記シリコン窒化膜(シリコンナイトライド膜)のような、絶縁膜に覆われた電荷トラップ性絶縁膜を採用することに限定されず、絶縁膜に覆われた導電性浮遊ゲート電極(例えばポリシリコン電極)、又は絶縁膜に覆われた導電性微粒子層等を採用してよい。導電性微粒子層は、例えばポリシリコンをドット状とするナノドットによって構成することができる。
第24図には、以上説明した不揮発性メモリセルを採用した不揮発性メモリをオンチップで備える半導体装置、例えばマイクロコンピュータの全体的な構成が示される。マイクロコンピュータ60は、特に制限されないが、単結晶シリコンのような1個の半導体基板(半導体チップ)に、CMOS集積回路製造技術により形成される。このマイクロコンピュータ60は、CPU(中央処理装置)61、揮発性メモリとしてのRAM62、不揮発性メモリとしてのフラッシュメモリモジュール63、フラッシュメモリコントローラ64、バスステートコントローラ65、入出力ポート回路などの入出力回路(I/O)66、及びその他の周辺回路67を備え、それら回路モジュールは内部バス68に接続される。内部バス68はアドレス、データ、及び制御信号の各信号線を備える。CPU61は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリモジュール63はCPU61の動作プログラムやデータを格納する。RAM62はCPU61のワーク領域もしくはデーター時記憶領域とされる。フラッシュメモリモジュール63の動作はCPU61がフラッシュコントローラ64に設定した制御データに基づいて制御される。バスステートコントローラ65は内部バス68を介するアクセス、外部バスアクセスに対するアクセスサイクル数、ウェイトステート挿入、バス幅等の制御を行う。
第24図において2点鎖線で囲んだ領域69の回路は比較的ゲート酸化膜の薄いMOSトランジスタによって構成される回路部分を意味する。領域69の外の回路は、比較的ゲート酸化膜の厚い高耐圧MOSトランジスタによって構成される回路部分になる。例えばフラッシュメモリモジュール63において高耐圧ドライバ22,24等が形成される領域になる。
第25図にはフラッシュメモリモジュールの詳細な一例が示される。メモリセルアレイ70は第16図及び第19図等で説明した構成を有する。ドライバ回路71は前記ドライバ23,21等を備えて回路ブロックであり、Xアドレスデコーダ(XDCR)73から供給されるアドレスでコード信号に従って出力動作されるべきドライバが選択される。ドライバ回路72は前記ドライバ22,24などを備え、コントロールゲート制御線CL状態等に従って出力動作されるべきドライバが選択される。グローバルビット線GLにはセンスアンプ回路及び書き込み制御回路78が接続される。センスアンプ回路78はグローバルビット線GLに読み出されたリードデータを増幅してラッチする。書き込み制御回路78は書き込み動作におてグローバルビット線に供給すべき書き込み制御情報をラッチする。センスアンプ回路及び書き込み制御回路78は、Y選択回路(YG)79を介してデータ入出力バッファ(DTB)80に接続され、内部バス68に含まれるデータバス68Dとインタフェース可能にされる。読み出し動作においてY選択回路78は、Yアドレスデコーダ(YDCR)74から出力されるアドレスデコード信号に従って、センスアンプ回路78にラッチされた読み出しデータを選択する。選択された読み出しデータはデータ入出力バッファ80を介して外部に出力可能にされる。書き込み動作においてY選択回路78は、データ入出力バッファ80から供給される書込みデータをどのグローバルビット線に対応させて書き込み制御回路78にラッチさせるかを制御する。
アドレス信号はアドレスバス68Aからアドレスバッファ75に供給され、アドレスバッファ75からXアドレスデコーダ73及びYアドレスデコーダ74に供給される。読み出し、消去、書き込みに必要な動作電源は電圧発生回路(VS)77が外部電源Vdd,Vssに基づいて生成する。例えば第2図の書き込み動作電圧を想定すると、Vdd=1.8V、VCCE=12V、VCCP=8V、VCCD=6Vになる。
制御回路(CONT)76はフラッシュメモリコントローラ64に設定された制御情報に従って、フラッシュメモリモジュール63の、読み出し動作、消去動作、及び書き込み動作の制御シーケンスや動作電源の切換え制御を行う。動作電源に切換え制御とは、読み出し動作、消去動作、及び書き込み動作に応じて、ドライバ21〜24の動作電源を第2図の動作態様に従って適切に切換える制御である。
第31図には前記不揮発性メモリセルに対する別の書き込み電圧条件等が例示される。第2図との基本的な相違は電源電圧Vddを1.8Vから1.5Vに変更し、読み出し時のメモリゲート電圧Vmgを0VからVdd=1.5Vに変更したことである。更に、書き込み(Program)及び消去(Erase)時のソース電圧Vs及びメモリゲート電圧Vmgも変更されている。また、第31図ではビット線BLにはZMOS19を用いた階層構造を採用していない。第2図のようなビット線階層構造を採用することは妨げない。図31においても図2と同様の効果を得ることができる。
第32図には前記不揮発性メモリセル1を採用したメモリセルアレイとドライバの配置に関する別の例が示される。第32図の例では、第19図と同様に、前記コントロールゲートドライバ21はアドレスデコード信号を入力して動作が選択され、メモリゲートドライバ22A及びソースドライバ24はコントロールゲートドライバ21の出力に基づいて動作が選択される。そして、メモリアレイ50を挟んで一方側に前記コントロールゲートドライバ21が配置され、他方側に前記メモリゲートドライバ22A及びソースドライバ24が配置され、高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路が分離されている。ここまでの構成は第19図と同じであり、以下に相違点を説明する。尚、メモリゲートドライバ22Aは、メモリゲートドライバ22に対して駆動負荷が増えるので、不足する場合にはメモリゲートドライバ22よりも大きな駆動能力を持てばよい。
第1の相違点はメモリゲート制御線MLを複数本単位で共通接続している。即ち、前記コントロールゲート制御線CLと対を成すメモリゲート制御線MLは例えば16本単位で前記メモリゲートドライバ22Aを共有する。ソース線SLに関しても例えば16本単位で前記ソースドライバ24を共有する。このとき、メモリゲートドライバ22Aによるメモリゲート制御線MLの共有本数Nmlは、ソースドライバ24によるソース線SLの共有本数数Nsl以下にするという条件(Nml≦Nsl)を満足させている。
上記条件は以下の理由による。不揮発性メモリセルに対する書き込み形式としてソース・ドレイン間に電流を流してメモリゲート電極14に高電圧を印加させる場合、書き込み選択のメモリセルとの間でメモリゲート制御線MLを共有する書き込み非選択の不揮発性メモリセルのうち、書き込み選択メモリセルのソース・ドレイン間に電流を流すためのソース電位Vsがソース線SLを介して与えられていれば、ソース・メモリゲート間の電界は特別大きくならない。第31図及び第32図の例ではソース・メモリゲート間の電位差は6V程度である。そのソース電位が書き込み非選択の低いソース電位であれば、書き込み選択のメモリセルとの間でメモリゲート制御線を共有する書き込み非選択のメモリセルにはそのソース・メモリゲート間に12Vのような大きな電位差が形成され、これは消去時に匹敵するような大きな電界を作用する虞がある。このような大きな電界は書込み状態のメモリセルの閾値電圧を不所望に変化させるというディスターブを生ずる。上記メモリゲートドライバ22Aによるメモリゲート制御線MLの共有本数とソースドライバ24によるソース線SLの共有本数との上記関係は、そのようなディスターブの虞を未然に防止するのに役立つ。
その理由を更に詳述する。第33図は第19図のようにメモリゲート制御線MLをコントロールゲート制御線と一対一対応させて個別にドライバ22で駆動する回路形式を例示してあり、ディスターブ受けるのはメモリゲート制御線MLを書き込み選択メモリセルと共有する同一行のAで示されるメモリセルだけである。このAのメモリセルにおいても書き込み選択のメモリセルと同じくソース線SLには6Vが印加されているから、ソース・メモリゲート間には6V程度の電位差しか生ぜず、消去時程の大きな電界を生ぜず、許容されるディスターブとなる。また、第33図において、その他のメモリセルは書き込み選択メモリセルとソース線が共通接続されていても書き込み選択メモリセルとメモリゲート制御線MLが異なれば、ソース・メモリゲート間には消去時と逆向きの電界しか生ぜず、書き込み時のディスターブを生じない。前記許容されるディスターブ状態におけるメモリセルの電圧印加状態を詳述すれば第35図のようになる。第32図に応ずる第34図の場合には、B、Cで示されるメモリセルにはAのメモリセルと同じようにソース・メモリゲート間には6V程度の電位差を生ずるが、これは第33図のAのメモリセルの場合と同じで許容されるディスターブを生ずるだけである。第34図において書き込み選択されるメモリゲート制御線MLの本数が書込み選択のソース線本数よりも多いと、書き込み非選択ソース線に0V、書き込み選択メモリゲート制御線に12Vが印加される関係上、書き込み非選択ソース線と書き込み選択メモリゲート制御線とに接続するメモリセルのソース・メモリゲート間には消去時と同じ電界の向きに12Vの電位差が形成され、消去時に匹敵する状態に置かれることになるからである。
前述の条件Nml≦Nslでメモリゲートドライバ22Aにメモリゲート制御線MLを共有させ、且つソースドライバ24にソース線SLを共有させることにより、第34図に例示されるようにドライバ22A,24によるチップ占有面積を大幅に減らすことができる。例えば1024本のコントロールゲート制御CLに対し、第33図ではメモリゲートドライバ22は1024個配置され、第34図ではその1/16の64個で済む。
第2の相違点はメモリゲートドライバ22Aとソースドライバ24の駆動制御信号を生成する論理構成である。即ち、第32図に示されるように、前記メモリゲートドライバ22A及びソースドライバ24は、対応する16本のコントロールゲート制御線CL0〜CL15に対する選択状態の論理和を形成する論理和回路90の出力に基づいて駆動するように構成される。このとき、コントロールゲート制御線CL0〜CL15の引き回しを少なくするために、論理和回路90をメモリアレイ50に寄せて配置し、その論理和結果信号CLout0をドライバ22A,24に供給するように構成する。これにより第36図に例示されるような配線の引き回しが不要になり、ドライバ22Aの近傍にコントロールゲート制御線CL0〜CL15を延在させて論理和回路100に入力させることを要しない。
前記論理和回路90の具体的な構成は第37図に示される。論理和回路90はノア(NOR)ゲートにより構成される。ここでは後段にノアゲート91が介在され、信号Readによる読み出し動作の指示に対してはノアゲート91は使用せず、全てのメモリゲートに電圧Vddを印可している。言い換えるなら読み出し動作以外の消去動作や書き込み動作ではノアゲート91を使用する。
特に、前記ノアゲート90は、そのレイアウト面積を小さくするために。コントロールゲート制御線CL0〜CL15の延長部分をゲート電極として用いるトランジスタQ0〜Q15を用いて構成される。前記ノアゲート90のレイアウト構成は第38図に例示される。
第3の相違点は読み出し動作の高速化という観点よりの改良である。即ち、第32図に例示されるように、読み出し動作に応答して前記メモリゲート制御線ML0…を前記電源電圧Vddに導通させるチャージMOSトランジスタ92をメモリゲート制御線MLの異なる位置に複数設ける。メモリゲート制御線MLを読み出し動作上望ましいレベルに遷移させる時間を短縮することができる。前記チャージMOSトランジスタ92は、信号SWEにより書換えディスエーブルが指示される状態に応答してオン状態にされる。
更に第32図に例示されるように、16本単位でソースドライバ24を共有するソース線SL0…を読み出し動作に応答して回路の接地電位に導通させるMOSトランジスタ95を設け、更に16本単位のソース線SLのグループを選択的に導通させる連結MOSトランジスタ94を設ける。第39図に例示されるように読み出し動作時に前記連結MOSトランジスタ94及びMOSトランジスタ95をオン動作させることにより、見掛け上ソース線SLを低抵抗化することができる。前記MOSトランジスタ94,95は、図32において、信号Pにより非書き込みが指示される状態に応答してオン状態にされる。
第40図は、浮遊ゲートを用いたメモリセルにおける本発明の第1の実施形態を示す断面図である。メモリセルは、シリコン基板上に設けたp型ウエル領域PWEL、ソース領域となるn型拡散層MS、ドレイン領域となるn型拡散層MD、浮遊ゲートFLG、トンネル酸化膜FTO、層間絶縁膜INTP、書込み・消去時に高電圧を印加するためのメモリゲート電極MG(材質はn型ポリシリコン)、メモリゲート電極MG保護用の酸化膜CAP、選択MOS型トランジスタのゲート酸化膜STOX、n型ポリシリコンからなる選択ゲート電極SG、及び選択ゲート電極SGとメモリゲート電極MGを絶縁する絶縁膜GAPOXで構成される。ゲート酸化膜STOXの膜厚は、絶縁膜GAPOXよりも薄く、書込み・消去用の高耐圧MOS型トランジスタのそれよりも薄く製造することを特徴とする。ゲート酸化膜STOXと絶縁膜GAPOXは、別層で形成される。層間絶縁膜INTPは、浮遊ゲート型では一般的に用いられているシリコンの酸化膜/窒化膜/酸化膜の積層構造で良い。
第41図には第40図に開示したセルの動作と電圧の掛け方を示す。ここでは、浮遊ゲートFLGへの電荷注入を書込み(Program)と定義する。書込み方式はソースサイド・インジェクションを用いたホットエレクトロン書込みであり、ソース領域MSに印加する電圧Vsは5ボルト、メモリゲート電極MGに印加する電圧Vmgは10ボルト、選択MOS型トランジスタのゲート電極SGへ印加する電圧Vsgはそのトランジスタのしきい値と概ね同じとする。ホットエレクトロンの発生領域は、第40図と同様、二つのゲート電極が絶縁されたGAPOX領域下のチャネル部である。
消去動作となる浮遊ゲートFLGからの電荷放出の場合は、蓄積電荷(電子)をp型ウエル領域PWELに向けて放出するような電界を発生させる。例えば、電位差20Vとする場合は、メモリゲート電極MGに印加する電圧Vmgを−20ボルト、p型ウエル領域PWELに印加する電圧Vwellを0とする。或いは、メモリゲート電極MGに印加する電圧Vmgを−10ボルト、p型ウエル領域PWELに印加する電圧Vwellを10V、ゲート電極SGへ印加する電圧Vsgを10ボルトとする。ゲート電極SGへ印加する電圧Vsgは、ゲート電極SGとp型ウエル領域PWELの電位差を無くしてゲート酸化膜STOXが破損しないために必要な電圧である。
混載するコア・ロジックの動作電圧が1.8ボルトである場合、読出し時のソース・ドレインへの電圧を書込み時と逆方向に印加するのであれば、ソース領域MSに印加する電圧Vsを0ボルト、ドレイン領域MDに印加する電圧Vsを1.8ボルト、ゲート電極SGへ印加する電圧Vsgを1.8ボルトとする。この時、消去状態におけるメモリのしきい値を0より十分低くしておけば、メモリゲート電極MGに印加する電圧Vmgは0ボルトで読み出すことが出来る。順方向読出しの場合は、ドレイン領域MDに印加する電圧Vdを1.8ボルト、ドレイン領域MSに印加する電圧Vsを0とすれば良い。また、コア・ロジックの他に混在する可能性が高いものに、外部との入出力信号を扱うI/O用MOS型トランジスタがある。これはコア・ロジックよりも高い電圧、例えば、3.3ボルト,2.5ボルトなどを扱う。これらI/O用のMOS型トランジスタのゲート絶縁膜の膜厚は絶縁膜GAPOXよりも薄い。3.3ボルトの場合で概ね8ナノメートル、2.5ボルトの場合で6ナノメートル程度である。高い絶縁耐圧が必要になる絶縁膜GAPOXよりも薄いが故に、ゲート酸化膜STOXの膜厚としてはこれらを採用することも可能である。印加する読出し電圧としては先の1.8ボルトでも、I/O用の3.3ボルト又は2.5ボルトでも良い。
第42図には第40図の第1の実施形態であるメモリセルとこれに混載される他のMOS型トランジスタとの双方が断面構造で示される。第42図の断面構造に新たに表記として加わったものは、素子分離領域SGI、コア・ロジック用のnMOS型トランジスタ(Core Logic MOS)用p型ウエルLPWEL、そのゲート酸化膜LVGOX、そのゲート電極LVG、そのソース・ドレイン領域LVSD、書込み・消去用高耐圧MOS型トランジスタのp型ウエルHPWEL、そのゲート酸化膜HVGOX、そのゲート電極HVG、そのソース・ドレイン領域HVSD、配線層間絶縁膜INSM1、第1の配線層の内でコア・ロジックMOS型トランジスタの低い出力電圧を選択ゲート電極SGに供給する配線M1a、及び書込み・消去用MOS型トランジスタの高い出力電圧をメモリゲート電極MGに供給する配線M1bである。実際には更に上層の配線が存在するが、本図では省略する。
ゲート酸化膜STOX,LVGOX,HVGOX及びトンネル酸化膜FTOが全てシリコン酸化膜として、それらの物理的膜厚を夫々、tS,tL,tH,tFと定義すれば、本発明による不揮発性記憶装置では、tL≦tS<tF<tHなる関係とする。ここでは、I/O用のMOS型トランジスタ断面図の記載を省略したが、そのゲート絶縁膜の膜厚をtIOとすれば、tL<tIO<tFの関係とする。膜厚tSとして膜厚tIOと同じ膜厚を採用してもtL≦tS<tF<tHの関係は保たれ、本発明の範疇に入れることができる。これらの膜がシリコン酸化膜のみでは無い場合、例えば一部に窒化膜が用いられている場合であれば、本発明を特徴付ける膜厚関係を、物理的膜厚から電気的膜厚に一般化することができる。何故ならば、ゲート絶縁膜の構造および膜厚は夫々の印加電圧に対応して設定されるものであり、それに準じた膜厚構成をセル構造にも適用する本発明の特徴と合致する。
また、本発明の他の特徴をMOS型トランジスタとメモリセルとの接続関係で言えば、選択ゲート電極SGとコア・ロジック用MOS型トランジスタのソース・ドレイン領域LVSDとが配線層M1aで直接接続されていること、及び、メモリゲート電極MGと書込み・消去用MOS型トランジスタのソース・ドレイン領域HVSDとが配線層M1bで直接接続されていることである。
第43図は、離散型電荷記憶を行うMONOS型メモリセルに対して本発明を適用した場合の第2の実施形態を示す断面図である。第40図と異なる点は、電荷蓄積領域がシリコンの窒化膜SINになり、その直下に酸化膜BOTOX、直上に酸化膜TOPOXとなる積層構造としたことである。窒化膜SINの膜厚は50ナノメートル以下とする。酸化膜TOPOXの厚さをtT、酸化膜BOTOXの厚さをtBとすれば、酸化膜TOPOXを介して蓄積電荷を引きぬく場合はtB>tTの関係、酸化膜BOTOXを介して蓄積電荷を引き抜く場合はtB<tTの関係となるように設定する。いずれの場合でも、第42図で説明した膜厚の関係、tL≦tS<tF<tHは同様とする。ここでは電荷蓄積層としてシリコンの窒化膜を例示したが、他の絶縁性トラップ膜、例えばアルミナ等であっても本発明が適用できる。
第44図には第43図に開示したセルの動作と電圧の掛け方を示す。基本的には第41図と同一だが、メモリゲート電極MGへ電荷を放出して消去する場合にメモリゲート電極MGへの印加電圧Vmgを12ボルトとする。これは、酸化膜BOTOXの膜厚が酸化膜TOPOXのそれよりも厚い場合の電圧印加方法である。また、p型ウエル領域PWELへ放出して消去する場合はメモリゲート電極MGへの印加電圧Vmgを−12ボルトとする。これは酸化膜BOTOXの膜厚が酸化膜TOPOXのそれよりも薄い場合の電圧印加方法である。なお、消去電圧の絶対値12ボルトは一例であり、この数値をもって本発明が限定されるものではない。
第45図は第43図のメモリセルにおけるソース及びドレイン構造を例示する。前提として、動作電圧は第44図の書込み,消去,逆方向読出しに対応する。この場合、ドレインの接合耐圧は1.8ボルト動作のCMOS(コア・ロジック用MOS型トランジスタ)と同一で良い。したがって、ドレイン領域はコア・ロジックのものと同じ構造を採用することが出来る。即ち、ドレイン領域を低濃度領域MDMと高濃度領域MDからなるLDD構造とし、コア・ロジック用MOS型トランジスタのソース・ドレイン領域と共通化することができる。これにより、選択MOS型トランジスタの短チャネル効果を抑制することができるので、そのゲート長を短くすることが可能になる。これは低電圧下で大きな読出し電流を得るのに適している。一方、書込み時に高電圧を印加するドレイン領域は、コア・ロジック用トランジスタのソース・ドレイン領域と同じ構造を用いることは出来ず、高濃度領域MSと耐圧向上のための拡散層MSMからなる二重ドレイン構造となる。このソース領域は、書込み・消去電圧制御用の高耐圧MOS型トランジスタのソース・ドレイン領域と共通化することも可能であり、必要に応じてメモリセル専用の構造としても良い。
第46図は、第43図のメモリセルにおける選択MOS型トランジスタとメモリMOS型トランジスタのチャネル濃度の差異を表したものである。低電圧で大きな読出し電流を取るためには、MOS型トランジスタのしきい値は低いほど良い。しかし、選択MOS型トランジスタのしきい値があまり低過ぎると、そのゲート電圧が0の場合でも完全にはオフにならない。これではリーク電流が正常な読出し動作を阻害してしまう。したがって、選択MOS型トランジスタのしきい値は正の範囲で低いことが望ましい。一方、読出し電流を大きく取るためには、メモリMOS型トランジスタのしきい値を十分低くする必要がある。電荷の長時間蓄積を可能にするため、読出しの際のメモリゲート電極MGの電圧は0ボルトに設定しておくことが望ましい。したがって、選択MOS型トランジスタにリークを生じないことを前提とすれば、メモリMOS型トランジスタの消去状態のしきい値を負にする必要がある。
従来の浮遊ゲート型であれば、消去電圧を高くすること或いは消去電圧を長時間印加することで十分低いしきい値を得ることが可能である。しかし、本実施形態のようにトラップ性膜を用いたメモリセルの場合、一定値以下にはしきい値が下がらないという特性がある。故に、メモリMOS型トランジスタのしきい値を下げるにはチャネル濃度を調整して、元々のしきい値を低く設定しておかなければならない。中性しきい値が負になるようにチャネル不純物濃度を設定すれば、消去後のしきい値も負にすることが可能である。そのような設定をしておけば、選択MOS型トランジスタをオンにして信号を読み出す際に、大きな読出し電流値を得る事ができる。したがって、選択MOS型トランジスタのチャネル領域SEの不純物濃度とメモリMOS型トランジスタのチャネル領域MEの不純物濃度とでは、必然的に差異を設けなければならない。第46図のようにp型ウエル領域PWEL上に形成したメモリセルの場合でチャネル領域SEのp型不純物濃度Nseとチャネル領域MEのp型不純物濃度Nmeを比較すれば、Nse>Nmeの関係が成立するように各不純物濃度を設定する。あるいは、p型不純物濃度は同一でも、ME領域のn型不純物濃度をSE領域のn型不純物濃度よりも高く設定する。この濃度差は、低電圧下で大きな読出し電流をとることを目的とした本発明の要点の一つである。
尚、従来の浮遊ゲート型を用いた場合にメモリMOS型トランジスタのしきい値を負に設定する場合は、放置状態においてしきい値が変動する量を小さく押さえるため、メモリMOS型トランジスタの中性しきい値を低く押さえる必要がある。読出し時にメモリゲート電極MGの電圧を0とする場合には、その中性しきい値も負に設定しておくことが望ましい。したがって、上述した要点は、メモリMOS型トランジスタの電荷蓄積方法に拘らず成立するものである。
第47図は、電荷蓄積部位として微細な粒子を用いたメモリセルに対して本発明を適用した場合の第3の実施形態を示す断面図である。下地となる酸化膜BOTOX上に微粒子DOTSを設置する。微粒子DOTSの材質としてはポリシリコンが挙げられるが、他の材質でも良い。その粒子直径は、10ナノメートル以下が望ましい。微粒子DOTSを覆い隠すように層間絶縁膜INTOXを堆積し、その直上にメモリゲート電極MGを設置する。電荷蓄積部位が離散的になる点で、トラップ性の電荷蓄積膜と同等に考えて良い。したがって、これまで説明をした本発明内容のいずれかの組合わせあるいは全てと併せて適用することが可能である。
以上、本発明の骨子であるtL≦tS<tHの関係およびセル構造を説明した。以下、具体的な製法を第48図の第4の実施形態を示す断面図で説明する。ここで開示するのは、異方性ドライエッチにより形成される側壁スペーサGAPSWを第2の実施形態における選択ゲート電極SGとメモリゲート電極MGを絶縁する絶縁膜GAPOXとして用いた場合の断面構造である。側壁スペーサGAPSWは、通常のMOS型トランジスタで用いられる拡散層のLDD(Lightly Doped Drain)構造を形成する場合に用いられる側壁スペーサを形成する方法と同様の手法で形成する。しかし、ドライエッチ直後の酸化膜はエッチダメージにより耐圧が低下する。通常のCMOSであれば印加電圧が低いこと及び側壁スペーサを介して隣接する電極がないので、耐圧低下はそれほど問題にはならない。しかし、選択ゲート電極SGとメモリゲート電極MGを絶縁する絶縁膜GAPOXとして使用する場合は15ボルト程度の耐圧を確保する必要がある。したがって、全面に堆積したシリコン酸化膜を異方性ドライエッチでエッチバックして側壁スペーサGAPSWに形成した後、選択ゲート電極SGとなるポリシリコンの堆積前に、耐圧を向上させるために酸素雰囲気中でアニールを施す処理を行うことが肝要である。本実施形態のメモリセル構造を実現するに当たり、欠かせないプロセスである。
第49図は、第48図の選択MOS型トランジスタのゲート電極を、メモリ部に対して自己整合構造とした第5の実施形態の断面図である。この構造は、全面にゲート電極材料(例えばポリシリコン)を堆積して、異方性ドライエッチ処理を施して形成するものである。そのような手法で形成した選択MOS型トランジスタのゲート電極が図中のSGR1,SGR2である。同一の機能を有する第48図のゲート電極SGとは形状が異なるが、違いはその点だけである。即ち、本発明の要点である、tL≦tS<tHの関係他は崩れてはいない。
以上の本発明によるメモリセルと他のMOS型トランジスタとを混載したときの製造プロセスに関する断面図を第50図乃至第56図に開示する。
まず、第50図を説明する。p型シリコン基板PSUB上に、素子分離酸化膜領域SGIを形成し、コア・ロジック用n型MOS型トランジスタ(nMOS)用のp型ウエルPWL,コア・ロジック用p型MOS型トランジスタ(pMOS)用のn型ウエルNWL,書込み・消去用の高電圧制御用n型MOS型トランジスタ(nHVMOS)用のp型ウエルHPWL,高電圧制御用p型MOS型トランジスタ(pHVMOS)用のn型ウエルHNWL,メモリセル領域のn型ウエルMWLを形成する。次に、夫々のMOS型トランジスタのしきい値を制御するための不純物を、チャネル表面になる領域に導入する。これにより、nMOS用不純物層NE,pMOS用不純物層PE,nHVMOS用不純物層HNE,pHVMOS用不純物層HPE,メモリMOS型トランジスタ用不純物層MEを形成する。
次に、第51図を説明する。シリコン基板表面を清浄に処理した後、メモリMOS型トランジスタの下部酸化膜BOTOX(5ナノメートル)を熱酸化で形成し、その直上にシリコン窒化膜SIN(15ナノメートル)を気相成長法で堆積する。その後、シリコン窒化膜SIN表面に熱酸化処理を施し、上部酸化膜TOPOX(2ナノメートル)を形成する。続いて、後にメモリゲート電極となるn型ポリシリコン層NMG(100ナノメートル)及びメモリゲート電極MG保護用のシリコン酸化膜CAP(100ナノメートル)を、順次堆積する。
次に、第52図を説明する。フォトリソグラフィ技術とドライエッチング技術を用いて、第51図でシリコン基板上に形成した5層の積層膜BOTOX,SIN,TOPOX,NMG,CAPをメモリMOS型トランジスタのゲート電極MG1,MG2の形状に加工する。これは図面の奥行き方向に長い線状の形状であり、ワード線と同じ本数だけ存在するが、図面上では2本だけ代表して示している。加工の際は、下部酸化膜BOTOX表面が露出する段階でドライエッチを停止し、残った下部酸化膜BOTOXをフッ酸で除去する。これは基板表面に不要なエッチングダメージが入らないようにするための手法である。このフッ酸処理により、基板表面が露出される。続いて、熱酸化膜BOX(5ナノメートル)を形成し、シリコン酸化膜HVGOX(15ナノメートル)を堆積する。後に、この2層の酸化膜は、高電圧制御用MOS型トランジスタのゲート酸化膜に供される。単なる堆積膜だけでは信頼性が劣るために積層構造とする。
次に、第53図を説明する。フォトリソグラフィ技術により加工し、コア・ロジック用MOS型トランジスタを形成する領域と高電圧制御用MOS型トランジスタを形成する領域を覆うフォトレジスト膜RES1を形成する。その後、シリコン酸化膜HVGOXに対する異方性ドライエッチング技術により、選択MOS型トランジスタのチャネル領域に存在する酸化膜を除去して基板表面を露出させる。この工程により、メモリMOS型トランジスタの選択MOS型トランジスタ側にはシリコン酸化膜HVGOXが加工された側壁スペーサGAPSWも同時に形成される。続いて、フォトレジスト膜RES1を残したまま、選択MOS型トランジスタのチャネル領域にしきい値調整用の不純物層SEを形成する。不純物層SEと不純物層MEの不純物濃度は、第46図にて開示した関係を満たすものとする。
次に、第54図を説明する。フォトリソグラフィ技術を用いてフォトレジスト膜RES2を加工し、コア・ロジック用MOS型トランジスタを形成する領域のみを開口した後、フッ酸処理により熱酸化膜BOXとシリコン酸化膜HVGOXからなる積層構造の酸化膜を完全に除去する。
次に、第55図を説明する。前図に記載のフォトレジスト膜RES2を除去して洗浄工程を経た後、露出したシリコン基板表面(コア・ロジック用MOS型トランジスタ部と選択MOS型トランジスタ部)に熱酸化膜(4ナノメートル)を形成する。この熱酸化膜がコア・ロジック用MOS型トランジスタのゲート酸化膜LVGOX及び選択MOS型トランジスタのゲート酸化膜STOXになる。便宜上、本図ではコア・ロジック用MOS型トランジスタと選択MOS型トランジスタの各ゲート酸化膜を別符号LVGOX,STOXとして示しているが、この製造方法であれば両者の膜厚は同一となる。続いて、全面にノンドープのポリシリコン膜(150ナノメートル)を堆積した後、nMOS及びnHVMOSを形成する領域上ではn型,pMOS及びpHVMOSを形成する領域ではp型となるようにポリシリコン膜に不純物を導入する。この不純物の濃度は、夫々1×1020/cm3以上とする。続いて、全面にシリコン酸化膜(20ナノメートル)を堆積した後、フォトリソグラフィ技術とドライエッチ技術を用いてポリシリコン膜とシリコン酸化膜の積層膜を加工し、nMOSのゲート電極LVGn、pMOSのゲート電極LVGp、nHVMOSのゲート電極HVGn、及びpHVMOSのゲート電極HVGpを形成する。この時、メモリ領域では選択MOS型トランジスタのソース側のゲート電極端のみを加工しておく。0.18ミクロン世代でのゲート長は、例えばコア・ロジック用MOS型トランジスタでは0.15ミクロン、高電圧制御用MOS型トランジスタHVMOSでは1.0ミクロンとなるが、これは扱う電圧が異なる事による必然的結果である。続いて、適宜、フォトリソグラフィ技術と不純物イオンのインプランテーション技術を用いて、nMOS用の浅い接合を持つn型ソース/ドレインLLDDn、pMOS用の浅い接合を持つp型ソース/ドレインLLDDp、nHVMOS用の高耐圧接合を持つn型ソース/ドレインHLDDp、及びpHVMOS用の高耐圧接合を持つp型ソース/ドレインHLDDpを形成する。これらソース/ドレインは、使用する電圧に対して十分な接合耐圧を確保することを前提として設計されるべきものである。ここで導入したソース/ドレイン不純物の濃度は、コア・ロジック用MOS型トランジスタの方が高電圧制御用MOS型トランジスタHVMOSのそれよりも高くする。また、選択MOS型トランジスタのドレインにはn型拡散層MDMを形成するが、ここで開示した製造方法によれば、このn型拡散層MDMとn型ソース/ドレインLLDDnの不純物の濃度を同一のものとすることができる。
次に、第56図を説明する。ここではメモリMOS型トランジスタのドレイン領域を形成する。フォトリソグラフィ工程により、メモリMOS型トランジスタのドレインとなる領域に対して開口を有し、その開口端がメモリゲート電極MG1,MG2上となるフォトレジスト膜RES3を形成した後、ポリシリコン膜とシリコン酸化膜の積層膜をを異方性ドライエッチで加工して、2つの選択MOS型トランジスタの各ゲート電極SG1,SG2を形成する。続いて、フォトレジスト膜RES3を除去せずに、n型不純物のイオン打込みを行い、メモリMOS型トランジスタのソース領域MSMを形成する。
次に、第57図を説明する。全面にシリコン酸化膜(100ナノメートル)を堆積し、続いて全面に異方性ドライエッチを施す。この処理により、全てのゲート電極の側壁にスペーサSWSPLDDを形成する。全てのn型トランジスタのソース/ドレインに高濃度のn型拡散層NSD,MSを、p型トランジスタのソース/ドレインに高濃度のp型拡散層PSDを、イオン打込みと熱処理で形成する。続いて、全てのソース・ドレインNSD,MS,PSD及びゲート電極LVGn,LVGp,HVGn,HVGp,SG1,SG2の表面から酸化膜を除去し、シリコンを露出させる。全面に金属コバルト(10ナノメートル)を堆積し、700℃の熱処理を加えて自己整合コバルトシリサイドを形成する。反応しなかった不要なコバルトを洗浄により除去し、再び750℃で処理を施して、低抵抗のコバルトシリサイド層COSIを形成する。その後、全面に絶縁用の酸化膜INSM1を堆積する。以降の配線工程は、従来技術を用いて差し支え無い。
第58図は、本発明のメモリセル技術を用いて構成したメモリアレイの一実施形態である。基本構成はNOR型で、階層型ビット線構造をとる。簡略化のため、ここでは2本のグローバルビット線を代表して示す。センスアンプSAPにはグローバルビット線BLPが接続されている。グローバルビット線BLPにはローカルビット線への分岐がある。ZAPはローカルビット線LBAPを選択するための選択MOS型トランジスタである。ローカルビット線LBAPには複数のメモリセルMPA1〜4が接続されている。図では4個のメモリセルを代表して示すが、接続されるメモリセル数としては16個、32個、64個といった場合がある。ローカルビット線LBAPに接続されるのはメモリセルの選択MOS型トランジスタ側である。選択MOS型トランジスタZAP及びメモリセルMPA1〜4を纏めてブロックBLCPAとする。ブロックBLCPAに対し対称に並ぶブロックBLCQAでは、メモリセルMQA1〜4がローカルビット線LBAQに接続され、ZAQがそれらを選択するMOS型トランジスタである。ブロックBLCQAに対応するグローバルビット線はBLQであり、センスアンプSAQに繋がる。選択MOS型トランジスタZAP,ZAQはコア・ロジック用MOS型トランジスタと同じゲート酸化膜厚を有するMOS型トランジスタであり、それらのゲート電極に信号を送るドライバがZSLAである。ドライバZSLAもコア・ロジック用MOS型トランジスタで構成する。セル選択MOS型トランジスタのゲート電極は、横方向に隣接するブロックを横断したワード線に接続される。例えば、ワード線WAP1はブロックBLCPに属するメモリセルMPA1のセル選択MOS型トランジスタのゲート電極が、ブロックBLCQに属するメモリセルMPA2のセル選択MOS型トランジスタのゲート電極が接続されている。ワード線WAP1を選択するのはドライバWSLA1である。これもコア・ロジック用MOS型トランジスタを用いる。ワード線WAP2乃至ワード線WAP4にはドライバWSLA2乃至ドライバWSLA4が1対1で対応する。ドライバWSLA1乃至ドライバWSLA4及びドライバZSLAを纏めて、ドライバ群DECAと名付ける。メモリゲートも図の横方向を横断する。MWAP1はメモリセルMPA1及びメモリセルMQA1のメモリゲートに共通する配線である。書込み・消去時に高電圧を印加するため、配線MWAP1に電圧を供給するドライバMGSLA1を高耐圧MOS型トランジスタで構成する。配線MWAP2乃至配線MWAP4にはドライバMGSLA2乃至ドライバMGSLA4が1対1で対応する。書込み時はブロックBLCPAとブロックBLCQAで共有する配線COMSLに5ボルトを供給する必要がある。これは高耐圧MOS型トランジスタで構成するドライバPRVSで行う。高耐圧MOS型トランジスタで構成するドライバMSGLA1乃至ドライバMSGLA4及びドライバPRVSAを纏めて、ドライバ群HVDRVAと名付ける。図に示すように、グローバルビット線BLP,BLQには、更に他のブロックBLPB,BLQBが接続され、それらに対応するドライバ群DECB,HVDRVBが存在する。同様に、ブロックBLPC,BLQC、ドライバ群DECC,HVDRVCが存在する。読出し時にはドライバ群DECA乃至ドライバ群DECCに含まれる個々のドライバが、アドレスに応じてワード線を選択するが、これらはコア・ロジックと同等の性能を持つが故に、選択したワード線を高速に駆動できる。したがって、情報の読出しを高速に行うことが可能となる。これが本発明のメモリセル構造と対応するメモリアレイの構成方法である。
第59図に、本発明のメモリセルにおいて、書込み時の電子がトラップ膜以外の領域に捕獲されることを低減するための構造を示す。これまで説明してきたメモリセルと基本的には同一であるが、選択ゲート電極SGとメモリゲート電極MGとを隔てる絶縁膜の形状およびその形成方法に特徴がある。図で示すとおり、SGとMGを隔てるMG側壁部の絶縁膜形状は、MG側壁部では厚く、トラップ膜SINの側壁部では薄くなっている。ソースサイド・インジェクションによる電子の注入はSG寄りのMG端部付近で起きるが、SGとMGを隔てる絶縁膜中に一部の電子が蓄積することは避けられない。その領域は本来の電子蓄積部位ではないので、消去時に必要な電界をかける事ができず、蓄積した電子を放出させにくい。結果として、所望の書込みおよび消去動作を阻害するおそれがある。したがって、この領域は、SGとMGの絶縁耐圧が許す範囲で、できる限り狭める方が望ましい。SGとMGの側面同士が相対する領域の絶縁膜の膜厚のみを厚くすることで、本来の書込みおよび消去動作を損ねることなく、SGとMGの絶縁耐圧を確保することができる。
第60図乃至第62図を用いて製法を説明する。第60図において、MGを異方性ドライエッチで加工した後、ISSG酸化と呼ばれる方法で全面に10ナノメートル程度の酸化膜ISSGOXを被着する。この酸化手法は、アイ・イー・イー・イー、エレクトロン・デバイス・レターズ(IEEE ELECTRON DEVICE LETTERS)、ボリューム21、ナンバー9、2000年9月、430ページから432ページ、に掲載されているもので、絶縁耐圧の高い、高品質の薄い酸化膜を形成する事が可能な技術である。また、シリコン表面だけでなく、窒化膜表面にも同等の厚さの酸化膜を形成できることも特徴のひとつである。この2つの特徴故に、記憶用トラップ膜の露出した側壁にも、絶縁耐圧の優れた酸化膜を被着することが可能になる。
第61図は、第60図に続く工程である。ISSGOXを被着した後に熱酸化を追加するが、SIN側壁は殆ど酸化されず、ポリシリコンであるMGの側壁が厚く酸化される。この工程により、SGと記憶用トラップ膜との間の絶縁膜は薄く、SGとMGの間の絶縁膜を厚くする事ができる。
第62図は、第61図に続く工程である。第61図の形状を形成した直後は、シリコン基板表面も熱酸化される。ここで酸化膜の異方性エッチングを行うと、基板表面上に形成された酸化膜のみが除去され、MG側壁の厚い酸化膜GAPOX−THを必要な絶縁膜形状として残す事ができる。シリコン基板表面は、除去した熱酸化膜の分だけ後退する。その後、洗浄工程を経て、選択MOS型トランジスタ用の薄いゲート酸化膜STOXRを熱形成すれば良い。以降、SG、ソース(MSMおよびMS)、及びドレイン(MDMおよびMD)を順次形成すれば良い。これは本発明の他の実施項目と同様である。尚、第59図乃至第62図で説明してきた構造は、浮遊ゲート、トラップ膜、導電性微小粒子のいずれを用いた場合でも使用できる。
第63図は、選択MOS型トランジスタのゲート絶縁膜に堆積酸化膜を使用した場合の対処法である。通常、堆積酸化膜中には多量の欠陥が存在し、不要な電荷蓄積やリーク電流の元となっている。ゲート絶縁膜として使用するには信頼性が著しく低いという欠点があった。酸素雰囲気中で熱処理を施すことで酸化膜中の欠陥(E‘センタ)を低減できる事、および水素雰囲気で高温熱処理を施す事で界面準位(Pbセンタ)を低減できる事が、1996年版ジャーナル・オブ・アプライド・フィジクス、NO.80、3430ページに掲載の、神垣らの論文に記されている。本発明のメモリセルを構成する選択MOS型トランジスタのゲート絶縁膜を堆積酸化膜で形成した場合にこの手法を用いれば、信頼性の高いMOS型トランジスタとして使用する事ができる。GAPOX形成は、第48図で説明したエッチバック方式を用いて形成すれば良い。その後、全面に堆積酸化膜STOXCVを被着する。STOXCVは選択ゲート電極SGとメモリ電極MGとを絶縁するために供されるのと同時にSG直下にも存在して、選択MOS型トランジスタのゲート絶縁膜としても機能する。STOXCVを被着直後、酸素雰囲気中の熱処理を施し、続いてSGを被着、形成する手順を取る。本発明では、STOXCVに施す酸素雰囲気中の熱処理を、800℃乃至850℃でのパイロジェニック酸化、10分乃至20分とする。その後、ソースMS、ドレインMDなどの拡散層を形成する。水素雰囲気での高温熱処理は、700℃乃至750℃で行うのが良い。水素雰囲気での熱処理を施すと、シリコン窒化膜中の電子伝導率を著しく下げる事ができる。したがって、本発明で用いた、ホットエレクトロンを窒化膜などのトラップ膜に局所的に注入して蓄積させる方式においては、自己電界により電子が横方向に拡散することを防止するために重要な工程となる。この水素雰囲気での熱処理は、700℃以上の他の熱処理が全て終了した配線工程直前に施す事で、最も良い効果を上げることができる。ここではSTOXCVを1層の堆積酸化膜として説明したが、熱酸化膜あるいはISSG酸化膜形成後に堆積酸化膜を被着した積層構造でも良い。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、不揮発性メモリセルに対する閾値電圧状態と書き込み・消去状態との対応は相対的な概念であり上記とは逆の定義を行うことも可能である。
不揮発メモリセルの低い閾値電圧状態はデプレッション型に限定されず、エンハンスメント型であってよいことは言うまでもない。
また、書き込み、消去、読み出しの動作電圧は第2図の説明に限定されず適宜変更可能である。また、消去動作では電荷蓄積領域11のエレクトロンをメモリゲート14に放出させる形態に限定されず、消去時における電界の向きを逆向きとして、電荷蓄積領域11のエレクトロンをウェル領域2に放出させるようにしてもよい。
ビット線にはグローバルビット線に対して階層化された構成を採用しなくてもよく、ビット線をセンスアンプ回路又は書き込み回路の接続してよい。また、センスアンプ回路又は書き込み回路の片方のみを上述の階層化構造にしてもよい。また、電源電圧、書き込み及び消去の高電圧等は更に別の電圧に適宜変更可能である。
また、不揮発性メモリセルのONO構造における膜厚は、チャネル領域寄りより、3nm(ナノ・メータ)、26.5nm、0nm近傍の組み合わせであったり、或は、5nm、10nm、3nmの組み合わせであったりしてよい。
産業上の利用可能性
本発明に係る半導体装置は揮発性メモリをオンチップしたマイクロコンピュータに限定されず、単体フラッシュメモリ等の不揮発性メモリLSI、更にはシステム・オンチップ化されたところの比較的論理規模の大きなシステムLSIなどに広く適用することができる。更に、本発明に係る半導体装置は不揮発不揮発性メモリを用いたところのIDE(Integrated Device Electronics),ATA(AT Attachment)等に準拠のメモリカードにも適用可能である。
【図面の簡単な説明】
第1図は本発明で用いる不揮発性メモリセルの一例を示す断面図である。
第2図は第1図の不揮発性メモリセルに対する特徴を代表的に示した説明図である。
第3図は不揮発性メモリセルの消去,書き込み状態をデプレション型,エンハンスメント型としたときの閾値電圧状態を例示する説明図である。
第4図は不揮発性メモリセルの消去,書き込み状態を共にエンハンスメント型としたときの閾値電圧状態を例示する説明図である。
第5図は第2図に示した不揮発性メモリセルに関する最適化前の幾つかの接続態様を比較例として示した説明図である。
第6図はフローティングゲートを有するスタックゲート型のフラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
第7図はスプリットゲート型フラッシュメモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
第8図は1トランジスタ/1メモリセルのMONOS・スタックゲート型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
第9図は2トランジスタ/1メモリセルのMONOS型メモリセルに関するデバイス断面、動作電圧、及び階層型ビット線構造を例示する説明図である。
第10図は第2図の不揮発性メモリセルの書き込み動作に着目したときのデバイス断面を示す断面図である。
第11図は記憶保持用のMONOSと選択用のMOSトランジスタの直列回路で構成される不揮発性メモリセルの構造に第10図の書き込み電圧状態と類似の電圧印加状態を与えたときの様子を示す断面図である。
第12図は第1図の不揮発性メモリセルの平面的な構成を例示する平面図である。
第13図は第6図及び第8図の不揮発性メモリセルの平面的な構成を例示する平面図である。
第14図は第7図の不揮発性メモリセルの平面的な構成を例示する平面図である。
第15図は第9図の不揮発性メモリセルの平面的な構成を例示する平面図である。
第16図は第1図の不揮発性メモリセルを採用したメモリセルアレイの一例を示す回路図である。
第17図はZMOSをCMOSトランスファゲートで構成したメモリセルアレイの一例を示す回路図である。
第18図は副ビット線ディスチャージトランジスタを採用したメモリセルアレイの一例を示す回路図である。
第19図は第1図の不揮発性メモリセルを採用したメモリセルアレイに対するドライバの配置を例示する回路図である。
第20図はメモリセルアレイの一例を示す回路図である。
第21図はメモリセルアレイの別の例を示す回路図である。
第22図はメモリセルアレイの更に別の例を示す回路図である。
第23図は不揮発性メモリセルの読み出し動作における電流の向きをソース線からビット線方向とするときの動作タイミングを例示するタイミングチャートである。
第24図は不揮発性メモリセルを採用した不揮発性メモリをオンチップで備えるマイクロコンピュータのブロック図である。
第25図はフラッシュメモリモジュールの詳細な一例を示すブロック図である。
第26図は不揮発性メモリセルに対する順方向読み出し動作形態を例示する回路図である。
第27図は第26図の順方向読み出し動作における主な信号波形を例示するタイミングチャートである。
第28図は不揮発性メモリセルに対する逆方向読み出し動作形態を例示する回路図である。
第29図は第28図の逆方向読み出し動作としてセンスアンプの入力側の主ビット線をプリチャージしてから読み出し動作を開始するときの主な信号波形を例示するタイミングチャートである。
第30図は第28図の逆方向読み出し動作としてセンスアンプの入力側の主ビット線をプリチャージしないで読み出し動作を開始するときの主な信号波形を例示するタイミングチャートである。
第31図は不揮発性メモリセルに対する別の書き込み電圧条件等を例示する説明図である。
第32図は不揮発性メモリセルを採用したメモリセルアレイとドライバ配置の別の例を示す回路図である。
第33図は第19図のようにメモリゲート制御線をコントロールゲート制御線の選択に応じて個別にドライバで駆動する回路形式を例示する回路図である。
第34図は第32図に応ずるメモリゲート制御線の駆動形式を主に示す回路図である。
第35図は許容されるディスターブ状態におけるメモリセルの電圧印加状態を詳述する説明図である。
第36図はメモリゲート制御線の駆動形態としてコントロールゲート制御線の引き回しを要する構成を例示する回路図である。
第37図は論理回路の具体的な構成を例示する回路図である。
第38図はノアゲートのレイアウト構成を例示する平面図である。
第39図はソース線連結MOSトランジスタの採用可否による効果の相違を例示する説明図である。
第40図は本発明による第1の実施形態に係るメモリセルの断面図である。
第41図は本発明による第1の実施形態に係るメモリセルの動作と印加電圧の説明図である。
第42図は本発明による第1の実施形態に係るメモリセルに別のMOSトランジスタを混載した状態を示した断面図である。
第43図は本発明による第2の実施形態に係るメモリセルの断面図である。
第44図は本発明による第2の実施形態に係るメモリセルの動作と印加電圧の説明図である。
第45図は本発明による第2の実施形態に係るメモリセルの変形例の断面図である。
第46図は本発明による第2の実施形態に係るメモリセルにおけるチャネル濃度の差異を示した断面図である。
第47図は本発明による第3の実施形態に係るメモリセルの断面図である。
第48図は本発明による第4の実施形態に係るメモリセルの断面図である。
第49図は本発明による第5の実施形態に係るメモリセルの断面図である。
第50図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第1の断面図である。
第51図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第2の断面図である。
第52図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第3の断面図である。
第53図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第4の断面図である。
第54図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第5の断面図である。
第55図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第6の断面図である。
第56図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第7の断面図である。
第57図は本発明によるメモリセルに他のMOS型トランジスタを混載した半導体集積回路を製造するプロセスにおける第8の断面図である。
第58図は本発明によるメモリセルを適用したメモリアレイの構成を例示する回路図である。
第59図は本発明による第6の実施形態に係るメモリセルの断面図である。
第60図は本発明による第6の実施形態のメモリセルを製造するプロセスにおける第1の断面図である。
第61図は本発明による第6の実施形態のメモリセルを製造するプロセスにおける第2の断面図である。
第62図は本発明による第6の実施形態のメモリセルを製造するプロセスにおける第3の断面図である。
第63図は本発明による第7の実施形態に係るメモリセルの断面図である。
Claims (91)
- 情報記憶に用いるMOS型の第1トランジスタ部と前記第1トランジスタ部を選択するMOS型の第2トランジスタ部とから成る不揮発性メモリセルを複数個有し、
前記第2トランジスタ部は、ビット線に接続するビット線電極、及びコントロールゲート制御線に接続するコントロールゲート電極を有し、
前記第1トランジスタ部は、ソース線に接続するソース線電極、メモリゲート制御線に接続するメモリゲート電極、及び前記メモリゲート電極の直下に配置された電荷蓄積領域を有し、
前記第2トランジスタ部のゲート絶縁耐圧は第1トランジスタ部のゲート絶縁耐圧よりも低いことを特徴とする半導体装置。 - 情報記憶に用いるMOS型の第1トランジスタ部と前記第1トランジスタ部を選択するMOS型の第2トランジスタ部とから成る不揮発性メモリセルを複数個有し、
前記第2トランジスタ部は、ビット線に接続するビット線電極、及びコントロールゲート制御線に接続するコントロールゲート電極を有し、
前記第1トランジスタ部は、ソース線に接続するソース線電極、メモリゲート制御線に接続するメモリゲート電極、及び前記メモリゲート電極の直下に配置された電荷蓄積領域を有し、
前記第2トランジスタ部における前記コントロールゲート電極のゲート絶縁膜の膜厚をtc、前記第1トランジスタ部における前記メモリゲート電極のゲート絶縁膜の膜厚をtmとすると、tc<tmの関係を持つことを特徴とする半導体装置。 - 前記コントロールゲート電極と電荷蓄積領域との間の絶縁膜の膜厚をtiとすると、tm≦tiの関係を持つことを特徴とする請求の範囲第2項記載の半導体装置。
- 前記ビット線電極とソース線電極はその間に高濃度不純物領域が形成されていないウェル領域に形成されて成ることを特徴とする請求の範囲第1項又は第2項記載の半導体装置。
- 前記高濃度不純物領域は不純物の拡散領域であることを特徴とする請求の範囲第4項記載の半導体装置。
- 前記電荷蓄積領域は絶縁膜に覆われた導電性浮遊ゲート電極であることを特徴とする請求の範囲第1項又は第2項記載の半導体装置。
- 前記電荷蓄積領域は絶縁膜に覆われた電荷トラップ性絶縁膜であることを特徴とする請求の範囲第1項又は第2記載の半導体装置。
- 前記電荷蓄積領域は絶縁膜に覆われた導電性微粒子層であることを特徴とする請求の範囲第1項又は第2項記載の半導体装置。
- 前記ビット線をグローバルビット線に接続可能なスイッチMOSトランジスタを有し、
前記スイッチMOSトランジスタのゲート酸化膜厚は第1トランジスタ部のゲート酸化膜厚よりも薄いことを特徴とする請求の範囲第1項又は第2項記載の半導体装置。 - 前記コントロールゲート制御線を駆動する第1ドライバ、前記メモリゲート制御線を駆動する第2ドライバ、前記スイッチMOSトランジスタをオン状態に駆動する第3ドライバ、前記ソース線を駆動する第4ドライバを有し、
前記第1ドライバ及び第3ドライバは第1電圧を動作電源とし、前記第2ドライバ及び第4ドライバは前記第1電圧よりも高い電圧を動作電源とすることを特徴とする請求の範囲第9項記載の半導体装置。 - 前記第1トランジスタ部の閾値電圧を高くするとき、第1ドライバの動作電源を第1電圧、第4ドライバの動作電源を第1電圧よりも高い第2電圧、第2ドライバの動作電源を第2電圧以上の第3電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にする制御回路を有して成るものであることを特徴とする請求の範囲第10項記載の半導体装置。
- 前記制御回路は、前記第1トランジスタ部の閾値電圧を低くするとき、前記第2ドライバの動作電源を第3電圧以上の第4電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させることを特徴とする請求の範囲第11項記載の半導体装置。
- 閾値電圧が低くされた第1トランジスタ部はデプレション型とされ、閾値電圧が高くされた第1トランジスタ部はエンハンスメント型とされることを特徴とする請求の範囲第12項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第1ドライバの動作電源を第1電圧、メモリゲート電極及びソース線電極を回路の接地電位とすることを特徴とする請求の範囲第11項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第1ドライバの動作電源を第1電圧、メモリゲート電極及びビット線電極を回路の接地電位とすることを特徴とする請求の範囲第11項記載の半導体装置。
- 前記第1電圧を動作電源として論理動作を行う論理動作ユニットを有して成るものであることを特徴とする請求の範囲第10項記載の半導体装置。
- 前記第1ドライバ及び第3ドライバはアドレスデコード信号を入力して動作が選択され、前記第2ドライバ及び第4ドライバは第1ドライバの出力を入力して動作が選択されるものであることを特徴とする請求の範囲第13項記載の半導体装置。
- 前記不揮発性メモリセルのアレイを挟んで一方側に前記第1ドライバ及び第3ドライバが配置され、他方側に前記第2ドライバ及び第4ドライバが配置されて成るものであることを特徴とする請求の範囲第17項記載の半導体装置。
- 前記不揮発性メモリセルのアレイ内においてメモリゲート制御線はメモリゲート電極と一体に形成され、ポリシリコン層に低抵抗メタル層が積層されて成るものであることを特徴とする請求の範囲第18項記載の半導体装置。
- 読み出し動作に応答して前記メモリゲート制御線を回路の接地電位に導通させるディスチャージMOSトランジスタをメモリゲート制御線の異なる位置に有して成るものであることを特徴とする請求の範囲第18項記載の半導体装置。
- 前記スイッチMOSトランジスタは、pチャネル型MOSトランジスタであることを特徴とする請求の範囲第9項記載の半導体装置。
- 前記スイッチMOSトランジスタと相補的にスイッチ動作されるnチャネル型ディスチャージMOSトランジスタをビット線に設けたことを特徴とする請求の範囲第21項記載の半導体装置。
- 前記スイッチMOSトランジスタは、CMOSトランスファゲートを構成するところの相互に並列接続されたnチャネル型MOSトランジスタ及びpチャネル型MOSトランジスタであることを特徴とする請求の範囲第9項記載の半導体装置。
- 半導体基板にマトリクス配置された不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記半導体基板に、ソース線に接続するソース線電極と、ビット線に接続するビット線電極と、前記ソース線電極とビット線電極に挟まれたチャンネル領域とを有し、前記チャネル領域上には、前記ビット線電極寄りに第1絶縁膜を介して配置されコントロールゲート制御線に接続されたコントロールゲート電極と、第2絶縁膜及び電荷蓄積領域を介して配置され前記コントロールゲート電極と電気的に分離され且つメモリゲート制御線に接続されたメモリゲート電極とを有し、
前記第1絶縁膜の耐圧は第2絶縁膜の耐圧よりも低いことを特徴とする半導体装置。 - 前記コントロールゲート制御線を駆動するコントロールゲートドライバ、前記メモリゲート制御線を駆動するメモリゲートドライバ、前記ソース線を駆動するソースライバを有し、
前記コントロールゲートドライバは第1電圧を動作電源とし、前記メモリゲートドライバ及びソースドライバは前記第1電圧よりも高い電圧を動作電源とすることを特徴とする請求の範囲第24項記載の半導体装置。 - 前記メモリゲート電極から見た不揮発性メモリセルの閾値電圧を高くするとき、コントロールゲートドライバの動作電源を第1電圧、ソースドライバの動作電源を第1電圧よりも高い第2電圧、メモリゲートドライバの動作電源を第2電圧以上の第3電圧として、ビット線電極側から電荷蓄積領域にエレクトロンを注入可能にする制御回路を有して成るものであることを特徴とする請求の範囲第25項記載の半導体装置。
- 前記制御回路は、前記メモリゲート電極から見た不揮発性メモリセルの閾値電圧を低くするとき、前記メモリゲートドライバの動作電源を第3電圧以上の第4電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させることを特徴とする請求の範囲第26項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第1電圧、メモリゲート電極及びソース線電極を回路の接地電位とすることを特徴とする請求の範囲第25項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第1電圧、メモリゲート電極及びビット線電極を回路の接地電位とすることを特徴とする請求の範囲第25項記載の半導体装置。
- 前記第1電圧を動作電源として論理動作を行う論理動作ユニットを有して成るものであることを特徴とする請求の範囲第24項記載の半導体装置。
- 前記コントロールゲートドライバはアドレスデコード信号を入力して動作が選択され、前記メモリゲートドライバ及びソースドライバはコントロールゲートドライバの出力に基づいて動作が選択されるものであることを特徴とする請求の範囲第25項記載の半導体装置。
- 前記不揮発性メモリセルのアレイを挟んで一方側に前記コントロールゲートドライバが配置され、他方側に前記メモリゲートドライバ及びソースドライバが配置されて成るものであることを特徴とする請求の範囲第31項記載の半導体装置。
- 前記不揮発性メモリセルのアレイ内においてメモリゲート制御線はメモリゲート電極と一体に形成され、ポリシリコン層に低抵抗メタル層が積層されて成るものであることを特徴とする請求の範囲第32項記載の半導体装置。
- 前記不揮発性メモリセルのアレイ内において、前記コントロールゲート制御線と対を成すメモリゲート制御線の複数本単位で前記メモリゲートドライバを共有し、前記コントロールゲート制御線と対を成すソース線の複数本単位で前記ソースドライバを共有し、メモリゲートドライバによるメモリゲート制御線の共有本数は、ソースドライバによるソース線の共有本数以下であることを特徴とする請求の範囲第25項記載の半導体装置。
- 前記メモリゲートドライバ及びソースドライバは、対応する複数本のコントロールゲート制御線に対する選択状態の論理和を形成する論理和回路の出力に基づいて駆動され、
前記論理和回路の入力段にコントロールゲート制御線の延長部分をゲート電極として用いるトランジスタを有して成ることを特徴とする請求の範囲第34項記載の半導体装置。 - 読み出し動作に応答して前記メモリゲート制御線を前記第1の電源電圧に導通させるチャージMOSトランジスタをメモリゲート制御線の異なる位置に複数有して成るものであることを特徴とする請求の範囲第24項記載の半導体装置。
- 読み出し動作に応答して、前記ソース線を回路の接地電位に導通されるディスチャージMOSトランジスタと、前記ディスチャージMOSトランジスタの接地電位への導通に呼応してソース線相互間を接続する連結MOSトランジスタとを有して成るものであることを特徴とする請求の範囲第24項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第1電圧、ソース線電極を回路の接地電位、そしてメモリゲート電極を前記接地電位よりも高い電圧とすることを特徴とする請求の範囲第25項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、コントロールゲートドライバの動作電源を第1電圧、ビット線電極を回路の接地電位、そして、メモリゲート電極を前記接地電位よりも高い電圧とすることを特徴とする請求の範囲第25項記載の半導体装置。
- メモリセルが記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1及び第2のMOS型トランジスタの各ゲート電極間を絶縁する絶縁膜と上記第2のMOS型トランジスタのゲート絶縁膜が別層で構成され、隣接する上記各ゲート電極の間の下には拡散層が無く、上記ゲート絶縁膜の膜厚が同一チップに混在する最も膜厚の厚いゲート絶縁膜の膜厚よりも薄いことを特徴とする不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第4のMOS型トランジスタとが混在し、上記第2のMOS型トランジスタのゲート絶縁膜の物理膜厚をtS、上記第3のMOS型トランジスタのゲート絶縁膜の物理膜厚をtL、上記第4のMOS型トランジスタのゲート絶縁膜の物理膜厚をtHとしたとき、tL≦tS<tHの膜厚関係を持つことを特徴とする不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第4のMOS型トランジスタとが混在し、上記第2のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtS、上記第3のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtL、上記第4のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtHとしたとき、tL≦tS<tHの関係を持つことを特徴とする不揮発性半導体記憶装置。
- tS=tLの関係を持つことを特徴とする請求の範囲第41項記載の不揮発性半導体記憶装置。
- tS=tLの関係を持つことを特徴とする請求の範囲第42項記載の不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、外部との入出力信号を扱う第4のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第5のMOS型トランジスタとが混在し、上記第2のMOS型トランジスタのゲート絶縁膜の物理膜厚をtS、上記第3のMOS型トランジスタのゲート絶縁膜の物理膜厚をtL、上記第4のMOS型トランジスタのゲート絶縁膜の物理膜厚をtIO、上記第5のMOS型トランジスタのゲート絶縁膜の物理膜厚をtHとしたとき、tL≦tS<tIO<tHあるいはtL<tS≦tIO<tHの関係を持つことを特徴とする不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、外部との入出力信号を扱う第4のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第5のMOS型トランジスタとが混在し、上記第2のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtS、上記第3のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtL、上記第4のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtIO、上記第5のMOS型トランジスタのゲート絶縁膜の電気的膜厚をtHとしたとき、tL≦tS≦tIO<tHの関係を持つことを特徴とする不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第40項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第40項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第40項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第41項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第41項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第41項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第42項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第42項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第42項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第43項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第43項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第43項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第44項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第44項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第44項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第45項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第45項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第45項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、導電性浮遊ゲート電極と制御ゲート電極を含むことを特徴とする請求の範囲第45項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の電荷トラップ性絶縁膜と制御ゲート電極を含むことを特徴とする請求の範囲第45項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの構成要素に、記憶保持用の微粒子層と制御ゲート電極とを含むことを特徴とする請求の範囲第45項記載の不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第4のMOS型トランジスタとが混在し、上記第1のMOS型トランジスタの拡散層の接合耐圧が、上記第2のMOS型トランジスタの拡散層の接合耐圧よりも高いことを特徴とする不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第4のMOS型トランジスタとが混在し、上記第2のMOS型トランジスタの拡散層が、上記第3のMOS型トランジスタの拡散層と共通の構造を持つことを特徴とする不揮発性半導体記憶装置。
- 同一の半導体基板上に、記憶保持用の第1のMOS型トランジスタと第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成されたメモリセルと、主要論理演算を行う第3のMOS型トランジスタと、外部との入出力信号を扱う第4のMOS型トランジスタと、上記メモリセルの情報書換のための電圧を扱う第5のMOS型トランジスタとが混在し、上記第2のMOS型トランジスタの拡散層が、上記第4のMOS型トランジスタの拡散層と共通の構造を持つことを特徴とする不揮発性半導体記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタの電荷中性しきい値が、上記第2のMOS型トランジスタのしきい値よりも低いことを特徴とする不揮発性半導体記憶装置。
- メモリセルが記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタのチャネルに存在する不純物の濃度が、上記第2のMOS型トランジスタのチャネルに存在する不純物の濃度よりも低いことを特徴とする不揮発性半導体記憶装置。
- p型ウェル上にメモリセルが形成され、該メモリセルが記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタのチャネルに存在するp型不純物の濃度が、上記第2のMOS型トランジスタのチャネルに存在するp型不純物の濃度よりも低いことを特徴とする不揮発性半導体記憶装置。
- 前記絶縁膜が、絶縁膜堆積工程と異方性ドライエッチング工程を経たサイド・ウォール・スペーサの形状に形成されてなることを特徴とする請求の範囲第40項記載の不揮発性半導体記憶装置。
- 前記第1のMOS型トランジスタの中性しきい値が負である事を特徴とする請求の範囲第71項記載の不揮発性半導体記憶装置。
- 前記不純物がp型であることを特徴とする請求の範囲第72項記載の不揮発性半導体記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと、第1のMOS型トランジスタを選択する第2のMOS型トランジスタとから構成され、上記第1のMOS型トランジスタのチャネルに存在するn型不純物濃度が、上記第2のMOS型トランジスタのn型不純物濃度よりも高いことを特徴とする不揮発性半導体記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと、第1のMOS型トランジスタを選択する第2のMOS型トランジスタとから構成され、同一メモリセルを構成する上記第2のMOS型トランジスタのゲート電極と第1のMOS型トランジスタの記憶保持領域との距離が、該第2のMOS型トランジスタのゲート電極と該第1のMOS型トランジスタのゲート電極との距離よりも短いことを特徴とする不揮発性半導体記憶装置。
- 記憶保持用の第1のMOS型トランジスタと、第1のMOS型トランジスタを選択する第2のMOS型トランジスタとから構成され、同一メモリセルを構成する第1のMOS型トランジスタのゲート電極と、第2のMOS型トランジスタのゲート電極とを分離する絶縁膜が堆積酸化膜で形成され、且つその堆積酸化膜が第2のMOS型トランジスタのゲート酸化膜としても供されるメモリセルにおいて、その酸化膜の堆積後に酸素雰囲気中の熱処理と水素雰囲気中の熱処理を施したことを特徴とする不揮発性半導体記憶装置。
- 記憶保持用の第1のMOS型トランジスタと、第1のMOS型トランジスタを選択する第2のMOS型トランジスタとから構成され、800℃乃至850℃の酸素雰囲気中における熱処理を10分乃至20分施し、さらに700℃乃至750℃の水素雰囲気中における熱処理を10分乃至20分施した堆積酸化膜を、第2のMOS型トランジスタのゲート酸化膜として用いることを特徴とする不揮発性半導体記憶装置。
- 800℃乃至850℃の酸素雰囲気中における熱処理を10分乃至20分施し、さらに700℃乃至750℃の水素雰囲気中における熱処理を10分乃至20分施した堆積酸化膜をゲート酸化膜として用いるMOS型トランジスタを有することを特徴とする半導体装置。
- 前記酸素雰囲気中の熱処理がパイロジェニック酸化法であることを特徴とする請求の範囲第80項記載の不揮発性半導体記憶装置。
- 前記酸素雰囲気中の熱処理がパイロジェニック酸化法であることを特徴とする請求の範囲第81項記載の半導体装置。
- 電荷を局所的に保持する機能を持った窒化膜を有し、その膜に対して水素雰囲気中における熱処理を施した事を特徴とする半導体不揮発性記憶装置。
- 前記水素雰囲気中における熱処理が、処理温度700℃乃至750℃、処理時間10分乃至20分であることを特徴とする請求の範囲第84項記載の半導体不揮発性記憶装置。
- 電荷を局所的に保持する機能を持った窒化膜を有し、その膜に対して水素雰囲気中における熱処理を施したことを特徴とする請求の範囲第48、51、54、57、60、63、66項の何れか1項記載の半導体不揮発性記憶装置。
- 前記熱処理が、処理温度700℃乃至750℃、処理時間10分乃至20分であることを特徴とする請求の範囲第86項記載の半導体不揮発性記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタのゲート電極と、第2のMOS型トランジスタのゲート電極との間に、ISSG酸化法によって形成された酸化膜を絶縁物として有することを特徴とする、不揮発性半導体記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタのゲート電極と、第2のMOS型トランジスタのゲート電極との間に、ISSG酸化法によって形成された酸化膜を絶縁物として有することを特徴とする、請求の範囲第40項記載の不揮発性半導体記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタのゲート絶縁膜に、ISSG酸化法によって形成された酸化膜を用いることを特徴とする、不揮発性半導体記憶装置。
- メモリセルが、記憶保持用の第1のMOS型トランジスタと該第1のMOS型トランジスタを選択する第2のMOS型トランジスタから構成され、上記第1のMOS型トランジスタのゲート絶縁膜に、ISSG酸化法によって形成された酸化膜を用いることを特徴とする、請求の範囲第40項記載の不揮発性半導体記憶装置。
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