JPH01133364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01133364A JPH01133364A JP29111587A JP29111587A JPH01133364A JP H01133364 A JPH01133364 A JP H01133364A JP 29111587 A JP29111587 A JP 29111587A JP 29111587 A JP29111587 A JP 29111587A JP H01133364 A JPH01133364 A JP H01133364A
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- Japan
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- oxide film
- gas atmosphere
- forming
- substrate
- inert gas
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Links
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は酸化膜と金属膜を具備する半導体装置の製造方
法に関する。
法に関する。
従来の技術
半導体装置の製造において、半導体基板とその表面に成
長した酸化膜との界面状態を安定させるために、不活性
ガス雰囲気中で熱処理することが広く用いられている。
長した酸化膜との界面状態を安定させるために、不活性
ガス雰囲気中で熱処理することが広く用いられている。
第４図は、このような処理が施される半導体装置の一つ
であるＭＯＳ）ランジスタを示す断面図であり、よく知
られているように、１はＮ型シリコン基板、２はゲート
酸化膜、３はゲート・ドレインおよびソース電極、４は
ソースおよびドレイン領域となるＰ型領域、そして５は
フィールド酸化膜である。ところで、図示するＭＯＳ）
ランジスタは非自己整合型であり、以下の過程を経て形
成される。
であるＭＯＳ）ランジスタを示す断面図であり、よく知
られているように、１はＮ型シリコン基板、２はゲート
酸化膜、３はゲート・ドレインおよびソース電極、４は
ソースおよびドレイン領域となるＰ型領域、そして５は
フィールド酸化膜である。ところで、図示するＭＯＳ）
ランジスタは非自己整合型であり、以下の過程を経て形
成される。
まず、第６図に示すように、Ｎ型シリコン基板１にソー
スおよびドレインとなるＰ型頭域４が形成し、さらに所
定域にフィールド酸化膜６を形成する。次いでシリコン
基板を酸素を含んだガス雰囲気中で熱処理する。この処
理で、第６図に示すゲート酸化膜２が形成される。次に
Ｎ型シリコン基板１とゲート酸化膜２の界面の状態を安
定させるため不活性ガス雰囲気で熱処理を施す。このの
ち、周知のホトエツチング法によりフィールド酸化膜６
に電極窓を形成し、最後に金属膜の形成とパターニング
により電極３を形成することによって第４図の構造を得
ていた。
スおよびドレインとなるＰ型頭域４が形成し、さらに所
定域にフィールド酸化膜６を形成する。次いでシリコン
基板を酸素を含んだガス雰囲気中で熱処理する。この処
理で、第６図に示すゲート酸化膜２が形成される。次に
Ｎ型シリコン基板１とゲート酸化膜２の界面の状態を安
定させるため不活性ガス雰囲気で熱処理を施す。このの
ち、周知のホトエツチング法によりフィールド酸化膜６
に電極窓を形成し、最後に金属膜の形成とパターニング
により電極３を形成することによって第４図の構造を得
ていた。
発明が解決しようとする問題点
しかしながら、上記のＭＯＳ）ランジスタでは、不活性
ガス雰囲気中での安定化処理が施されてはいるものの、
シリコン基板と酸化膜の界面状態に不安定さが依然とし
て残るため、次のような問題を有していた。すなわち、
半導体基板と酸化膜の界面の安定性を調べるためにＣ−
Ｖ曲線が広く用いられているが、上記の方法でつくられ
たＭＯＳトランジスタのシリコン基板１とゲート酸化膜
２のＣ−Ｖ曲線は第７図のようになる。第７図において
、曲線Ａは初期の曲線、曲線Ｂはゲート電極に負の直流
電圧を加えながら加熱する、いわゆるＢ Ｔ （Ｂｉａ
ｓ Ｔｅｍｐｅｒａｔｕｒｅ ）処理後の曲線であシ、
図示するようにＢＴ処理によって大きくシフトしていた
。さらに、第８図で示すように、ＭＯＳトランジスタの
ゲートしきい値電圧ｖｔｈがＢＴ処理時間の経過ととも
に負の方向ヘシフトする問題もあった。
ガス雰囲気中での安定化処理が施されてはいるものの、
シリコン基板と酸化膜の界面状態に不安定さが依然とし
て残るため、次のような問題を有していた。すなわち、
半導体基板と酸化膜の界面の安定性を調べるためにＣ−
Ｖ曲線が広く用いられているが、上記の方法でつくられ
たＭＯＳトランジスタのシリコン基板１とゲート酸化膜
２のＣ−Ｖ曲線は第７図のようになる。第７図において
、曲線Ａは初期の曲線、曲線Ｂはゲート電極に負の直流
電圧を加えながら加熱する、いわゆるＢ Ｔ （Ｂｉａ
ｓ Ｔｅｍｐｅｒａｔｕｒｅ ）処理後の曲線であシ、
図示するようにＢＴ処理によって大きくシフトしていた
。さらに、第８図で示すように、ＭＯＳトランジスタの
ゲートしきい値電圧ｖｔｈがＢＴ処理時間の経過ととも
に負の方向ヘシフトする問題もあった。
本発明は上記の問題点を解決するもので、半導体基板と
酸化膜の界面を安定化できる半導体装置の製造方法の提
供を目的とするものである。
酸化膜の界面を安定化できる半導体装置の製造方法の提
供を目的とするものである。
問題点を解決するだめの手段
この目的を達成するために、本発明の半導体装置の製造
方法では、半導体基板上に形成した酸化膜に不活性ガス
雰囲気中で熱処理を施した後、ざらに、水素雰囲気中で
熱処理を施している。
方法では、半導体基板上に形成した酸化膜に不活性ガス
雰囲気中で熱処理を施した後、ざらに、水素雰囲気中で
熱処理を施している。
作 用
この方法によれば、水素が半導体基板と酸化膜の界面に
入シこみ、両者の界面が安定化される。
入シこみ、両者の界面が安定化される。
実施例
以下本発明の一実施例について、図を参照しながら説明
する。第１図は本発明の半導体装置の製造方法をＭＯＳ
）ランジスタの製造に適用した場合のゲート酸化膜形成
からゲート電極形成までのフローチャートである。なお
、ＭＯＳ）ランジスタの構造は第２図で示した構造と同
じである。
する。第１図は本発明の半導体装置の製造方法をＭＯＳ
）ランジスタの製造に適用した場合のゲート酸化膜形成
からゲート電極形成までのフローチャートである。なお
、ＭＯＳ）ランジスタの構造は第２図で示した構造と同
じである。
まずソースおよびドレインの領域となるＰ型頭域が形成
されたＮ型シリコン基板に酸素を含んだガス雰囲気中で
熱処理を施す工程を経てゲート酸化膜を形成する。次に
不活性ガス雰囲気中で熱処理を施す工程および水素雰囲
気中で熱処理を施す工程を経てシリコン基板とゲート酸
化膜との界面状態を安定化する。こののち、周知のホト
エツチング法により電極窓を形成し、さらに金属膜の形
成とベターニングによシミ極を形成する。
されたＮ型シリコン基板に酸素を含んだガス雰囲気中で
熱処理を施す工程を経てゲート酸化膜を形成する。次に
不活性ガス雰囲気中で熱処理を施す工程および水素雰囲
気中で熱処理を施す工程を経てシリコン基板とゲート酸
化膜との界面状態を安定化する。こののち、周知のホト
エツチング法により電極窓を形成し、さらに金属膜の形
成とベターニングによシミ極を形成する。
以上のように本実施例では、ゲート酸化膜を形成した後
に不活性ガス雰囲気中での熱処理と、さらに、水素雰囲
気中での熱処理が施される。そして後者の熱処理により
、Ｎ型シリコン基板とゲート酸化膜との界面に水素が入
りこみ、安定した界 ４面状態が得られる。この結果Ｎ
型シリコン基板と− ゲート酸化膜とのＣ−Ｖ曲線は第
２図で示すように、初期の曲線ＡとＢＴ処理後の曲１ａ
Ｂとの間のシフトの大きさが従来の方法による場合と比
較して小さくなる。さらにＭＯＳ）ランジスタのゲート
しきい値電圧のＶｔｈ ＢＴ処理によるシフトも、第３
図で示すように、ＢＴ処理時間の経過とともに負の方向
ヘシフトする量が従来の方法による場合と比較して小さ
くなる。なお、実施例では、Ｐチャネル型のＭＯＳ）ラ
ンジスタを例示したが、本発明は、半導体基板と酸化膜
との界面の安定化のために広く適用可能である。
に不活性ガス雰囲気中での熱処理と、さらに、水素雰囲
気中での熱処理が施される。そして後者の熱処理により
、Ｎ型シリコン基板とゲート酸化膜との界面に水素が入
りこみ、安定した界 ４面状態が得られる。この結果Ｎ
型シリコン基板と− ゲート酸化膜とのＣ−Ｖ曲線は第
２図で示すように、初期の曲線ＡとＢＴ処理後の曲１ａ
Ｂとの間のシフトの大きさが従来の方法による場合と比
較して小さくなる。さらにＭＯＳ）ランジスタのゲート
しきい値電圧のＶｔｈ ＢＴ処理によるシフトも、第３
図で示すように、ＢＴ処理時間の経過とともに負の方向
ヘシフトする量が従来の方法による場合と比較して小さ
くなる。なお、実施例では、Ｐチャネル型のＭＯＳ）ラ
ンジスタを例示したが、本発明は、半導体基板と酸化膜
との界面の安定化のために広く適用可能である。
発明の効果
本発明の製造方法では、半導体基板上に酸化膜を形成し
たのち、不活性ガス雰囲気中の熱処理と、水素雰囲気中
の熱処理を施すことにより、半導体基板と酸化膜の界面
状幅を安定化させているため、特性が安定で、信頼性の
高い半導体装置が実現される。
たのち、不活性ガス雰囲気中の熱処理と、水素雰囲気中
の熱処理を施すことにより、半導体基板と酸化膜の界面
状幅を安定化させているため、特性が安定で、信頼性の
高い半導体装置が実現される。
第１図は本発明の製造方法の一実施例を示すフローチャ
ート、第２図は本発明の製造方法で製造したＭＯＳ）ラ
ンジスタのＣ−■曲線図、第３図はＭＯＳ）ランジスタ
のゲートしきい値電圧とＢＴ処理時間の関係を示す図、
第４図はＭＯＳ）ランジスタの断面構造を示す図、第６
図および第６図はゲート酸化膜の形成過程を説明するた
めの断面図、第７図は従来の製造方法で製造したＭＯＳ
トランジスタのＣ−■曲線図、第８図はＭＯＳ）ランジ
スタのゲートしきい値電圧とＢＴ処理時間との関係を示
す図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・電極、４・・・・・・Ｐ型頭
域、５・・・・・・フィールド酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 寸 の派
法
ート、第２図は本発明の製造方法で製造したＭＯＳ）ラ
ンジスタのＣ−■曲線図、第３図はＭＯＳ）ランジスタ
のゲートしきい値電圧とＢＴ処理時間の関係を示す図、
第４図はＭＯＳ）ランジスタの断面構造を示す図、第６
図および第６図はゲート酸化膜の形成過程を説明するた
めの断面図、第７図は従来の製造方法で製造したＭＯＳ
トランジスタのＣ−■曲線図、第８図はＭＯＳ）ランジ
スタのゲートしきい値電圧とＢＴ処理時間との関係を示
す図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・電極、４・・・・・・Ｐ型頭
域、５・・・・・・フィールド酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 寸 の派
法
Claims (1)
- 半導体基板表面上に酸化膜を形成する工程と、前記の
半導体基板を不活性ガス雰囲気中で加熱する熱処理工程
と、さらに水素ガス雰囲気中で加熱する熱処理工程とを
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29111587A JPH01133364A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29111587A JPH01133364A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133364A true JPH01133364A (ja) | 1989-05-25 |
Family
ID=17764652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29111587A Pending JPH01133364A (ja) | 1987-11-18 | 1987-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993010556A1 (en) * | 1991-11-22 | 1993-05-27 | Tadahiro Ohmi | Apparatus for forming oxide film, heat treatment apparatus, semiconductor device, manufacturing method therefor |
| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
-
1987
- 1987-11-18 JP JP29111587A patent/JPH01133364A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993010556A1 (en) * | 1991-11-22 | 1993-05-27 | Tadahiro Ohmi | Apparatus for forming oxide film, heat treatment apparatus, semiconductor device, manufacturing method therefor |
| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
| JPWO2003012878A1 (ja) * | 2001-07-27 | 2004-11-25 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7057230B2 (en) | 2001-07-27 | 2006-06-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory device employing transistors having different gate withstand voltages for enhanced reading speed |
| US7414283B2 (en) | 2001-07-27 | 2008-08-19 | Renesas Technology Corp. | Semiconductor device |
| US7700992B2 (en) | 2001-07-27 | 2010-04-20 | Renesas Technology Corp. | Semiconductor device |
| US8017986B2 (en) | 2001-07-27 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device |
| US8698224B2 (en) | 2001-07-27 | 2014-04-15 | Renesas Electronics Corporation | Semiconductor device |
| US9412459B2 (en) | 2001-07-27 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device |
| US9812211B2 (en) | 2001-07-27 | 2017-11-07 | Renesas Electronics Corporation | Semiconductor device |
| US10115469B2 (en) | 2001-07-27 | 2018-10-30 | Renesas Electronics Corporation | Semiconductor device |
| US10354735B2 (en) | 2001-07-27 | 2019-07-16 | Renesas Electronics Corporation | Semiconductor device |
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