JP2768202B2 - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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- JP2768202B2 JP2768202B2 JP6353993A JP6353993A JP2768202B2 JP 2768202 B2 JP2768202 B2 JP 2768202B2 JP 6353993 A JP6353993 A JP 6353993A JP 6353993 A JP6353993 A JP 6353993A JP 2768202 B2 JP2768202 B2 JP 2768202B2
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- Japan
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- polysilicon
- thin film
- mosfet
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ポリシリコンのゲート
電極を有するＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）に関するものである。
電極を有するＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）に関するものである。
【０００２】
【従来の技術】従来より、ＭＯＳＦＥＴのゲート電極と
して、ポリシリコンがよく用いられているが、ポリシリ
コン電極は、ｎ+ 型とｐ+ 型の２種類しかなかったた
め、ゲート電極の仕事関数もこの２種類に対応するもの
しかなかった。
して、ポリシリコンがよく用いられているが、ポリシリ
コン電極は、ｎ+ 型とｐ+ 型の２種類しかなかったた
め、ゲート電極の仕事関数もこの２種類に対応するもの
しかなかった。
【０００３】そこで本発明者は、平成３年９月２４日出
願の特願平３−２７１９８３号にて、ゲート電極の仕事
関数を可変して、ＭＯＳＦＥＴのしきい値電圧を制御す
る技術の一例を開示した。この技術は、ポリシリコンゲ
ート電極に同量のドナーとアクセプタとを高濃度に注入
した後に熱処理を行うと、そのドナーとアクセプタの注
入量に応じて基板側のゲート酸化膜界面におけるポリシ
リコンゲート電極のドナーとアクセプタの濃度バランス
が可変するので、これを利用してゲート電極の仕事関数
を制御しようとするものであった。
願の特願平３−２７１９８３号にて、ゲート電極の仕事
関数を可変して、ＭＯＳＦＥＴのしきい値電圧を制御す
る技術の一例を開示した。この技術は、ポリシリコンゲ
ート電極に同量のドナーとアクセプタとを高濃度に注入
した後に熱処理を行うと、そのドナーとアクセプタの注
入量に応じて基板側のゲート酸化膜界面におけるポリシ
リコンゲート電極のドナーとアクセプタの濃度バランス
が可変するので、これを利用してゲート電極の仕事関数
を制御しようとするものであった。
【０００４】そして、この技術を使用することにより、
図２のグラフに示すように、ＭＯＳＦＥＴのしきい値電
圧をゲート電極の仕事関数を用いて約１Ｖの幅で制御す
ることが可能となる。なお、図２は、ポリシリコンゲー
ト電極の厚さが０．５９０μｍと０．３８０μｍの２種
類のＭＯＳＦＥＴのそれぞれのポリシリコンゲート電極
に注入する不純物の量を可変させて、しきい値電圧の変
化を測定した結果を示したグラフであり、同図中、横軸
は、単位面積あたりのリン（Ｐ）及びボロン（Ｂ）の注
入量を示し、縦軸は、しきい値電圧（Ｖth）を示してい
る。
図２のグラフに示すように、ＭＯＳＦＥＴのしきい値電
圧をゲート電極の仕事関数を用いて約１Ｖの幅で制御す
ることが可能となる。なお、図２は、ポリシリコンゲー
ト電極の厚さが０．５９０μｍと０．３８０μｍの２種
類のＭＯＳＦＥＴのそれぞれのポリシリコンゲート電極
に注入する不純物の量を可変させて、しきい値電圧の変
化を測定した結果を示したグラフであり、同図中、横軸
は、単位面積あたりのリン（Ｐ）及びボロン（Ｂ）の注
入量を示し、縦軸は、しきい値電圧（Ｖth）を示してい
る。
【０００５】また、この理由を図３に示す不純物濃度プ
ロファイルを用いて説明すると、同図は、ポリシリコン
にＰ，Ｂを共に４×１０16ｃｍ-2注入したときの不純物
濃度プロファイルを示すグラフであり、ポリシリコン膜
表面から深さ約０．１μｍのところでは、ＢよりもＰの
濃度の方が濃く、この部分ではｎ+ 型となっている。そ
して、深さ約０．１〜０．３μｍのところでは、Ｐより
もＢの濃度の方が濃く、この部分ではｐ+ 型となってお
り、０．３μｍからゲート酸化膜との境界面までの０．
３８μｍのところでは、再びＢよりもＰの濃度の方が濃
く、この部分ではｎ+ 型となっている。これは、不純物
であるＰとＢとが高濃度化では、同じ様に拡散せず、表
面付近と熱酸化膜との境界面付近ではＰが多くなってｎ
+ 型となっており、不純物が均等に拡散していないの
で、抵抗値が低く（導電性がある）なっている。
ロファイルを用いて説明すると、同図は、ポリシリコン
にＰ，Ｂを共に４×１０16ｃｍ-2注入したときの不純物
濃度プロファイルを示すグラフであり、ポリシリコン膜
表面から深さ約０．１μｍのところでは、ＢよりもＰの
濃度の方が濃く、この部分ではｎ+ 型となっている。そ
して、深さ約０．１〜０．３μｍのところでは、Ｐより
もＢの濃度の方が濃く、この部分ではｐ+ 型となってお
り、０．３μｍからゲート酸化膜との境界面までの０．
３８μｍのところでは、再びＢよりもＰの濃度の方が濃
く、この部分ではｎ+ 型となっている。これは、不純物
であるＰとＢとが高濃度化では、同じ様に拡散せず、表
面付近と熱酸化膜との境界面付近ではＰが多くなってｎ
+ 型となっており、不純物が均等に拡散していないの
で、抵抗値が低く（導電性がある）なっている。
【０００６】そして、ゲート酸化膜近傍がｎ+ 型となっ
ているため、見掛上の仕事関数がｎ+ 型のものに近い値
となる。また、ポリシリコン膜表面付近は、仕事関数制
御に寄与していないので、このｎ+ 型部分を省略して模
式的に示すと、図４のように、ポリシリコン電極は、厚
みのあるｐ+ 層１８と厚さが数百Ａ（オングストロー
ム）しかない薄いｎ+ 層１６とで構成されていることに
なる。そして、この薄いｎ+ 層１６の膜厚を拡散で制御
することにより、仕事関数を制御していた。
ているため、見掛上の仕事関数がｎ+ 型のものに近い値
となる。また、ポリシリコン膜表面付近は、仕事関数制
御に寄与していないので、このｎ+ 型部分を省略して模
式的に示すと、図４のように、ポリシリコン電極は、厚
みのあるｐ+ 層１８と厚さが数百Ａ（オングストロー
ム）しかない薄いｎ+ 層１６とで構成されていることに
なる。そして、この薄いｎ+ 層１６の膜厚を拡散で制御
することにより、仕事関数を制御していた。
【０００７】
【発明が解決しようとする課題】ところが、従来のよう
に、ポリシリコン膜に不純物を拡散させてｎ+ 層の膜厚
を制御すると、同一ウエハ内に製造する各素子のｎ+ 層
の膜厚のばらつきが大きくなってしまうという問題点が
あった。そして、このウエハ内の膜厚のばらつきを５％
とすると、４０００Ａの膜厚のポリシリコン膜をつけた
場合、２００Ａのばらつきが生じることになる。ところ
が、ｎ+ 層の膜厚は、数百Ａで制御したいので、このポ
リシリコン膜厚のばらつきは、大きな問題となる。ま
た、ポリシリコンのグレインの大きさはおおよそ数十か
ら数百Ａであると考
に、ポリシリコン膜に不純物を拡散させてｎ+ 層の膜厚
を制御すると、同一ウエハ内に製造する各素子のｎ+ 層
の膜厚のばらつきが大きくなってしまうという問題点が
あった。そして、このウエハ内の膜厚のばらつきを５％
とすると、４０００Ａの膜厚のポリシリコン膜をつけた
場合、２００Ａのばらつきが生じることになる。ところ
が、ｎ+ 層の膜厚は、数百Ａで制御したいので、このポ
リシリコン膜厚のばらつきは、大きな問題となる。ま
た、ポリシリコンのグレインの大きさはおおよそ数十か
ら数百Ａであると考
【０００８】えられているが、この大きさは、制御した
いｎ+ 層の膜厚と近い値である。したがって、このグレ
インの多い場所と少ない場所とで不純物の拡散現象が微
妙に異なって、膜厚のばらつきに影響を与えている可能
性がある。そこで、グレインによる拡散のばらつきを受
けないような構造にする必要がある。
いｎ+ 層の膜厚と近い値である。したがって、このグレ
インの多い場所と少ない場所とで不純物の拡散現象が微
妙に異なって、膜厚のばらつきに影響を与えている可能
性がある。そこで、グレインによる拡散のばらつきを受
けないような構造にする必要がある。
【０００９】そこで本発明は、ｎ+ 層の膜厚をウエハ内
で均一にすることのできるＭＯＳＦＥＴの製造方法及び
この製造方法によりｎ+ 層の膜厚を制御して、種々の仕
事関数及びしきい値電圧を有するＭＯＳＦＥＴを提供す
ることを目的とする。
で均一にすることのできるＭＯＳＦＥＴの製造方法及び
この製造方法によりｎ+ 層の膜厚を制御して、種々の仕
事関数及びしきい値電圧を有するＭＯＳＦＥＴを提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の手段として、ゲート酸化膜側に形成されている第１の
導電型を有するポリシリコン薄膜と、このポリシリコン
薄膜上に形成されている前記ゲート酸化膜よりも薄い絶
縁膜と、この絶縁膜上に形成されている前記第１の導電
型と異なる第２の導電型を有するポリシリコン膜とより
なるゲート電極を備えたことを特徴とするＭＯＳＦＥ
Ｔ、及び、基板にソース領域とドレイン領域を形成する
工程と、この基板上にゲート酸化膜を形成する工程と、
このゲート酸化膜上に第１の導電型を有するポリシリコ
ン薄膜を形成する工程と、前記ゲート酸化膜よりも薄い
絶縁膜をこのポリシリコン薄膜上に形成する工程と、こ
の絶縁膜上に前記第１の導電型と異なる第２の導電型を
有するポリシリコン膜を形成する工程と、前記ポリシリ
コン薄膜、前記絶縁膜及び前記ポリシリコン膜をエッチ
ングしてゲート電極を形成する工程とよりなることを特
徴とするＭＯＳＦＥＴの製造方法を提供しようとするも
のである。
の手段として、ゲート酸化膜側に形成されている第１の
導電型を有するポリシリコン薄膜と、このポリシリコン
薄膜上に形成されている前記ゲート酸化膜よりも薄い絶
縁膜と、この絶縁膜上に形成されている前記第１の導電
型と異なる第２の導電型を有するポリシリコン膜とより
なるゲート電極を備えたことを特徴とするＭＯＳＦＥ
Ｔ、及び、基板にソース領域とドレイン領域を形成する
工程と、この基板上にゲート酸化膜を形成する工程と、
このゲート酸化膜上に第１の導電型を有するポリシリコ
ン薄膜を形成する工程と、前記ゲート酸化膜よりも薄い
絶縁膜をこのポリシリコン薄膜上に形成する工程と、こ
の絶縁膜上に前記第１の導電型と異なる第２の導電型を
有するポリシリコン膜を形成する工程と、前記ポリシリ
コン薄膜、前記絶縁膜及び前記ポリシリコン膜をエッチ
ングしてゲート電極を形成する工程とよりなることを特
徴とするＭＯＳＦＥＴの製造方法を提供しようとするも
のである。
【００１１】
【作用】従来は、ポリシリコンにｎ+ ，ｐ+ の不純物を
同時に拡散させて、ｎ+ 層の膜厚を制御していたので、
ウエハ内全ての部分でｎ+ 層の膜厚を均一に制御するの
が困難であった。本発明は、ｎ+ 層とｐ+ 層とを別々の
工程で製造することにより、ウエハ内でのばらつきを小
さくしている。
同時に拡散させて、ｎ+ 層の膜厚を制御していたので、
ウエハ内全ての部分でｎ+ 層の膜厚を均一に制御するの
が困難であった。本発明は、ｎ+ 層とｐ+ 層とを別々の
工程で製造することにより、ウエハ内でのばらつきを小
さくしている。
【００１２】
【実施例】本発明のＭＯＳＦＥＴ及びその製造方法の一
実施例を図１と共に説明する。まず、同図（Ａ）に示す
ように、ｎ- シリコン基板１にソース領域２、ドレイン
領域３を拡散などにより形成した後、このｎ- シリコン
基板１上に厚さ１５００Ａ（オングストローム）のゲー
ト酸化膜５を設け、その上に厚さ１５０Ａのｎ+ ポリシ
リコン薄膜６を形成する。このとき、ウエハ内の膜厚の
ばらつきを５％とすると、ｎ+ ポリシリコン薄膜６の膜
厚のばらつきは、１０Ａ以下に押さえることができ、数
十Ａオーダーで均一な膜厚制御が可能となる。
実施例を図１と共に説明する。まず、同図（Ａ）に示す
ように、ｎ- シリコン基板１にソース領域２、ドレイン
領域３を拡散などにより形成した後、このｎ- シリコン
基板１上に厚さ１５００Ａ（オングストローム）のゲー
ト酸化膜５を設け、その上に厚さ１５０Ａのｎ+ ポリシ
リコン薄膜６を形成する。このとき、ウエハ内の膜厚の
ばらつきを５％とすると、ｎ+ ポリシリコン薄膜６の膜
厚のばらつきは、１０Ａ以下に押さえることができ、数
十Ａオーダーで均一な膜厚制御が可能となる。
【００１３】また、このｎ+ ポリシリコン薄膜６の形成
方法としては、減圧ＣＶＤまたはプラズマＣＶＤによっ
てポリシリコンを成長させた後、熱拡散法により、５×
１０19ｃｍ-2程度のリン（Ｐ）をドープしても良いが、
この場合、熱処理を行う際に、ポリシリコンのグレイン
が成長して局所的な凹凸ができたり、酸素を流しながら
リンをドープする場合には、ポリシリコンの表面が酸化
されて膜厚が変わる恐れがある。そこで、減圧ＣＶＤま
たはプラズマＣＶＤによるポリシリコンの成膜中にリン
をドープする方がばらつきを少なくすることができる。
方法としては、減圧ＣＶＤまたはプラズマＣＶＤによっ
てポリシリコンを成長させた後、熱拡散法により、５×
１０19ｃｍ-2程度のリン（Ｐ）をドープしても良いが、
この場合、熱処理を行う際に、ポリシリコンのグレイン
が成長して局所的な凹凸ができたり、酸素を流しながら
リンをドープする場合には、ポリシリコンの表面が酸化
されて膜厚が変わる恐れがある。そこで、減圧ＣＶＤま
たはプラズマＣＶＤによるポリシリコンの成膜中にリン
をドープする方がばらつきを少なくすることができる。
【００１４】次に、同図（Ｂ）に示すように、ｎ+ 層と
ｐ+ 層との間で不純物の拡散を防止するために、このｎ
+ ポリシリコン薄膜６の上に１０〜３０Ａの絶縁膜７を
設けるが、ゲート駆動能力が低下するのを防止するため
に、その厚さは、ゲート酸化膜５よりも十分に薄くする
必要がある。そこで、形成する方法としては、純水に浸
してｎ+ ポリシリコン薄膜６の上に１０〜２０Ａの自然
酸化膜を形成させて絶縁膜７とするのが最も良いが、シ
リコン酸化膜やシリコン窒化膜をＣＶＤ装置によってつ
けても良い。
ｐ+ 層との間で不純物の拡散を防止するために、このｎ
+ ポリシリコン薄膜６の上に１０〜３０Ａの絶縁膜７を
設けるが、ゲート駆動能力が低下するのを防止するため
に、その厚さは、ゲート酸化膜５よりも十分に薄くする
必要がある。そこで、形成する方法としては、純水に浸
してｎ+ ポリシリコン薄膜６の上に１０〜２０Ａの自然
酸化膜を形成させて絶縁膜７とするのが最も良いが、シ
リコン酸化膜やシリコン窒化膜をＣＶＤ装置によってつ
けても良い。
【００１５】そして、同図（Ｃ）に示すように、数千Ａ
の厚さのｐ+ ポリシリコン膜８をこの絶縁膜７上に形成
する。このｐ+ ポリシリコン膜８の形成方法は、上記し
たｎ+ ポリシリコン薄膜６の形成方法と同様にして５×
１０19ｃｍ-2程度のボロン（Ｂ）をドープして形成して
も良いし、膜厚がかなりあるので、ポリシリコンの成膜
後、イオン注入法によってボロンをドープしても良い。
の厚さのｐ+ ポリシリコン膜８をこの絶縁膜７上に形成
する。このｐ+ ポリシリコン膜８の形成方法は、上記し
たｎ+ ポリシリコン薄膜６の形成方法と同様にして５×
１０19ｃｍ-2程度のボロン（Ｂ）をドープして形成して
も良いし、膜厚がかなりあるので、ポリシリコンの成膜
後、イオン注入法によってボロンをドープしても良い。
【００１６】最後に、同図（Ｄ）に示すように、ｎ+ ポ
リシリコン薄膜６、絶縁膜７及びｐ+ ポリシリコン膜８
をエッチングしてゲート電極とし、必要に応じて、タン
グステン・シリサイド等を形成して、ＭＯＳＦＥＴを製
造する。
リシリコン薄膜６、絶縁膜７及びｐ+ ポリシリコン膜８
をエッチングしてゲート電極とし、必要に応じて、タン
グステン・シリサイド等を形成して、ＭＯＳＦＥＴを製
造する。
【００１７】以上説明した方法により製造されるＭＯＳ
ＦＥＴは、ｎ+ 層とｐ+ 層とを別々の工程で形成してい
るので、ｎ+ 層の膜厚のばらつきを抑えることができ
る。また、ｎ+ 層形成時にイオン注入を行っていないの
で、不純物を注入する際のばらつきも抑えることができ
る。さらに、リンとボロンとを同時に拡散していないの
で、ポリシリコン特有の拡散現象に左右されることもな
く、ウエハ内で均一な厚さのｎ+ 層を形成することがで
きる。そして、ｎ+ 層の厚さを制御することにより、Ｍ
ＯＳＦＥＴの仕事関数及びしきい値電圧を可変させるこ
とができる。
ＦＥＴは、ｎ+ 層とｐ+ 層とを別々の工程で形成してい
るので、ｎ+ 層の膜厚のばらつきを抑えることができ
る。また、ｎ+ 層形成時にイオン注入を行っていないの
で、不純物を注入する際のばらつきも抑えることができ
る。さらに、リンとボロンとを同時に拡散していないの
で、ポリシリコン特有の拡散現象に左右されることもな
く、ウエハ内で均一な厚さのｎ+ 層を形成することがで
きる。そして、ｎ+ 層の厚さを制御することにより、Ｍ
ＯＳＦＥＴの仕事関数及びしきい値電圧を可変させるこ
とができる。
【００１８】なお、本実施例では、ゲート電極としてゲ
ート酸化膜５上にｎ+ ポリシリコン薄膜６を形成した、
ｎ+ ポリシリコン薄膜６−絶縁膜７−ｐ+ ポリシリコン
膜８という構造にしたが、ｐ+ ポリシリコン薄膜−絶縁
膜−ｎ+ ポリシリコン膜という構造にしてもよい。
ート酸化膜５上にｎ+ ポリシリコン薄膜６を形成した、
ｎ+ ポリシリコン薄膜６−絶縁膜７−ｐ+ ポリシリコン
膜８という構造にしたが、ｐ+ ポリシリコン薄膜−絶縁
膜−ｎ+ ポリシリコン膜という構造にしてもよい。
【００１９】また、本発明のＭＯＳＦＥＴの他の実施例
を図５に示す。フィールド酸化膜９によって電気的に分
離された２つのＭＯＳＦＥＴのそれぞれのゲート電極
は、ｎ+ ポリシリコン薄膜６上に絶縁膜７を形成し、さ
らに、ポリシリコンを成膜した後、不純物ドープ時にレ
ジストマスクを使用して、一方のＭＯＳＦＥＴ側にはｐ
+ ポリシリコン膜８ａとし、他方のＭＯＳＦＥＴ側には
ｎ+ ポリシリコン膜８ｂをそれぞれ絶縁膜７として、こ
れらをエッチングにより分離したものである。
を図５に示す。フィールド酸化膜９によって電気的に分
離された２つのＭＯＳＦＥＴのそれぞれのゲート電極
は、ｎ+ ポリシリコン薄膜６上に絶縁膜７を形成し、さ
らに、ポリシリコンを成膜した後、不純物ドープ時にレ
ジストマスクを使用して、一方のＭＯＳＦＥＴ側にはｐ
+ ポリシリコン膜８ａとし、他方のＭＯＳＦＥＴ側には
ｎ+ ポリシリコン膜８ｂをそれぞれ絶縁膜７として、こ
れらをエッチングにより分離したものである。
【００２０】このような構造のＭＯＳＦＥＴでは、ｎ+
ポリシリコン膜８ｂを形成したＭＯＳＦＥＴ側のしきい
値電圧を変えることはできないが、ｐ+ ポリシリコン膜
８ａを設けたＭＯＳＦＥＴ側のしきい値電圧は、ｎ+ ポ
リシリコン薄膜６の厚さを変えることにより制御でき、
ＭＯＳＦＥＴを複数使用し、一部のＭＯＳＦＥＴのしき
い値電圧だけを変えたい場合に非常に有効である。ま
た、この場合もｎ+ ポリシリコン薄膜６をｐ+ ポリシリ
コン薄膜としても良く、この場合は、ｎ+ ポリシリコン
膜８ｂを形成したＭＯＳＦＥＴ側のしきい値電圧を制御
することができる。
ポリシリコン膜８ｂを形成したＭＯＳＦＥＴ側のしきい
値電圧を変えることはできないが、ｐ+ ポリシリコン膜
８ａを設けたＭＯＳＦＥＴ側のしきい値電圧は、ｎ+ ポ
リシリコン薄膜６の厚さを変えることにより制御でき、
ＭＯＳＦＥＴを複数使用し、一部のＭＯＳＦＥＴのしき
い値電圧だけを変えたい場合に非常に有効である。ま
た、この場合もｎ+ ポリシリコン薄膜６をｐ+ ポリシリ
コン薄膜としても良く、この場合は、ｎ+ ポリシリコン
膜８ｂを形成したＭＯＳＦＥＴ側のしきい値電圧を制御
することができる。
【００２１】
【発明の効果】本発明のＭＯＳＦＥＴは、ゲート酸化膜
側に形成されている第１の導電型を有するポリシリコン
薄膜と、このポリシリコン薄膜上に形成されているゲー
ト酸化膜よりも薄い絶縁膜と、この絶縁膜上に形成され
ている第１の導電型と異なる第２の導電型を有するポリ
シリコン膜とよりなるゲート電極を備えているので、ポ
リシリコン薄膜の厚さを変えてしきい値電圧を制御する
ことができる。
側に形成されている第１の導電型を有するポリシリコン
薄膜と、このポリシリコン薄膜上に形成されているゲー
ト酸化膜よりも薄い絶縁膜と、この絶縁膜上に形成され
ている第１の導電型と異なる第２の導電型を有するポリ
シリコン膜とよりなるゲート電極を備えているので、ポ
リシリコン薄膜の厚さを変えてしきい値電圧を制御する
ことができる。
【００２２】また、本発明のＭＯＳＦＥＴの製造方法
は、第１の導電型を有するポリシリコン薄膜と第２の導
電型を有するポリシリコン膜とを別々の工程で形成して
いるので、ウエハ内で均一なポリシリコン薄膜を形成す
ることができ、所望のしきい値電圧を有するＭＯＳＦＥ
Ｔを歩留まり良く製造することができる。
は、第１の導電型を有するポリシリコン薄膜と第２の導
電型を有するポリシリコン膜とを別々の工程で形成して
いるので、ウエハ内で均一なポリシリコン薄膜を形成す
ることができ、所望のしきい値電圧を有するＭＯＳＦＥ
Ｔを歩留まり良く製造することができる。
【図１】（Ａ）〜（Ｄ）はそれぞれ本発明のＭＯＳＦＥ
Ｔの製造方法の一実施例を示す工程図である。
Ｔの製造方法の一実施例を示す工程図である。
【図２】ポリシリコンへの不純物の注入量としきい値電
圧の関係を示すグラフである。
圧の関係を示すグラフである。
【図３】ポリシリコンゲート電極の不純物濃度プロファ
イルを示すグラフである。
イルを示すグラフである。
【図４】従来のＭＯＳＦＥＴを示す構成図である。
【図５】本発明のＭＯＳＦＥＴの他の実施例を示す構成
図である。
図である。
１，１１ シリコン基板 ２，１２ ソース領域 ３，１３ ドレイン領域 ４，１４ ゲート領域 ５，１５ ゲート酸化膜 ６，１６ ｎ+ ポリシリコン薄膜（ｎ+ 層） ７ 絶縁膜 ８，８ａ，８ｂ，１８ ｐ+ ポリシリコン膜（ｐ+ 層） ９ フィールド酸化膜
Claims (2)
- 【請求項１】ゲート酸化膜側に形成されている第１の導
電型を有するポリシリコン薄膜と、このポリシリコン薄
膜上に形成されている前記ゲート酸化膜よりも薄い絶縁
膜と、この絶縁膜上に形成されている前記第１の導電型
と異なる第２の導電型を有するポリシリコン膜とよりな
るゲート電極を備えたことを特徴とするＭＯＳＦＥＴ。 - 【請求項２】基板にソース領域とドレイン領域を形成す
る工程と、 この基板上にゲート酸化膜を形成する工程と、 このゲート酸化膜上に第１の導電型を有するポリシリコ
ン薄膜を形成する工程と、 前記ゲート酸化膜よりも薄い絶縁膜をこのポリシリコン
薄膜上に形成する工程と、 この絶縁膜上に前記第１の導電型と異なる第２の導電型
を有するポリシリコン膜を形成する工程と、 前記ポリシリコン薄膜、前記絶縁膜及び前記ポリシリコ
ン膜をエッチングしてゲート電極を形成する工程とより
なることを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6353993A JP2768202B2 (ja) | 1993-02-26 | 1993-02-26 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6353993A JP2768202B2 (ja) | 1993-02-26 | 1993-02-26 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252391A JPH06252391A (ja) | 1994-09-09 |
| JP2768202B2 true JP2768202B2 (ja) | 1998-06-25 |
Family
ID=13232130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6353993A Expired - Lifetime JP2768202B2 (ja) | 1993-02-26 | 1993-02-26 | Ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768202B2 (ja) |
-
1993
- 1993-02-26 JP JP6353993A patent/JP2768202B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252391A (ja) | 1994-09-09 |
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