JPH04283966A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH04283966A JPH04283966A JP7249491A JP7249491A JPH04283966A JP H04283966 A JPH04283966 A JP H04283966A JP 7249491 A JP7249491 A JP 7249491A JP 7249491 A JP7249491 A JP 7249491A JP H04283966 A JPH04283966 A JP H04283966A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 14
- -1 germanium ions Chemical class 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 23
- 239000000758 substrate Substances 0.000 abstract description 16
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 229910021480 group 4 element Inorganic materials 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ボロンイオンが注入さ
れた半導体膜をゲート電極として有するＭＯＳ型半導体
装置の製造方法に関するものである。
れた半導体膜をゲート電極として有するＭＯＳ型半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】図４は、ＭＯＳトランジスタの製造方法
の一従来例を示している。この一従来例では、図４（ａ
）に示す様に、半導体基板１１の表面に熱酸化法によっ
てゲート酸化膜１２をまず形成し、このゲート酸化膜１
２上にＣＶＤ法によって多結晶Ｓｉ膜１３を堆積させる
。
の一従来例を示している。この一従来例では、図４（ａ
）に示す様に、半導体基板１１の表面に熱酸化法によっ
てゲート酸化膜１２をまず形成し、このゲート酸化膜１
２上にＣＶＤ法によって多結晶Ｓｉ膜１３を堆積させる
。
【０００３】次に、図４（ｂ）に示す様に、リソグラフ
ィによる微細加工技術によって、多結晶Ｓｉ膜１３とゲ
ート酸化膜１２とをゲート電極のパターンに加工する。
ィによる微細加工技術によって、多結晶Ｓｉ膜１３とゲ
ート酸化膜１２とをゲート電極のパターンに加工する。
【０００４】次に、図４（ｃ）に示す様に、半導体の導
電性を高めるための不純物、例えばＢ＋ イオン１５を
注入する。このＢ＋ イオン１５は、多結晶Ｓｉ膜１３
中に注入されると共に、多結晶Ｓｉ膜１３がマスクにな
ってこの多結晶Ｓｉ膜１３の両側の半導体基板１１中に
も注入される。そして、半導体基板１１中に注入された
Ｂ＋ イオン１５によって、ソース・ドレイン領域（図
示せず）が形成される。
電性を高めるための不純物、例えばＢ＋ イオン１５を
注入する。このＢ＋ イオン１５は、多結晶Ｓｉ膜１３
中に注入されると共に、多結晶Ｓｉ膜１３がマスクにな
ってこの多結晶Ｓｉ膜１３の両側の半導体基板１１中に
も注入される。そして、半導体基板１１中に注入された
Ｂ＋ イオン１５によって、ソース・ドレイン領域（図
示せず）が形成される。
【０００５】
【発明が解決しようとする課題】ところで、Ｓｉに対す
る代表的なアクセプタであるボロンは、代表的なドナー
であるリンやヒ素よりも更に拡散係数が大きく、しかも
リンやヒ素がＳｉＯ２ 中よりもＳｉ中に偏析し易いの
に対して、ボロンはＳｉ中よりもＳｉＯ２ 中に偏析し
易い。
る代表的なアクセプタであるボロンは、代表的なドナー
であるリンやヒ素よりも更に拡散係数が大きく、しかも
リンやヒ素がＳｉＯ２ 中よりもＳｉ中に偏析し易いの
に対して、ボロンはＳｉ中よりもＳｉＯ２ 中に偏析し
易い。
【０００６】このため、特に半導体基板１１がＳｉ基板
でありゲート酸化膜１２がＳｉＯ２ 膜である場合は、
多結晶Ｓｉ膜１３中へ注入されたＢ＋ イオン１５が、
以降の熱処理工程によって、ゲート酸化膜１２を突き抜
けて半導体基板１１中へ拡散する。ところが、半導体基
板１１のうちで多結晶Ｓｉ膜１３及びゲート酸化膜１２
下の領域は、ＭＯＳトランジスタのチャネル領域になっ
ている。
でありゲート酸化膜１２がＳｉＯ２ 膜である場合は、
多結晶Ｓｉ膜１３中へ注入されたＢ＋ イオン１５が、
以降の熱処理工程によって、ゲート酸化膜１２を突き抜
けて半導体基板１１中へ拡散する。ところが、半導体基
板１１のうちで多結晶Ｓｉ膜１３及びゲート酸化膜１２
下の領域は、ＭＯＳトランジスタのチャネル領域になっ
ている。
【０００７】このため、チャネル領域のドナーが補償さ
れ、チャネル領域のドナー濃度が低下する。この結果、
ＭＯＳトランジスタの閾値電圧ＶＴｈ等が変動して、ト
ランジスタ特性に不均一が生じる。従って、上述の一従
来例では、信頼性の高いＰＭＯＳトランジスタを製造す
ることができない。
れ、チャネル領域のドナー濃度が低下する。この結果、
ＭＯＳトランジスタの閾値電圧ＶＴｈ等が変動して、ト
ランジスタ特性に不均一が生じる。従って、上述の一従
来例では、信頼性の高いＰＭＯＳトランジスタを製造す
ることができない。
【０００８】そこで、本発明の目的は、ゲート電極とす
べき半導体膜に注入されるボロンイオンがゲート酸化膜
を突き抜けて半導体基板中へ拡散するのを抑制し、特性
が均一で信頼性が高いＭＯＳ型半導体装置を製造するこ
とができるＭＯＳ型半導体装置の製造方法を提供するこ
とにある。
べき半導体膜に注入されるボロンイオンがゲート酸化膜
を突き抜けて半導体基板中へ拡散するのを抑制し、特性
が均一で信頼性が高いＭＯＳ型半導体装置を製造するこ
とができるＭＯＳ型半導体装置の製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明によるＭＯＳ型半
導体装置の製造方法は、ゲート電極とすべき半導体膜３
にゲルマニウムイオン４を注入する工程と、前記半導体
膜３にボロンイオン５を注入する工程と、前記半導体膜
３をゲート電極のパターンに加工する工程とを夫々具備
している。
導体装置の製造方法は、ゲート電極とすべき半導体膜３
にゲルマニウムイオン４を注入する工程と、前記半導体
膜３にボロンイオン５を注入する工程と、前記半導体膜
３をゲート電極のパターンに加工する工程とを夫々具備
している。
【００１０】
【作用】本発明によるＭＯＳ型半導体装置の製造方法で
は、ゲート電極とすべき半導体膜３に注入されたゲルマ
ニウムイオン４が、導電性を高めるため半導体膜３に注
入されたボロンイオン５の拡散を抑制する。このため、
このボロンイオン５がゲート酸化膜２を突き抜けて半導
体基板１中へ拡散するのを抑制することができる。
は、ゲート電極とすべき半導体膜３に注入されたゲルマ
ニウムイオン４が、導電性を高めるため半導体膜３に注
入されたボロンイオン５の拡散を抑制する。このため、
このボロンイオン５がゲート酸化膜２を突き抜けて半導
体基板１中へ拡散するのを抑制することができる。
【００１１】
【実施例】以下、本発明の第１〜第３実施例を、図１〜
図３を参照しながら説明する。
図３を参照しながら説明する。
【００１２】図１が、第１実施例を示している。この第
１実施例では、図１（ａ）に示す様に、半導体基板１の
表面に熱酸化法によって厚さ２００Å程度のゲート酸化
膜２をまず形成し、このゲート酸化膜２上にＣＶＤ法に
よって厚さ１５００Å程度の多結晶Ｓｉ膜３を堆積させ
る。
１実施例では、図１（ａ）に示す様に、半導体基板１の
表面に熱酸化法によって厚さ２００Å程度のゲート酸化
膜２をまず形成し、このゲート酸化膜２上にＣＶＤ法に
よって厚さ１５００Å程度の多結晶Ｓｉ膜３を堆積させ
る。
【００１３】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜３の全面にＧｅ＋ イオン４を１×１０１４〜１×１
０１５ｃｍ−２程度のドーズ量に注入する。
膜３の全面にＧｅ＋ イオン４を１×１０１４〜１×１
０１５ｃｍ−２程度のドーズ量に注入する。
【００１４】次に、図１（ｃ）に示す様に、リソグラフ
ィによる微細加工技術によって、多結晶Ｓｉ膜３とゲー
ト酸化膜２とをゲート電極のパターンに加工する。
ィによる微細加工技術によって、多結晶Ｓｉ膜３とゲー
ト酸化膜２とをゲート電極のパターンに加工する。
【００１５】次に、図１（ｄ）に示す様に、多結晶Ｓｉ
膜３と半導体基板１とにＢ＋ イオン５を注入する。こ
れによって、Ｐ型の多結晶Ｓｉ膜３から成るゲート電極
が形成されると共に、Ｐ型のソース・ドレイン領域（図
示せず）が多結晶Ｓｉ膜３の両側の半導体基板１中に形
成される。
膜３と半導体基板１とにＢ＋ イオン５を注入する。こ
れによって、Ｐ型の多結晶Ｓｉ膜３から成るゲート電極
が形成されると共に、Ｐ型のソース・ドレイン領域（図
示せず）が多結晶Ｓｉ膜３の両側の半導体基板１中に形
成される。
【００１６】以上の様な第１実施例では、多結晶Ｓｉ膜
３に注入されたＧｅ＋ イオン４が、その後に注入され
たＢ＋ イオン５の拡散を抑制する。このため、Ｂ＋
イオン５がゲート酸化膜２を突き抜けて半導体基板１の
チャネル領域中へ拡散するのを抑制することができる。 しかも、ＧｅはＩＶ族元素であるので、多結晶Ｓｉ膜３
のアクセプタ濃度が低下することはない。従って、閾値
電圧ＶＴｈ等の特性が均一で信頼性が高いＰＭＯＳトラ
ンジスタを製造することができる。
３に注入されたＧｅ＋ イオン４が、その後に注入され
たＢ＋ イオン５の拡散を抑制する。このため、Ｂ＋
イオン５がゲート酸化膜２を突き抜けて半導体基板１の
チャネル領域中へ拡散するのを抑制することができる。 しかも、ＧｅはＩＶ族元素であるので、多結晶Ｓｉ膜３
のアクセプタ濃度が低下することはない。従って、閾値
電圧ＶＴｈ等の特性が均一で信頼性が高いＰＭＯＳトラ
ンジスタを製造することができる。
【００１７】図２は、第２実施例を示している。この第
２実施例は、図２（ｂ）に示す様に多結晶Ｓｉ膜３の全
面にＧｅ＋ イオン４を注入した後、図２（ｃ）に示す
様に引き続いてＢ＋ イオン５を注入し、図２（ｄ）に
示す様にその後に多結晶Ｓｉ膜３とゲート酸化膜２とを
パターニングすることを除いて、上述の第１実施例と実
質的に同様の工程を実行する。この様な第２実施例でも
、第１実施例と同様の効果を奏することができる。
２実施例は、図２（ｂ）に示す様に多結晶Ｓｉ膜３の全
面にＧｅ＋ イオン４を注入した後、図２（ｃ）に示す
様に引き続いてＢ＋ イオン５を注入し、図２（ｄ）に
示す様にその後に多結晶Ｓｉ膜３とゲート酸化膜２とを
パターニングすることを除いて、上述の第１実施例と実
質的に同様の工程を実行する。この様な第２実施例でも
、第１実施例と同様の効果を奏することができる。
【００１８】図３は、第３実施例を示している。この第
３実施例は、図３（ｂ）に示す様に多結晶Ｓｉ膜３とゲ
ート酸化膜２とをパターニングしてから、図３（ｃ）に
示す様に多結晶Ｓｉ膜３のみかまたはソース・ドレイン
領域も含めてＧｅ＋ イオン４を注入し、更に図３（ｄ
）に示す様にＢ＋ イオン５を注入することを除いて、
上述の第１実施例と実質的に同様の工程を実行する。こ
の様な第３実施例でも、第１実施例と同様の効果を奏す
ることができる。
３実施例は、図３（ｂ）に示す様に多結晶Ｓｉ膜３とゲ
ート酸化膜２とをパターニングしてから、図３（ｃ）に
示す様に多結晶Ｓｉ膜３のみかまたはソース・ドレイン
領域も含めてＧｅ＋ イオン４を注入し、更に図３（ｄ
）に示す様にＢ＋ イオン５を注入することを除いて、
上述の第１実施例と実質的に同様の工程を実行する。こ
の様な第３実施例でも、第１実施例と同様の効果を奏す
ることができる。
【００１９】
【発明の効果】本発明によるＭＯＳ型半導体装置の製造
方法では、ゲート電極とすべき半導体膜に注入したボロ
ンイオンがゲート酸化膜を突き抜けて半導体基板中へ拡
散するのをゲルマニウムイオンにより抑制することがで
きるので、特性が均一で信頼性が高いＭＯＳ型半導体装
置を製造することができる。
方法では、ゲート電極とすべき半導体膜に注入したボロ
ンイオンがゲート酸化膜を突き抜けて半導体基板中へ拡
散するのをゲルマニウムイオンにより抑制することがで
きるので、特性が均一で信頼性が高いＭＯＳ型半導体装
置を製造することができる。
【図１】本発明の第１実施例を順次に示す側断面図であ
る。
る。
【図２】本発明の第２実施例を順次に示す側断面図であ
る。
る。
【図３】本発明の第３実施例を順次に示す側断面図であ
る。
る。
【図４】本発明の一従来例を順次に示す側断面図である
。
。
１ 半導体基板
２ ゲート酸化膜
３ 多結晶Ｓｉ膜
４ Ｇｅ＋ イオン
５ Ｂ＋ イオン
Claims (1)
- 【請求項１】 ゲート電極とすべき半導体膜にゲルマ
ニウムイオンを注入する工程と、前記半導体膜にボロン
イオンを注入する工程と、前記半導体膜をゲート電極の
パターンに加工する工程とを夫々具備することを特徴と
するＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249491A JPH04283966A (ja) | 1991-03-12 | 1991-03-12 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249491A JPH04283966A (ja) | 1991-03-12 | 1991-03-12 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283966A true JPH04283966A (ja) | 1992-10-08 |
Family
ID=13490936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249491A Withdrawn JPH04283966A (ja) | 1991-03-12 | 1991-03-12 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217312A (ja) * | 2000-12-12 | 2002-08-02 | Samsung Electronics Co Ltd | Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 |
| WO2004097942A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法 |
-
1991
- 1991-03-12 JP JP7249491A patent/JPH04283966A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217312A (ja) * | 2000-12-12 | 2002-08-02 | Samsung Electronics Co Ltd | Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 |
| JP4633310B2 (ja) * | 2000-12-12 | 2011-02-16 | 三星電子株式会社 | Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 |
| WO2004097942A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法 |
| US7135393B2 (en) | 2003-04-30 | 2006-11-14 | Fujitsu Limited | Semiconductor device manufacture method capable of supressing gate impurity penetration into channel |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |