JPH03104235A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPH03104235A JPH03104235A JP24076889A JP24076889A JPH03104235A JP H03104235 A JPH03104235 A JP H03104235A JP 24076889 A JP24076889 A JP 24076889A JP 24076889 A JP24076889 A JP 24076889A JP H03104235 A JPH03104235 A JP H03104235A
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- gate electrode
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 12
- 239000010937 tungsten Substances 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 6
- 239000001257 hydrogen Substances 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000007789 gas Substances 0.000 claims abstract description 4
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 239000011574 phosphorus Substances 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 229910052785 arsenic Inorganic materials 0.000 abstract description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 150000003657 tungsten Chemical class 0.000 abstract description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract description 2
- 239000012495 reaction gas Substances 0.000 abstract description 2
- 229910000077 silane Inorganic materials 0.000 abstract description 2
- -1 hydrogen compound Chemical class 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に、半導体
基板の選択的領域にイオン注入法で不純物を導入する方
法を含む半導体装置の製造方法に関するものである． （従来の技術） たとえば、ＭＯＳ構造電界効果型トランジスタ（以下，
ＭＯＳトランジスタと略す）を含む半導体素子では，寸
法微細化が進み、その最小寸法が１μあるいはそれ以下
のサブミクロンのオーダーになると，ドレイン領域近傍
の高電界領域で発生したホットキャリャが半導体装置の
不安定性を助長する要因となり、しばしばＭＯＳトラン
ジスタの閾値電圧の変動、相互コンダクタンスの低下な
どの不都合が生じる．このようなホットキャリャの影響
を軽減するために、ＬＤＤ構造と呼ばれる、ゲート電極
近傍のドレイン端にみられる電界集中を緩和させる工夫
がなされている。
基板の選択的領域にイオン注入法で不純物を導入する方
法を含む半導体装置の製造方法に関するものである． （従来の技術） たとえば、ＭＯＳ構造電界効果型トランジスタ（以下，
ＭＯＳトランジスタと略す）を含む半導体素子では，寸
法微細化が進み、その最小寸法が１μあるいはそれ以下
のサブミクロンのオーダーになると，ドレイン領域近傍
の高電界領域で発生したホットキャリャが半導体装置の
不安定性を助長する要因となり、しばしばＭＯＳトラン
ジスタの閾値電圧の変動、相互コンダクタンスの低下な
どの不都合が生じる．このようなホットキャリャの影響
を軽減するために、ＬＤＤ構造と呼ばれる、ゲート電極
近傍のドレイン端にみられる電界集中を緩和させる工夫
がなされている。
第５図〜第７図は、従来のＬＤＤ構造を有するＭＯＳト
ランジスタの製造工程を概略的に示したものである。す
なわち、第５図の段階で、Ｐ型のシリコン基板１の表面
に二酸化ケイ素膜からなるゲート絶縁膜２を形或し、さ
らにこの上に多結晶シリコン膜からなるゲート電極配線
パターン３を所定の形状に形成した後，このゲート電極
配線パターンをマスクとして、周知のイオン注入法によ
りシリコン基板１の所定表面領域に第１の不純物注入層
４を形成する．ついで、第６図の段階で、化学蒸着法に
より二酸化ケイ素膜を約３００ｎｍ厚に形成し、ドライ
エッチング法による異方性エッチング処理を施して、ゲ
ート電極配線パターン３の側面にのみ二酸化ケイ素膜５
を残存させ、さらに、周知のイオン注入法で，シリコン
基板１の所定表面領域に第２の不純物注入層６を形成す
る，ついで、第７図の段階で、９００℃〜１０００℃で
熱処理を行ない、前記第１及び第２の不純物注入層４及
び６を拡散させて拡散層７を形成する．これにより、拡
散層７の端部７ａで不純物濃度に傾斜を持たせることが
できる． （発明が解決しようとする課題） しかしながら，前記従来の製造方法では、ゲート電極配
線パターン３の側面にのみ残存させるための二酸化ケイ
素膜５を異方性よくドライエッチングする技術が複雑で
あり，また、ゲート電極配線パターン３の断面形状の違
いにより，側面に残存させる量および形状にバラツキが
生じやすく、良好なトランジスタ特性が得られないとい
う欠点があった．またゲート電極配線パターン３の材料
とした多結晶シリコン膜の抵抗値をさらに下げるために
は、新たに別の処理工程が必要である。
ランジスタの製造工程を概略的に示したものである。す
なわち、第５図の段階で、Ｐ型のシリコン基板１の表面
に二酸化ケイ素膜からなるゲート絶縁膜２を形或し、さ
らにこの上に多結晶シリコン膜からなるゲート電極配線
パターン３を所定の形状に形成した後，このゲート電極
配線パターンをマスクとして、周知のイオン注入法によ
りシリコン基板１の所定表面領域に第１の不純物注入層
４を形成する．ついで、第６図の段階で、化学蒸着法に
より二酸化ケイ素膜を約３００ｎｍ厚に形成し、ドライ
エッチング法による異方性エッチング処理を施して、ゲ
ート電極配線パターン３の側面にのみ二酸化ケイ素膜５
を残存させ、さらに、周知のイオン注入法で，シリコン
基板１の所定表面領域に第２の不純物注入層６を形成す
る，ついで、第７図の段階で、９００℃〜１０００℃で
熱処理を行ない、前記第１及び第２の不純物注入層４及
び６を拡散させて拡散層７を形成する．これにより、拡
散層７の端部７ａで不純物濃度に傾斜を持たせることが
できる． （発明が解決しようとする課題） しかしながら，前記従来の製造方法では、ゲート電極配
線パターン３の側面にのみ残存させるための二酸化ケイ
素膜５を異方性よくドライエッチングする技術が複雑で
あり，また、ゲート電極配線パターン３の断面形状の違
いにより，側面に残存させる量および形状にバラツキが
生じやすく、良好なトランジスタ特性が得られないとい
う欠点があった．またゲート電極配線パターン３の材料
とした多結晶シリコン膜の抵抗値をさらに下げるために
は、新たに別の処理工程が必要である。
（課題を解決するための手段）
そこで、本発明は、半導体基板の選択的領域に，ゲート
電極配線パターンをマスクとしてイオン注入し、第１の
不純物層を形威した後，そのゲート電極配線パターンの
表面のみに選択的にタングステン膜を形威し、このタン
グステン膜をマスクとしてイオン注入し、第２の不純物
層を形或するようにしたものである． （作 用） 本発明によれば、１μあるいはそれ以下の微細なＭＩＳ
型トランジスタのゲート電極近傍のドレイン端にみられ
る電界集中を緩和させることができるとともに、タング
ステン膜と多結晶シリコン膜との二層構造により、ゲー
ト電極配線の抵抗値が約１／１０に低下する。
電極配線パターンをマスクとしてイオン注入し、第１の
不純物層を形威した後，そのゲート電極配線パターンの
表面のみに選択的にタングステン膜を形威し、このタン
グステン膜をマスクとしてイオン注入し、第２の不純物
層を形或するようにしたものである． （作 用） 本発明によれば、１μあるいはそれ以下の微細なＭＩＳ
型トランジスタのゲート電極近傍のドレイン端にみられ
る電界集中を緩和させることができるとともに、タング
ステン膜と多結晶シリコン膜との二層構造により、ゲー
ト電極配線の抵抗値が約１／１０に低下する。
（実施例）
以下，本発明の一実施例を、第１図〜第４図を参照して
詳しく説明する． 第１図は、ＭＯＳ型トランジスタを形或する場合に通常
用いられる形態を示し，Ｐ型シリコン基板１の表面に二
酸化ケイ素膜からなるゲート絶縁膜２及び多結晶シリコ
ン膜からなるゲート電極配線パターン１３を形成した後
、不純物として燐をシリコン基板１の所定領域に１Ｘ１
Ｑ”ケ／ｄ程度，周知のイオン注入法で注入し、第１の
不純物層１４を形或する．ついで、第２図の段階で，六
弗化タングステン（ｗ ｐ ｇ ）と水素もしくは水素
を含む化合物ガス例えばシラン（ＳｉＨ，）を主反応ガ
スとして減圧中で反応させ，ゲート電極配線パターンの
表面，側面の露出面にのみ選択的にタングステン（Ｗ）
膜１５を形或する．なお、ｌ９は燐拡散層である．次に
、第３図に示したように、シリコン基板１の所定領域に
第２の不純物としてヒ素を４Ｘ１０”ケ／一程度、周知
のイオン注入法で注入し、第２の不純物層１７を形成す
る．その後、所定の熱処理，たとえば９００℃で３０分
間の熱処理を施すことにより，第４図に示す燐及びヒ素
のｎ型拡散層１８を形成する． （発明の効果） 以上、説明したように、本発明によれば、タングステン
膜が形或された後の方がゲート電極の寸法（ＭＩＳ型ト
ランジスタのゲート長Ｌ）が大となり、セルファライン
で形成される拡散領域が境界端部８ａにおいて曲率半径
大で、かつ不純物濃度に勾配をもち、同端部での電界集
中が抑制される構造を容易に形或することができる。さ
らに、タングステン膜と多結晶シリコン膜との二層構造
により、新たに別の処理を施す必要がなく、本発明の処
理工程内で同時にゲート電極配線部の抵抗値を約１７１
０に低下させることができるため、半導体素子の高速化
・微細化に顕著な効果があり、実用性大である
詳しく説明する． 第１図は、ＭＯＳ型トランジスタを形或する場合に通常
用いられる形態を示し，Ｐ型シリコン基板１の表面に二
酸化ケイ素膜からなるゲート絶縁膜２及び多結晶シリコ
ン膜からなるゲート電極配線パターン１３を形成した後
、不純物として燐をシリコン基板１の所定領域に１Ｘ１
Ｑ”ケ／ｄ程度，周知のイオン注入法で注入し、第１の
不純物層１４を形或する．ついで、第２図の段階で，六
弗化タングステン（ｗ ｐ ｇ ）と水素もしくは水素
を含む化合物ガス例えばシラン（ＳｉＨ，）を主反応ガ
スとして減圧中で反応させ，ゲート電極配線パターンの
表面，側面の露出面にのみ選択的にタングステン（Ｗ）
膜１５を形或する．なお、ｌ９は燐拡散層である．次に
、第３図に示したように、シリコン基板１の所定領域に
第２の不純物としてヒ素を４Ｘ１０”ケ／一程度、周知
のイオン注入法で注入し、第２の不純物層１７を形成す
る．その後、所定の熱処理，たとえば９００℃で３０分
間の熱処理を施すことにより，第４図に示す燐及びヒ素
のｎ型拡散層１８を形成する． （発明の効果） 以上、説明したように、本発明によれば、タングステン
膜が形或された後の方がゲート電極の寸法（ＭＩＳ型ト
ランジスタのゲート長Ｌ）が大となり、セルファライン
で形成される拡散領域が境界端部８ａにおいて曲率半径
大で、かつ不純物濃度に勾配をもち、同端部での電界集
中が抑制される構造を容易に形或することができる。さ
らに、タングステン膜と多結晶シリコン膜との二層構造
により、新たに別の処理を施す必要がなく、本発明の処
理工程内で同時にゲート電極配線部の抵抗値を約１７１
０に低下させることができるため、半導体素子の高速化
・微細化に顕著な効果があり、実用性大である
第１図〜第４図は、本発明の一実施例における製造工程
順断面図、第５図〜第７図は、従来例における製造工程
順断面図である。 ■ ・・・Ｐ型シリコン基板、 ２・・・ゲート絶縁膜
、ｌ３・・・多結晶シリコン膜からなるゲート電極配線
パターン、１４・・・第１の不純物層、１５・・・タン
グステン膜、ｌ７・・・第２の不純物層，１８・・・燐
及びヒ素のｎ型拡散層。
順断面図、第５図〜第７図は、従来例における製造工程
順断面図である。 ■ ・・・Ｐ型シリコン基板、 ２・・・ゲート絶縁膜
、ｌ３・・・多結晶シリコン膜からなるゲート電極配線
パターン、１４・・・第１の不純物層、１５・・・タン
グステン膜、ｌ７・・・第２の不純物層，１８・・・燐
及びヒ素のｎ型拡散層。
Claims (1)
- 半導体基板の一主面にゲート絶縁膜を形成する工程と、
そのゲート絶縁膜上に多結晶シリコン膜からなるゲート
電極配線パターンを形成する工程と、そのゲート電極配
線パターンをマスクとして第１の不純物をイオン注入す
る工程と、前記ゲート電極配線パターンの表面及び側面
の露出面に、六弗化タングステンと水素もしくは水素を
含む化合物ガスを主反応ガスとする化学蒸着法で、タン
グステン膜を選択的に形成する工程と、そのタングステ
ン膜をマスクとして第２の不純物をイオン注入する工程
と、注入した前記第１、第２の不純物を拡散する工程と
を有することを特徴とするＭＩＳ型トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24076889A JPH03104235A (ja) | 1989-09-19 | 1989-09-19 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24076889A JPH03104235A (ja) | 1989-09-19 | 1989-09-19 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104235A true JPH03104235A (ja) | 1991-05-01 |
Family
ID=17064425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24076889A Pending JPH03104235A (ja) | 1989-09-19 | 1989-09-19 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599741A (en) * | 1990-05-31 | 1997-02-04 | Cannon Kabushiki Kaisha | Method for making semiconductor device with metal deposited on electron donating surface of gate electrode |
-
1989
- 1989-09-19 JP JP24076889A patent/JPH03104235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5599741A (en) * | 1990-05-31 | 1997-02-04 | Cannon Kabushiki Kaisha | Method for making semiconductor device with metal deposited on electron donating surface of gate electrode |
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