JPS6358872A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高密度集積回路に用いられる微細構造のＭ　
ＯＳ型半導体装置およびその製造方法に関する。

（従来の技術） 集積回路の微細加工技術の進歩により、ゲート長１μｍ
或いはそれ以下のＭＯＳトランジスタか作られるように
なって来た。この様な微細構造のＭＯＳトランジスタで
は、実効チャネル長かゲート長よりも短くなることか大
きい問題となる。

即ちゲート電極に自己整合的にソース、ドレイン領域を
形成する場合、イオン注入で導入した不純物を活性化す
るための熱処理が不可欠であるが、この熱処理の結果不
純物が横方向にも拡散するためである。特に、Ｓｉ基板
を用い、ソース、ドレイン領域の不純物としてホウ素を
用いるｐチャネル？、１０　Ｓ　Ｉ−ランジスタの場合
、ホウ素が拡散しやすいために大きい問題となる。具体
的には短チヤネル効果により特性が不安定になり、また
ソース。

ドレイン間でパンチスルーを生じ易く、耐圧が低くなる
。

この様な問題を解決するＭＯＳトランジスタ構造として
、従来第３図に示すものが知られている。

二〇〜１０Ｓトランジスタは次のようにして作られる。

先ず、ｎ型Ｓｉ基板２１に素子分離絶縁膜２２を形成し
た後、素子形成領域にゲート絶縁膜２３を介してゲート
電極２４を形成する。この後ゲート電極２４の側壁に選
択的に絶縁膜２５を形成する。これは、全面にＣＶＤ絶
縁膜を堆積した後、異方性ドライエツチングを行うこと
により可能である。そしてゲート電極２４とその側壁絶
縁膜２５をマスクとして不純物をイオン注入してソース
、ドレインの不純物層２６１，２６２を形成する。この
後ＣＶＤ絶縁膜２７で全面を覆い、これにコンタクト孔
を開けてソース、ドレイン電極２８ｔ、２８２を形成す
る。

この構造では、ソース、ドレインの不純物層２６＋　、
２６２は、イオン注入時はゲート電極２４の端部から絶
縁膜２５の厚み分だけ離れて形成され、その後の熱処理
での拡散により、図示のようにほぼゲート電極端部と不
純物層２６１゜２６２の端部が一致する状態になる。こ
のように熱処理時の拡散を考慮して、予めゲート電極端
部より所定距離離れた位置に不純物をイオン注入するこ
とにより、ゲート長が短い構造で実効チャネル長が短く
なり過ぎるのを防止することができる。

しかしこの構造では、ゲート電極側壁に残す絶縁膜の膜
厚にバラツキがあった場合、ソース、ドレイン領域端部
がゲート電極端部の外側にある、所謂オフセット・ゲー
ト構造になる虞れがある。

また、オフセットにならなかったとしても、ソース側と
ドレイン側で非対称になる可能性がある。

これは例えば、ダイナミックＲＡＭのメモリセル部分の
ＭＯＳトランジスタのようにソース、ドレインが入れ替
るような用い方をする場合、不都合を生じる。またゲー
ト電極下のソース、ドレイン不純物層の濃度が低くなる
ため、寄生抵抗が大きくなり電流量を制限することにな
る。

第４図は、これも短チヤネル効果を防止できるものとし
て、所謂Ｌ　Ｄ　Ｄ　＋Ａ造として知られているＭＯＳ
トランジスタである。第３図と対応する部分には第３図
と同一符号を付しである。この構造は、ソース、ドレイ
ン領域を、低濃度不純物層２９１．２と高濃度不純物層
２６＋、２６２により構成している点で第３図のものと
異なる。低濃度不純物層２９１，２９２はゲート電極２
４をマスクとしてイオン注入を行うことにより形成され
、高１農度不純物層２６＋　、２６２はゲート電極２４
と側壁絶縁膜２５をマスクとしてイオン注入を行うこと
により形成される。

このＭＯ８Ｉ−ランジスタは第３図のものと比較すると
、低濃度不純物層２９＋　、２９２があるためにオフセ
ット・ゲート構造にはなり難いが、反面この低濃度不純
物層２９１，２９２がチャネル領域内に入り込むために
実効チャネル長が短くなる。また、ソース、ドレイン領
域のチャネル側に低濃度層即ち高抵抗層があるために、
チャネルの電流量が制限される。

（発明が解決しようとする問題点） 以上のように従来のＭＯＳトランジスタの微細化技術で
は、加工上のバラツキによるオフセット・ゲート構造の
発生や特性の非対称性を防ぎ、しかも寄生抵抗を十分小
さくして、短チヤネル効果を防止することは難しい、と
いう問題があった。

本発明はこの様な間ｍを解決したＭＯ３型半導体装置お
よびその製造方法を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明にかかるＭ　ＯＳ型半導体装庫は、ソースおよび
ドレイン領域が、ゲート電極をマスクとして形成された
低濃度不純物イオン注入層と、ゲ−ト電極とその側壁に
設けられた絶縁膜をマスクとして形成された高濃度イオ
ン注入層とから構成される。従来のＬＤＤ構造と異なる
点は、不純物活性化後は高濃度不純物イオン注入層のチ
ャネル領域側端部が、低濃度不純物イオン注入層のそれ
と等しいか又はそれよりチャネル領域内に入り込んだ状
態となること、即ちソース、ドレイン領域の基板との接
合部は高濃度不純物イオン注入層により決まっているこ
とである。

本発明の方法は、半導体基板にゲート絶縁膜を介してゲ
ート電極を形成した後、ゲート電極をマスクとしてイオ
ン注入を行って低濃度不純物層を形成し、次いでゲート
電極側壁に選択的に絶縁膜を設け、ゲート電極とこの側
壁絶縁膜をマスクとしてイオン注入を行って高濃度不純
物層を形成し、熱処理をして不純物を活性化してソース
、ドレイン領域を形成する。このとき本発明では、イオ
ン注入条件、ゲート電極側壁に設ける絶縁膜の膜厚およ
び熱処理条件等を選ぶことにより、最終的に高濃度不純
物層端部が低濃度不純物層端部を追越して、ソース、ド
レイン領域の県民との接合部は高濃度不純物層により決
まるようにする。

（作用） 本発明においては、ソース、ドレイン領域の低濃度不純
物層は高濃度不純物層の濃度を補償するための役割と、
オフセット・ゲート＋ｉ４造の防止の役割をもつ。即ち
ソース、ドレイン領域は、基本的に高濃度不純物層で決
まり、従って実効チャネル長も高濃度不純物層で決まる
が、低不純物層がその濃度を補償するために、チャネル
の寄生抵抗が大きくなるのが防止される。また加工上の
バラツキがあって、高濃度不純物層のみではオフセット
・ゲートになるような場合でも、ゲート電極と自己整合
的に形成された低濃度不純物層があるために、オフセッ
ト・ゲートになることは防止される。またデート電極と
ソース、ドレイン領域の重なりが小さく保てることから
、寄生８二も小さく、高速動作にも適する。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のＭＯＳｌ−ランジスタを示す断面図
である。１１はｎ型Ｓｉ基板、１２は素子分離絶縁膜で
あり、素子領域にゲート絶縁膜１３を介してゲート電極
１４が形成されている。

１５＋、１５２はゲート電極１４をマスクとしてボロン
をイオン注入をして形成された低濃度不純物層であり、
１７＋、１７２はゲート電極１４の側壁にＣＶＤ絶縁膜
１６を選択的に形成した状態でゲート電極１４とこの絶
縁膜１６をマスクとしてボロンをイオン注入して形成さ
れた高濃度不純物層である。熱処理によって低濃度不純
物層１５１．１５２は高濃度不純物層１７１，１７２内
に取り込まれた形になり、基板との接合部や実効チャネ
ル長は高濃度不純物層により決まっている。１８はＣＶ
Ｄ絶縁膜であり、１９１，１９２はそれぞれソース、ド
レイン電極である。

第２図（ａ）〜（ｄ）はこのＭＯＳ）ランジスタの製造
工程を説明するための図である。これらの図を参照して
具体的な製造工程を次に説明する。

先ず、ｎ型Ｓｉ基板１１に素子分離絶縁膜１２を形成し
、素子形成領域にゲート絶縁膜１３として１５０人程オ
ー熱酸化膜を形成した後、４０００人程度０リンを含む
多結晶シリコン膜によりゲート電極１４を形成する。次
いてゲート電極１４をマスクとしてボロンをイオン注入
してソース、ドレイン領域に低濃度不純物層１５１，１
５２を形成する（ａ）。イオン注入条件は、加速電圧１
５ｋｅＶ、　　ドーズｆｆ１４　Ｘ　１０”　／Ｃｍ２
　とする。その後例えばシランガスを用いたＣ　’ｖ’
　Ｄ　法による絶縁膜（Ｓｉ０２膜）を全面に堆積し、
反応性イオンエツチングにより全面エツチングして、ゲ
ート電極１４の側壁に選択的に絶縁膜１６を残１；ｔさ
せる。このときゲート電極１４の側壁に残される絶縁膜
１６の厚みは１５００人程度オーる。そしてこの後、ゲ
ート電極１４と絶縁膜１６をマスクとしてフッ化ボロン
のイオン注入を行い、高濃度不純物層１７＋、１７２を
形成する（ｂ）。このときのイオン注入の条件は、加速
電圧３０ｋｅ〜′。

ドーズ量５Ｘ１０１５／ａ２とする。この後全面にＣＶ
Ｄ絶縁膜１８を堆積形成し、熱α理を行って注入して不
純物を活性化する（ｃ）。このとき、活性化の熱処理条
件は、９００　’Ｃ前後、２０分程度とする。これによ
り、低濃度不純物層１５１゜１５２のチャネル側端部を
高濃度不純物層１７１゜１７２のチャネル側端部が追越
して、図示のように高濃度不純物層１７１，１７２がチ
ャネル長を決めることになる。最後に絶縁膜１８にコン
タクト孔を開け、ＩＣ’膜によりソース、ドレイン電極
１９１．１９２を形成して、ＭＯＳトランジスタを完成
する（ｄ）。

この実施例によれば、ＬＤＤ構造の場合と基本的に同様
の工程でソース、ドレイン領域が形成されるが、ＬＤＤ
構造と異なり、低濃度不純物層が高濃度層の外側に残ら
ない。この状態は実施例で説明したように、イオン注入
条件、ゲート電極側壁に残す絶縁膜の厚み、および不純
物活性化の熱処理条件等により実現することができる。

即ちこの実施例では、ソース、ドレイン領域の基板との
接合部および実効チャネル長は高濃度不純物層により決
まる。従ってこの実施例では、ＬＤＤ構造のようにソー
ス、ドレインのチャネル側に高抵抗層が残らず、また低
不純物（４度層１５＋、１５２は高濃度不純物層１７１
，１７２の特にゲート電極子付近の濃度を補償する役割
を果たすため、ＬＤＤ構造のように直列抵抗が大きくな
ることはない。またゲート電極側壁の絶縁膜１６の膜厚
にバラツキがあったとしても、低濃度不純物層１５１．
１５２により、オフセット・ゲート構造になることは確
実に防止される。従ってこの実施例によれば、微細構造
として優れた特性をもつＭＯ３Ｉ−ランジスタを得るこ
とができる。

本発明は、上記した実施例に限られるものではない。例
えば実施例では、ソース、ドレイン領域の不純物として
ボロンを用いたｐチャネル〜ＩＯＳトランジスタの場合
を説明したが、本発明はｎチャネルＭＯＳトランジスタ
は勿論、ＣＭＯ６にも同様に適用することができる。

［発明の効果］ 以上述べたように本発明によれば、微細構造ＭＯＳトラ
ンジスタでの短チヤネル効果を防止し、しかも加工上の
バラツキによるオフセントや特性の非対称性の発生を防
止することができ、更に寄生抵抗、寄生容量を十分に小
さくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＯＳトランジスタを示す
図、第２図（ａ）〜（ｄ）はその製造工程を示す断面図
、第３図および第４図は従来のＭＯＳトランジスタを示
す図である。 １１・・・ｎ型Ｓｉ基板、１２・・・素子分離絶縁膜、
１３・・・ゲート絶縁膜、１４・・・ゲート電極、１５
１゜１５２・・・低濃度不純物層、１６・・・絶縁膜、
１７１゜１７２・・・高濃度不純物、層、１８・・・絶
縁膜、１９１゜１９２　・・ソース、ドレイン電極。 出願人代理人　弁理士　鈴江武彦 ｊ１１図 第３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）ソースおよびドレイン領域が、ゲート電極をマス
   クとして形成された低濃度不純物イオン注入層と、ゲー
   ト電極とその側壁に設けられた絶縁膜をマスクとして形
   成された高濃度不純物イオン注入層とから構成され、不
   純物活性化後の高濃度不純物イオン注入層のチャネル側
   端部が低濃度不純物イオン注入層のそれと等しいか又は
   それよりチャネル領域内に入り込んだ状態としたことを
   特徴とするＭＯＳ型半導体装置。
2. （２）半導体基板にゲート絶縁膜を介してゲート電極を
   形成する工程と、前記ゲート電極をマスクとして不純物
   をイオン注入して基板と逆導電型の低濃度不純物層を形
   成する工程と、前記ゲート電極の側壁に選択的に絶縁膜
   を形成し、この絶縁膜とゲート電極をマスクとして不純
   物をイオン注入して基板と逆導電型の高濃度不純物層を
   形成する工程と、熱処理を行って注入不純物を活性化し
   て前記高濃度不純物層のチャネル側端部が前記低濃度不
   純物層のそれと等しいか又はそれよりチャネル領域内に
   入り込んだ状態となるソースおよびドレイン領域を形成
   する工程とを備えたことを特徴とするＭＯＳ型半導体装
   置の製造方法。