JPH05144839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05144839A JPH05144839A JP30465291A JP30465291A JPH05144839A JP H05144839 A JPH05144839 A JP H05144839A JP 30465291 A JP30465291 A JP 30465291A JP 30465291 A JP30465291 A JP 30465291A JP H05144839 A JPH05144839 A JP H05144839A
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Abstract
(57)【要約】
【目的】 ＮＵＤＣ(ノン・ユニフォーミティ・ドープ
ト・チャネル)を有し特性に優れた電界効果トランジス
タを、回転イオン注入を行うことなく、安定して作製す
る。 【構成】 Ｐ型半導体基板１の表面１aに、基板１より
も不純物濃度が高いＰ型高濃度チャネル層２と、Ｎ型Ｌ
ＤＤ(ライトリ・ドープト・ドレイン)層３を形成し、こ
の上に、絶縁膜４を形成する。ゲートを形成すべき領域
に基板表面１aに至る断面矩形状の溝Ａを形成し、この
溝Ａの内壁にゲート酸化膜５を形成する。ポリシリコン
膜６を堆積し、エッチバックを行って埋め込み型のゲー
ト電極を形成する。溝Ａの両側のに残っている絶縁膜４
を除去してＬＤＤ層３を露出させ、ＬＤＤ層３の表面に
ソースドレイン領域を形成する。
ト・チャネル)を有し特性に優れた電界効果トランジス
タを、回転イオン注入を行うことなく、安定して作製す
る。 【構成】 Ｐ型半導体基板１の表面１aに、基板１より
も不純物濃度が高いＰ型高濃度チャネル層２と、Ｎ型Ｌ
ＤＤ(ライトリ・ドープト・ドレイン)層３を形成し、こ
の上に、絶縁膜４を形成する。ゲートを形成すべき領域
に基板表面１aに至る断面矩形状の溝Ａを形成し、この
溝Ａの内壁にゲート酸化膜５を形成する。ポリシリコン
膜６を堆積し、エッチバックを行って埋め込み型のゲー
ト電極を形成する。溝Ａの両側のに残っている絶縁膜４
を除去してＬＤＤ層３を露出させ、ＬＤＤ層３の表面に
ソースドレイン領域を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、より詳しくは、不純物が不均一にドープされ
たチャネル(ノン・ユニフォーミティ・ドープト・チャ
ネル。以下「ＮＵＤＣ」という。)を有する電界効果トラ
ンジスタを作製する方法に関する。
法に関し、より詳しくは、不純物が不均一にドープされ
たチャネル(ノン・ユニフォーミティ・ドープト・チャ
ネル。以下「ＮＵＤＣ」という。)を有する電界効果トラ
ンジスタを作製する方法に関する。
【０００２】
【従来の技術】従来、この種の電界効果トランジスタ
は、図３に示すような手順で作製されている。まず、同
図(a)に示すように、Ｐ型半導体基板１０１の表面にゲ
ート酸化膜１０２を形成し、続いて、ＣＶＤ法(化学気
相成長法)により、リンドープされたポリシリコン膜１
０３をデポジションする。次に、同図(b)に示すよう
に、上記ポリシリコン膜１０３,ゲート酸化膜１０２を
一部除去して、ゲート電極１１０を形成する。続いて、
基板１０１を回転させつつ入射角２０〜４０°で斜め方
向からボロン１０４をイオン注入して(回転イオン注
入)、基板１０１よりも不純物濃度が高い高濃度チャネ
ル層１１４を形成する。この高濃度チャネル層１１４の
端部１１４aはゲート電極１１０の下に入り込んだ状態
となる。すなわち、ゲート電極１１０の下のチャネル
は、高濃度チャネル層１１４の端部１１４aとＰ型半導
体基板１０１の表面１０１aとで構成される(ＮＵＤＣ構
造)。次に、同図(c)に示すように、入射角０°で垂直に
イオン注入して、上記高濃度チャネル層１１４内にライ
トリ・ドープト・ドレイン構造を構成するＮ-型不純物
層(ＬＤＤ層)１１５を形成する。次に、同図(d)に示す
ように、ゲート電極１１０の両側にサイドウォール１０
７,１０７を形成し、エッチバックを行った後、ひ素１
０６を入射角０°で垂直にイオン注入して、上記高濃度
チャネル層１１４内に上記ＬＤＤ層１１５よりも不純物
濃度が高いＮ型不純物層(ソースドレイン領域)１１６,
１１６を形成する。
は、図３に示すような手順で作製されている。まず、同
図(a)に示すように、Ｐ型半導体基板１０１の表面にゲ
ート酸化膜１０２を形成し、続いて、ＣＶＤ法(化学気
相成長法)により、リンドープされたポリシリコン膜１
０３をデポジションする。次に、同図(b)に示すよう
に、上記ポリシリコン膜１０３,ゲート酸化膜１０２を
一部除去して、ゲート電極１１０を形成する。続いて、
基板１０１を回転させつつ入射角２０〜４０°で斜め方
向からボロン１０４をイオン注入して(回転イオン注
入)、基板１０１よりも不純物濃度が高い高濃度チャネ
ル層１１４を形成する。この高濃度チャネル層１１４の
端部１１４aはゲート電極１１０の下に入り込んだ状態
となる。すなわち、ゲート電極１１０の下のチャネル
は、高濃度チャネル層１１４の端部１１４aとＰ型半導
体基板１０１の表面１０１aとで構成される(ＮＵＤＣ構
造)。次に、同図(c)に示すように、入射角０°で垂直に
イオン注入して、上記高濃度チャネル層１１４内にライ
トリ・ドープト・ドレイン構造を構成するＮ-型不純物
層(ＬＤＤ層)１１５を形成する。次に、同図(d)に示す
ように、ゲート電極１１０の両側にサイドウォール１０
７,１０７を形成し、エッチバックを行った後、ひ素１
０６を入射角０°で垂直にイオン注入して、上記高濃度
チャネル層１１４内に上記ＬＤＤ層１１５よりも不純物
濃度が高いＮ型不純物層(ソースドレイン領域)１１６,
１１６を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、ＮＵＤＣを形成するために、基板に
対して斜め方向から回転イオン注入を行っているため、
回転イオン注入専用の装置(回転イオン注入が行えるよ
うに改造した装置を含む。)を要するという問題があ
る。また、高濃度チャネル層１１４のゲート電極１１０
直下の部分１１４aの濃度が低下して、特性上のばらつ
きを生ずるという問題がある。また、ゲート長が短い場
合、両側の高濃度チャネル層１１４,１１４がつながっ
て、チャネルのうち低濃度の部分(基板表面)１０１aが
消滅してしまうという問題がある。ここで、この問題を
解決するために、高濃度チャネル層１１４の層厚(深さ)
を薄く(浅く)する場合、パンチスルー現象を抑えるため
に高濃度チャネル層１１４の不純物濃度を極端に高めな
ければならず、この結果、高濃度チャネル層１１４とソ
ースドレイン領域１１６との間の接合耐圧が著しく低下
する不具合が生ずる。
来の製造方法では、ＮＵＤＣを形成するために、基板に
対して斜め方向から回転イオン注入を行っているため、
回転イオン注入専用の装置(回転イオン注入が行えるよ
うに改造した装置を含む。)を要するという問題があ
る。また、高濃度チャネル層１１４のゲート電極１１０
直下の部分１１４aの濃度が低下して、特性上のばらつ
きを生ずるという問題がある。また、ゲート長が短い場
合、両側の高濃度チャネル層１１４,１１４がつながっ
て、チャネルのうち低濃度の部分(基板表面)１０１aが
消滅してしまうという問題がある。ここで、この問題を
解決するために、高濃度チャネル層１１４の層厚(深さ)
を薄く(浅く)する場合、パンチスルー現象を抑えるため
に高濃度チャネル層１１４の不純物濃度を極端に高めな
ければならず、この結果、高濃度チャネル層１１４とソ
ースドレイン領域１１６との間の接合耐圧が著しく低下
する不具合が生ずる。
【０００４】そこで、この発明の目的は、ＮＵＤＣを有
し特性に優れた電界効果トランジスタを、回転イオン注
入を行うことなく、安定して作製できる半導体装置の製
造方法を提供することにある。
し特性に優れた電界効果トランジスタを、回転イオン注
入を行うことなく、安定して作製できる半導体装置の製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、Ｐ型またはＮ
型の半導体基板の表面に、この半導体基板と同一の導電
型でこの基板よりも不純物濃度が高い高濃度チャネル層
を形成する工程と、上記高濃度チャネル層の表面に、こ
の層と異なる導電型のＬＤＤ層を形成する工程と、上記
ＬＤＤ層の表面に、絶縁膜を形成する工程と、上記絶縁
膜,ＬＤＤ層および高濃度チャネル層のうちゲートを形
成すべき領域に存する部分をエッチングして、上記ゲー
トを形成すべき領域に上記基板表面に至る断面矩形状の
溝を形成する工程と、上記溝の内壁にゲート酸化膜およ
びゲート電極を順に形成する工程と、上記溝の両側に残
っている上記絶縁膜を除去して上記ＬＤＤ層を露出させ
る工程と、露出した上記ＬＤＤ層の表面に、このＬＤＤ
層と同一の導電型でこのＬＤＤ層よりも不純物濃度が高
いソースドレイン領域を形成する工程を有することを特
徴としている。
め、この発明の半導体装置の製造方法は、Ｐ型またはＮ
型の半導体基板の表面に、この半導体基板と同一の導電
型でこの基板よりも不純物濃度が高い高濃度チャネル層
を形成する工程と、上記高濃度チャネル層の表面に、こ
の層と異なる導電型のＬＤＤ層を形成する工程と、上記
ＬＤＤ層の表面に、絶縁膜を形成する工程と、上記絶縁
膜,ＬＤＤ層および高濃度チャネル層のうちゲートを形
成すべき領域に存する部分をエッチングして、上記ゲー
トを形成すべき領域に上記基板表面に至る断面矩形状の
溝を形成する工程と、上記溝の内壁にゲート酸化膜およ
びゲート電極を順に形成する工程と、上記溝の両側に残
っている上記絶縁膜を除去して上記ＬＤＤ層を露出させ
る工程と、露出した上記ＬＤＤ層の表面に、このＬＤＤ
層と同一の導電型でこのＬＤＤ層よりも不純物濃度が高
いソースドレイン領域を形成する工程を有することを特
徴としている。
【０００６】
【作用】この発明によれば、半導体基板の表面に、この
半導体基板と同一の導電型の高濃度チャネル層と、上記
基板と異なる導電型で低濃度のＬＤＤ層が形成された
後、ゲートを形成すべき領域に上記基板表面に至る断面
矩形状の溝が形成され、この溝の内壁にゲート酸化膜お
よびゲート電極が順に形成される。これにより、上記高
濃度チャネル層と上記基板表面のうち上記溝に面する部
分がＮＵＤＣを構成する状態に仕上がる。この発明で
は、ゲート電極形成前に上記高濃度チャネル層およびＬ
ＤＤ層を形成しているので、基板表面全域に垂直にイオ
ン注入すれば良い。したがって、従来と異なり、回転イ
オン注入を行う必要がなく、回転イオン注入専用の装置
を使用しなくても済ませられる。また、基板表面全域に
上記高濃度チャネル層を形成した後に上記溝を形成して
いるので、上記高濃度チャネル層のうち上記溝の内壁に
面する部分の不純物濃度がばらつくことがない。しか
も、埋め込み型ゲート構造となるので、ゲート長が短い
場合であっても、チャネルが消滅する(形成されない)よ
うなことが無くなる。したがって、作製工程が安定し、
素子特性が向上する。
半導体基板と同一の導電型の高濃度チャネル層と、上記
基板と異なる導電型で低濃度のＬＤＤ層が形成された
後、ゲートを形成すべき領域に上記基板表面に至る断面
矩形状の溝が形成され、この溝の内壁にゲート酸化膜お
よびゲート電極が順に形成される。これにより、上記高
濃度チャネル層と上記基板表面のうち上記溝に面する部
分がＮＵＤＣを構成する状態に仕上がる。この発明で
は、ゲート電極形成前に上記高濃度チャネル層およびＬ
ＤＤ層を形成しているので、基板表面全域に垂直にイオ
ン注入すれば良い。したがって、従来と異なり、回転イ
オン注入を行う必要がなく、回転イオン注入専用の装置
を使用しなくても済ませられる。また、基板表面全域に
上記高濃度チャネル層を形成した後に上記溝を形成して
いるので、上記高濃度チャネル層のうち上記溝の内壁に
面する部分の不純物濃度がばらつくことがない。しか
も、埋め込み型ゲート構造となるので、ゲート長が短い
場合であっても、チャネルが消滅する(形成されない)よ
うなことが無くなる。したがって、作製工程が安定し、
素子特性が向上する。
【０００７】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【０００８】図１(a)に示すように、まず、Ｐ型シリコ
ン基板(Ｐウエルでも良い。)１の表面１aに、ボロンを
加速エネルギ２０〜４０kevでドーズ量５×１０11〜２
×１０12cm-2程度イオン注入して、基板１よりも不純物
濃度が高いＰ型高濃度チャネル層２を形成する。イオン
注入は、基板表面１aに対して略垂直に全域に行う。続
いて、上記高濃度チャネル層２の表面に、ひ素を加速エ
ネルギ４０〜７０kevでドーズ量１×１０13〜５×１０
13cm-2程度イオン注入して、Ｎ型ＬＤＤ層３を形成す
る。次に、同図(b)に示すように、このＬＤＤ層３の表
面に、ＣＶＤ法により、厚さ３０００〜５０００Åのシ
リコン酸化膜４を形成する。次に、同図(c)に示すよう
に、上記シリコン酸化膜４,ＬＤＤ層３および高濃度チ
ャネル層２のうちゲートを形成すべき領域に存する部分
をエッチングして、上記ゲートを形成すべき領域に基板
表面１aに至る断面矩形状の溝Ａを形成する。これによ
り、上記高濃度チャネル層２と基板表面１aのうち溝Ａ
に面する部分でもってＮＵＤＣを構成することができ
る。溝Ａの幅(図において横方向の幅)は自由に設定して
良いが、ここでは０.３μmとする。次に、同図(d)に示
すように、上記基板１を熱酸化して、溝Ａの内壁に厚さ
１００〜２００Åゲート酸化膜を形成する。続いて、基
板１上に、ＣＶＤ法により、厚さ８０００〜１００００
Åのリンドープのポリシリコン膜６を形成する(なお、
溝Ａの幅に応じて厚さを変更してもよい。)。次に、図
２(e)に示すように、公知の手順により、上記ポリシリ
コン膜６をエッチバックし、溝Ａ内にゲート電極６aを
形成する(埋め込みゲート構造)。次に、上記溝Ａの両側
に残っているシリコン酸化膜４を除去してＬＤＤ層３を
露出させる。そして、同図(f)に示すように、露出した
ＬＤＤ層３の表面に、１×１０１５〜５×１０１５ｃｍ
−２程度イオン注入して、Ｎ型ソースドレイン領域７,
７を形成する。
ン基板(Ｐウエルでも良い。)１の表面１aに、ボロンを
加速エネルギ２０〜４０kevでドーズ量５×１０11〜２
×１０12cm-2程度イオン注入して、基板１よりも不純物
濃度が高いＰ型高濃度チャネル層２を形成する。イオン
注入は、基板表面１aに対して略垂直に全域に行う。続
いて、上記高濃度チャネル層２の表面に、ひ素を加速エ
ネルギ４０〜７０kevでドーズ量１×１０13〜５×１０
13cm-2程度イオン注入して、Ｎ型ＬＤＤ層３を形成す
る。次に、同図(b)に示すように、このＬＤＤ層３の表
面に、ＣＶＤ法により、厚さ３０００〜５０００Åのシ
リコン酸化膜４を形成する。次に、同図(c)に示すよう
に、上記シリコン酸化膜４,ＬＤＤ層３および高濃度チ
ャネル層２のうちゲートを形成すべき領域に存する部分
をエッチングして、上記ゲートを形成すべき領域に基板
表面１aに至る断面矩形状の溝Ａを形成する。これによ
り、上記高濃度チャネル層２と基板表面１aのうち溝Ａ
に面する部分でもってＮＵＤＣを構成することができ
る。溝Ａの幅(図において横方向の幅)は自由に設定して
良いが、ここでは０.３μmとする。次に、同図(d)に示
すように、上記基板１を熱酸化して、溝Ａの内壁に厚さ
１００〜２００Åゲート酸化膜を形成する。続いて、基
板１上に、ＣＶＤ法により、厚さ８０００〜１００００
Åのリンドープのポリシリコン膜６を形成する(なお、
溝Ａの幅に応じて厚さを変更してもよい。)。次に、図
２(e)に示すように、公知の手順により、上記ポリシリ
コン膜６をエッチバックし、溝Ａ内にゲート電極６aを
形成する(埋め込みゲート構造)。次に、上記溝Ａの両側
に残っているシリコン酸化膜４を除去してＬＤＤ層３を
露出させる。そして、同図(f)に示すように、露出した
ＬＤＤ層３の表面に、１×１０１５〜５×１０１５ｃｍ
−２程度イオン注入して、Ｎ型ソースドレイン領域７,
７を形成する。
【０００９】このように、ゲート電極６a形成前に上記
高濃度チャネル層２およびＬＤＤ層３を形成しているの
で、基板表面１a全域に垂直にイオン注入すれば良い。
したがって、従来と異なり、回転イオン注入を行う必要
がなく、回転イオン注入専用の装置を使用しなくても済
ませることができる。また、基板表面１a全域に高濃度
チャネル層２を形成した後に上記溝Ａを形成しているの
で、高濃度チャネル層２のうち溝Ａの内壁に面する部分
の不純物濃度がばらつくのを防止できる。しかも、埋め
込み型ゲート構造となるので、ゲート長が短い場合であ
っても、チャネルが消滅する(形成されない)のを防止で
きる。したがって、特性が良い電界効果トランジスタを
安定に作製することができる。
高濃度チャネル層２およびＬＤＤ層３を形成しているの
で、基板表面１a全域に垂直にイオン注入すれば良い。
したがって、従来と異なり、回転イオン注入を行う必要
がなく、回転イオン注入専用の装置を使用しなくても済
ませることができる。また、基板表面１a全域に高濃度
チャネル層２を形成した後に上記溝Ａを形成しているの
で、高濃度チャネル層２のうち溝Ａの内壁に面する部分
の不純物濃度がばらつくのを防止できる。しかも、埋め
込み型ゲート構造となるので、ゲート長が短い場合であ
っても、チャネルが消滅する(形成されない)のを防止で
きる。したがって、特性が良い電界効果トランジスタを
安定に作製することができる。
【００１０】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、半導体基板の表面に、この半導
体基板と同一の導電型の高濃度チャネル層と、上記基板
と異なる導電型で低濃度のＬＤＤ層を形成した後、ゲー
トを形成すべき領域に上記基板表面に至る断面矩形状の
溝を形成し、この溝の内壁にゲート酸化膜およびゲート
電極を順に形成しているので、回転イオン注入専用の装
置を使用しなくても、ＮＵＤＣを有する電界効果トラン
ジスタを作製することができる。しかも、基板表面全域
に高濃度チャネル層を形成した後に上記溝を形成してい
るので、高濃度チャネル層のうち上記溝の内壁に面する
部分の不純物濃度がばらつくのを防止でき、かつ、埋め
込み型ゲート構造となるので、ゲート長が短い場合であ
ってもチャネルが消滅するのを防止できる。特性に優れ
た電界効果トランジスタを安定に作製することができ
る。
導体装置の製造方法は、半導体基板の表面に、この半導
体基板と同一の導電型の高濃度チャネル層と、上記基板
と異なる導電型で低濃度のＬＤＤ層を形成した後、ゲー
トを形成すべき領域に上記基板表面に至る断面矩形状の
溝を形成し、この溝の内壁にゲート酸化膜およびゲート
電極を順に形成しているので、回転イオン注入専用の装
置を使用しなくても、ＮＵＤＣを有する電界効果トラン
ジスタを作製することができる。しかも、基板表面全域
に高濃度チャネル層を形成した後に上記溝を形成してい
るので、高濃度チャネル層のうち上記溝の内壁に面する
部分の不純物濃度がばらつくのを防止でき、かつ、埋め
込み型ゲート構造となるので、ゲート長が短い場合であ
ってもチャネルが消滅するのを防止できる。特性に優れ
た電界効果トランジスタを安定に作製することができ
る。
【図１】 この発明の一実施例の半導体装置の製造方法
を説明する図である。
を説明する図である。
【図２】 この発明の一実施例の半導体装置の製造方法
を説明する図である。
を説明する図である。
【図３】 従来の半導体装置の製造方法を説明する図で
ある。
ある。
１ Ｐ型シリコン基板 １a 基板表面 ２ 高濃度チャネル層 ３ ＬＤＤ層 ４ シリコン酸化膜 ５ ゲート酸化膜 ６ ポリシリコン膜 ６a ゲート電極 ７ ソースドレイン領域 Ａ 溝
Claims (1)
- 【請求項１】 Ｐ型またはＮ型の半導体基板の表面に、
この半導体基板と同一の導電型でこの基板よりも不純物
濃度が高い高濃度チャネル層を形成する工程と、 上記高濃度チャネル層の表面に、この層と異なる導電型
のＬＤＤ層を形成する工程と、 上記ＬＤＤ層の表面に、絶縁膜を形成する工程と、 上記絶縁膜,ＬＤＤ層および高濃度チャネル層のうちゲ
ートを形成すべき領域に存する部分をエッチングして、
上記ゲートを形成すべき領域に上記基板表面に至る断面
矩形状の溝を形成する工程と、 上記溝の内壁にゲート酸化膜およびゲート電極を順に形
成する工程と、 上記溝の両側に残っている上記絶縁膜を除去して上記Ｌ
ＤＤ層を露出させる工程と、 露出した上記ＬＤＤ層の表面に、このＬＤＤ層と同一の
導電型でこのＬＤＤ層よりも不純物濃度が高いソースド
レイン領域を形成する工程を有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30465291A JPH05144839A (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30465291A JPH05144839A (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144839A true JPH05144839A (ja) | 1993-06-11 |
Family
ID=17935609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30465291A Pending JPH05144839A (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144839A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677210A (en) * | 1993-12-29 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method of producing a fully planarized concave transistor |
| JP2005136366A (ja) * | 2003-10-28 | 2005-05-26 | Dongbu Electronics Co Ltd | 半導体素子のトランジスタ製造方法 |
-
1991
- 1991-11-20 JP JP30465291A patent/JPH05144839A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677210A (en) * | 1993-12-29 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method of producing a fully planarized concave transistor |
| JP2005136366A (ja) * | 2003-10-28 | 2005-05-26 | Dongbu Electronics Co Ltd | 半導体素子のトランジスタ製造方法 |
| JP4567969B2 (ja) * | 2003-10-28 | 2010-10-27 | 東部エレクトロニクス株式会社 | 半導体素子のトランジスタ製造方法 |
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