JP3307972B2 - 電界効果トランジスタの作製方法および電界効果トランジスタ - Google Patents
電界効果トランジスタの作製方法および電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タの作製方法に関し、より詳しくは、半導体集積回路内
で用いられている絶縁ゲート型電界効果トランジスタを
作製する方法に関する。また、そのような作製方法によ
って作製される電界効果トランジスタに関する。
タの作製方法に関し、より詳しくは、半導体集積回路内
で用いられている絶縁ゲート型電界効果トランジスタを
作製する方法に関する。また、そのような作製方法によ
って作製される電界効果トランジスタに関する。
【０００２】
【従来の技術】半導体集積回路内の素子の微細化に伴っ
て、電界効果トランジスタのゲート長の変動によるしき
い値ばらつき、サブスレシュ特性の劣化によるリーク電
流増大、パンチスルーなどの短チャネル効果が問題とな
っている。従来、短チャネル効果による特性劣化を改善
するために、図６に示すようなＮＵＤＣ(ノン・ユニフ
ォームリィ・ドープト・トランジスタ)構造を有する電
界効果トランジスタが提案されている。この電界効果ト
ランジスタは、半導体基板１０１上に断面矩形状のゲー
ト電極１０９を設けた後、基板表面に対して斜め方向か
らイオン注入を行って、チャネル領域Ｃの一部に基板１
０１よりも不純物濃度が高い領域(高不純物濃度領域)１
１０を形成し、続いて、チャネル領域Ｃの外側に上記高
不純物濃度領域１１０に近接してソースドレイン領域１
１１を形成したものである。この電界効果トランジスタ
では、高不純物濃度領域１１０によってドレイン端１１
０a近傍での空乏層の広がりを抑制でき、したがって短
チャネル効果による特性劣化を抑制できる。なお、上記
高不純物濃度領域１１０の浅い部分１１０aでは局所的
にしきい値電圧が大きくなるが、チャネル領域Ｃ中央の
しきい値電圧が小さくなることによって相殺され、全体
としてトランジスタの駆動力が低下することはない。
て、電界効果トランジスタのゲート長の変動によるしき
い値ばらつき、サブスレシュ特性の劣化によるリーク電
流増大、パンチスルーなどの短チャネル効果が問題とな
っている。従来、短チャネル効果による特性劣化を改善
するために、図６に示すようなＮＵＤＣ(ノン・ユニフ
ォームリィ・ドープト・トランジスタ)構造を有する電
界効果トランジスタが提案されている。この電界効果ト
ランジスタは、半導体基板１０１上に断面矩形状のゲー
ト電極１０９を設けた後、基板表面に対して斜め方向か
らイオン注入を行って、チャネル領域Ｃの一部に基板１
０１よりも不純物濃度が高い領域(高不純物濃度領域)１
１０を形成し、続いて、チャネル領域Ｃの外側に上記高
不純物濃度領域１１０に近接してソースドレイン領域１
１１を形成したものである。この電界効果トランジスタ
では、高不純物濃度領域１１０によってドレイン端１１
０a近傍での空乏層の広がりを抑制でき、したがって短
チャネル効果による特性劣化を抑制できる。なお、上記
高不純物濃度領域１１０の浅い部分１１０aでは局所的
にしきい値電圧が大きくなるが、チャネル領域Ｃ中央の
しきい値電圧が小さくなることによって相殺され、全体
としてトランジスタの駆動力が低下することはない。
【０００３】
【発明が解決しようとする課題】しかしながら、上記電
界効果トランジスタでは、高不純物濃度領域１１０の浅
い部分１１０aと高電界が印加されるドレイン領域端１
１１aとがチャネル方向に近接しているため、通常構造
の電界効果トランジスタ(高不純物濃度領域１１０を有
しないもの)に比して、ドレイン領域端１１１aの電界が
大きくなって、ホットキャリア注入による特性劣化が大
きいという問題がある。
界効果トランジスタでは、高不純物濃度領域１１０の浅
い部分１１０aと高電界が印加されるドレイン領域端１
１１aとがチャネル方向に近接しているため、通常構造
の電界効果トランジスタ(高不純物濃度領域１１０を有
しないもの)に比して、ドレイン領域端１１１aの電界が
大きくなって、ホットキャリア注入による特性劣化が大
きいという問題がある。
【０００４】そこで、この発明の目的は、ＮＵＤＣ構造
を構成する高不純物濃度領域とソースドレイン領域とを
チャネル方向に離間させて形成でき、ホットキャリア注
入による特性劣化を防止できる電界効果トランジスタの
作製方法を提供することにある。また、ＮＵＤＣ構造を
構成しないで短チャネル効果を抑制できる電界効果トラ
ンジスタの作製方法を提供することにある。また、この
発明の目的は、そのような作製方法によって作製される
電界効果トランジスタを提供することにある。
を構成する高不純物濃度領域とソースドレイン領域とを
チャネル方向に離間させて形成でき、ホットキャリア注
入による特性劣化を防止できる電界効果トランジスタの
作製方法を提供することにある。また、ＮＵＤＣ構造を
構成しないで短チャネル効果を抑制できる電界効果トラ
ンジスタの作製方法を提供することにある。また、この
発明の目的は、そのような作製方法によって作製される
電界効果トランジスタを提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の電界効果トランジスタの作製方法は、
半導体基板のチャネル領域上に、幹部と縁部とからなる
逆Ｔ字状の断面を有するゲート電極を形成する工程と、
上記基板と同一導電型の不純物を、上記ゲート電極の縁
部を貫通する所定の加速エネルギで基板表面に対して斜
めにイオン注入して、上記チャネル領域内で上記ゲート
電極の幹部の下に、上記基板よりも不純物濃度が高い高
不純物濃度領域を形成する工程と、上記ゲート電極の縁
部の上に、絶縁膜からなり上記幹部に接する側壁を形成
する工程と、上記基板と異なる導電型の不純物を、上記
ゲート電極の側壁および縁部を貫通しない所定の加速エ
ネルギで基板表面に対して略垂直にイオン注入して、上
記ゲート電極の両縁部の外側にソースドレイン領域を形
成する工程を有することを特徴としている。
め、第１の発明の電界効果トランジスタの作製方法は、
半導体基板のチャネル領域上に、幹部と縁部とからなる
逆Ｔ字状の断面を有するゲート電極を形成する工程と、
上記基板と同一導電型の不純物を、上記ゲート電極の縁
部を貫通する所定の加速エネルギで基板表面に対して斜
めにイオン注入して、上記チャネル領域内で上記ゲート
電極の幹部の下に、上記基板よりも不純物濃度が高い高
不純物濃度領域を形成する工程と、上記ゲート電極の縁
部の上に、絶縁膜からなり上記幹部に接する側壁を形成
する工程と、上記基板と異なる導電型の不純物を、上記
ゲート電極の側壁および縁部を貫通しない所定の加速エ
ネルギで基板表面に対して略垂直にイオン注入して、上
記ゲート電極の両縁部の外側にソースドレイン領域を形
成する工程を有することを特徴としている。
【０００６】また、第２の発明の電界効果トランジスタ
の作製方法は、半導体基板のチャネル領域上に、側部が
順テーパーをなす台形状の断面を有するゲート電極を形
成する工程と、上記基板と同一導電型の不純物を、上記
ゲート電極の側部を貫通する所定の加速エネルギで基板
表面に対して斜めにイオン注入して、上記チャネル領域
で上記ゲート電極の両側部の内側に相当する箇所に上記
基板よりも不純物濃度が高い高不純物濃度領域を形成す
る工程と、上記基板上に、上記ゲート電極の両側部を覆
うように均一な厚さで絶縁膜を堆積する工程と、上記基
板と異なる導電型の不純物を、上記絶縁膜を貫通する程
度の加速エネルギで基板表面に対して略垂直にイオン注
入して、上記ゲート電極の両側部の外側にソースドレイ
ン領域を形成する工程を有することを特徴としている。
の作製方法は、半導体基板のチャネル領域上に、側部が
順テーパーをなす台形状の断面を有するゲート電極を形
成する工程と、上記基板と同一導電型の不純物を、上記
ゲート電極の側部を貫通する所定の加速エネルギで基板
表面に対して斜めにイオン注入して、上記チャネル領域
で上記ゲート電極の両側部の内側に相当する箇所に上記
基板よりも不純物濃度が高い高不純物濃度領域を形成す
る工程と、上記基板上に、上記ゲート電極の両側部を覆
うように均一な厚さで絶縁膜を堆積する工程と、上記基
板と異なる導電型の不純物を、上記絶縁膜を貫通する程
度の加速エネルギで基板表面に対して略垂直にイオン注
入して、上記ゲート電極の両側部の外側にソースドレイ
ン領域を形成する工程を有することを特徴としている。
【０００７】また、第３の発明の電界効果トランジスタ
の作製方法は、半導体基板の表面にゲート絶縁膜を形成
する工程と、上記半導体基板のチャネル領域上に、矩形
状の断面を有するゲート電極を形成する工程と、上記基
板上に絶縁性材料を堆積した後、等方性エッチングを行
って、その絶縁性材料からなり、上記ゲート絶縁膜の表
面と上記ゲート電極の側面とに接し、かつ凹状に湾曲し
た斜面を有するゲート側壁を形成する工程と、上記基板
と異なる導電型の不純物を、上記ゲート側壁のゲート電
極側の部分を貫通する程度の加速エネルギで基板表面に
対して略垂直にイオン注入して、上記ゲート電極の外側
に、上記ゲート側壁の下のチャネル領域側で接合深さが
浅くなる一方、上記チャネル領域から遠い側で接合深さ
が深くなるソースドレイン領域を形成する工程を有する
ことを特徴としている。
の作製方法は、半導体基板の表面にゲート絶縁膜を形成
する工程と、上記半導体基板のチャネル領域上に、矩形
状の断面を有するゲート電極を形成する工程と、上記基
板上に絶縁性材料を堆積した後、等方性エッチングを行
って、その絶縁性材料からなり、上記ゲート絶縁膜の表
面と上記ゲート電極の側面とに接し、かつ凹状に湾曲し
た斜面を有するゲート側壁を形成する工程と、上記基板
と異なる導電型の不純物を、上記ゲート側壁のゲート電
極側の部分を貫通する程度の加速エネルギで基板表面に
対して略垂直にイオン注入して、上記ゲート電極の外側
に、上記ゲート側壁の下のチャネル領域側で接合深さが
浅くなる一方、上記チャネル領域から遠い側で接合深さ
が深くなるソースドレイン領域を形成する工程を有する
ことを特徴としている。
【０００８】また、第４の発明の電界効果トランジスタ
は、半導体基板のチャネル領域上にゲート絶縁膜を介し
て幹部と縁部とからなる逆Ｔ字状の断面を有するゲート
電極を備え、上記ゲート電極の両縁部の外側の基板表面
に上記基板と異なる導電型のソースドレイン領域を備
え、上記ゲート電極の幹部の下にそれぞれ浅く形成され
て、その幹部の下で上記チャネル領域の表面に達し、上
記ゲート電極の縁部の下で深くなり、上記ゲート電極の
外側領域まで連なり、かつ上記ソースドレイン領域から
離間した状態に、上記基板と同一導電型で上記基板より
も不純物濃度が高い高不純物濃度領域を備え、上記チャ
ネル領域のうち上記高不純物濃度領域間の部分は上記高
不純物濃度領域よりもしきい値電圧が小さいことを特徴
とする。
は、半導体基板のチャネル領域上にゲート絶縁膜を介し
て幹部と縁部とからなる逆Ｔ字状の断面を有するゲート
電極を備え、上記ゲート電極の両縁部の外側の基板表面
に上記基板と異なる導電型のソースドレイン領域を備
え、上記ゲート電極の幹部の下にそれぞれ浅く形成され
て、その幹部の下で上記チャネル領域の表面に達し、上
記ゲート電極の縁部の下で深くなり、上記ゲート電極の
外側領域まで連なり、かつ上記ソースドレイン領域から
離間した状態に、上記基板と同一導電型で上記基板より
も不純物濃度が高い高不純物濃度領域を備え、上記チャ
ネル領域のうち上記高不純物濃度領域間の部分は上記高
不純物濃度領域よりもしきい値電圧が小さいことを特徴
とする。
【０００９】また、第５の発明の電界効果トランジスタ
は、半導体基板のチャネル領域上にゲート絶縁膜を介し
て側部が順テーパーをなす台形状の断面を有するゲート
電極を備え、上記ゲート電極の両側部の外側の基板表面
に上記基板と異なる導電型のソースドレイン領域を備
え、上記ゲート電極の両側部の内側に相当する箇所の下
にそれぞれ浅く形成されて、その箇所の下で上記チャネ
ル領域の表面に達し、上記ゲート電極の両側部の下で深
くなり、上記ゲート電極の外側領域まで連なり、かつ上
記ソースドレイン領域から離間した状態に、上記基板と
同一導電型で上記基板よりも不純物濃度が高い高不純物
濃度領域を備え、上記チャネル領域のうち上記高不純物
濃度領域間の部分は上記高不純物濃度領域よりもしきい
値電圧が小さいことを特徴とする。
は、半導体基板のチャネル領域上にゲート絶縁膜を介し
て側部が順テーパーをなす台形状の断面を有するゲート
電極を備え、上記ゲート電極の両側部の外側の基板表面
に上記基板と異なる導電型のソースドレイン領域を備
え、上記ゲート電極の両側部の内側に相当する箇所の下
にそれぞれ浅く形成されて、その箇所の下で上記チャネ
ル領域の表面に達し、上記ゲート電極の両側部の下で深
くなり、上記ゲート電極の外側領域まで連なり、かつ上
記ソースドレイン領域から離間した状態に、上記基板と
同一導電型で上記基板よりも不純物濃度が高い高不純物
濃度領域を備え、上記チャネル領域のうち上記高不純物
濃度領域間の部分は上記高不純物濃度領域よりもしきい
値電圧が小さいことを特徴とする。
【００１０】
【実施例】以下、この発明の電界効果トランジスタの作
製方法を実施例により詳細に説明する。
製方法を実施例により詳細に説明する。
【００１１】図１は、第１の発明の一実施例の電界効果
トランジスタの作製工程を示している。この例では、Ｎ
ＵＤＣ構造を有するＮチャネル絶縁ゲート型電界効果ト
ランジスタを作製する。なお、Ｎチャネル型に限らずＰ
チャネル型にも適用可能である。
トランジスタの作製工程を示している。この例では、Ｎ
ＵＤＣ構造を有するＮチャネル絶縁ゲート型電界効果ト
ランジスタを作製する。なお、Ｎチャネル型に限らずＰ
チャネル型にも適用可能である。
【００１２】まず、同図(a)に示すように、Ｐ型シリ
コン基板１の表面にゲート絶縁膜２を形成する。続い
て、ＣＶＤ(化学気相成長)法などによって、膜厚１００
０〜３０００Åのポリシリコン膜を堆積し、例えば高濃
度リンガラスからのリン拡散によってＮ型不純物を導入
してＮ＋型ポリシリコン膜３とする。次に、同図(b)に
示すように、フォトリソグラフィを行って、レジスト４
をゲートパターンに加工する。このレジスト４をマスク
として、ＲＩＥ(リアクティブ・イオン・エッチング)法
により異方性エッチングを行って、上記Ｎ＋型ポリシリ
コン膜３の露出部分を一部残して途中まで除去する。次
に、同図(c)に示すように、レジスト４を等方性アッシ
ングにより、レジスト４のマスク幅を片側５００〜１０
００Åだけ減少させる。そして、再び、ＲＩＥ法により
異方性エッチングを行って、Ｎ＋型ポリシリコン膜３の
うち前回残した部分を完全に除去する。これにより、基
板１のチャネル領域Ｃ上に、幹部５tと縁部５eとからな
る逆Ｔ字状の断面を有するゲート電極５を形成する。幹
部５tの幅はアッシング後のレジスト４のマスク幅に相
当し、縁部５eの幅はアッシングによるマスク幅の減少
量hに相当する。
コン基板１の表面にゲート絶縁膜２を形成する。続い
て、ＣＶＤ(化学気相成長)法などによって、膜厚１００
０〜３０００Åのポリシリコン膜を堆積し、例えば高濃
度リンガラスからのリン拡散によってＮ型不純物を導入
してＮ＋型ポリシリコン膜３とする。次に、同図(b)に
示すように、フォトリソグラフィを行って、レジスト４
をゲートパターンに加工する。このレジスト４をマスク
として、ＲＩＥ(リアクティブ・イオン・エッチング)法
により異方性エッチングを行って、上記Ｎ＋型ポリシリ
コン膜３の露出部分を一部残して途中まで除去する。次
に、同図(c)に示すように、レジスト４を等方性アッシ
ングにより、レジスト４のマスク幅を片側５００〜１０
００Åだけ減少させる。そして、再び、ＲＩＥ法により
異方性エッチングを行って、Ｎ＋型ポリシリコン膜３の
うち前回残した部分を完全に除去する。これにより、基
板１のチャネル領域Ｃ上に、幹部５tと縁部５eとからな
る逆Ｔ字状の断面を有するゲート電極５を形成する。幹
部５tの幅はアッシング後のレジスト４のマスク幅に相
当し、縁部５eの幅はアッシングによるマスク幅の減少
量hに相当する。
【００１３】次に、同図(d)に示すように、基板１と
同一導電型のＰ型不純物である１１Ｂ＋を、上記ゲート
電極５の縁部５eを貫通する所定の加速エネルギ(３０〜
１５０keＶの範囲とする)で、基板表面に対して斜め(注
入角度θ＝３０〜６０°)にイオン注入する。このイオ
ン注入は、ドーズ量を等分割して、分割量を注入する毎
に順次基板１を回転させるステップ注入方式でも良い
し、常に基板を回転させつつ注入する回転注入方式でも
良い。イオン種は４９ＢＦ２ ＋でも良い。ドーズ量は２
〜５０×１０１２cm−２とする。これにより、上記チャ
ネル領域Ｃ内でゲート電極５の幹部５tの下に、基板１
よりも不純物濃度が高い高不純物濃度領域６(浅い部分
６a)を形成する。なお、高不純物濃度領域６は、ゲート
電極５の幹部５tの下では浅いが、縁部５eのところで深
くなり、ゲート電極５の外側領域まで連なった状態とな
る。
同一導電型のＰ型不純物である１１Ｂ＋を、上記ゲート
電極５の縁部５eを貫通する所定の加速エネルギ(３０〜
１５０keＶの範囲とする)で、基板表面に対して斜め(注
入角度θ＝３０〜６０°)にイオン注入する。このイオ
ン注入は、ドーズ量を等分割して、分割量を注入する毎
に順次基板１を回転させるステップ注入方式でも良い
し、常に基板を回転させつつ注入する回転注入方式でも
良い。イオン種は４９ＢＦ２ ＋でも良い。ドーズ量は２
〜５０×１０１２cm−２とする。これにより、上記チャ
ネル領域Ｃ内でゲート電極５の幹部５tの下に、基板１
よりも不純物濃度が高い高不純物濃度領域６(浅い部分
６a)を形成する。なお、高不純物濃度領域６は、ゲート
電極５の幹部５tの下では浅いが、縁部５eのところで深
くなり、ゲート電極５の外側領域まで連なった状態とな
る。
【００１４】次に、同図(e)に示すように、ＣＶＤ法
などによってＳiＯ２膜(Ｓi３Ｎ４膜など他の絶縁膜で
も良い。)を、ゲート電極５の縁部５eの幅hよりも厚く
なるように５００〜１５００Å程度堆積する。そして、
ＲＩＥ法などによる異方性エッチングを行ってエッチバ
ックして、ゲート電極５の縁部５e上に上記ＳiＯ２膜か
らなる側壁(サイドウォール)７を形成する。
などによってＳiＯ２膜(Ｓi３Ｎ４膜など他の絶縁膜で
も良い。)を、ゲート電極５の縁部５eの幅hよりも厚く
なるように５００〜１５００Å程度堆積する。そして、
ＲＩＥ法などによる異方性エッチングを行ってエッチバ
ックして、ゲート電極５の縁部５e上に上記ＳiＯ２膜か
らなる側壁(サイドウォール)７を形成する。
【００１５】次に、基板１と異なる導電型のＮ型不純
物である７５Ａs＋を、ゲート電極５の側壁７および縁
部５eを貫通しない所定の加速エネルギ(４０〜１００ke
Ｖの範囲とする)で基板表面に対して略垂直(注入角度７
°)にイオン注入する。イオン種は３１Ｐ＋または
１２２Ｓb＋でも良い。ドーズ量は１〜７×１０１５cm
−２とする。これにより、ゲート電極５の縁部５eの外
側にソースドレイン領域８を形成する。上記高不純物濃
度領域６の浅い部分６aとソースドレイン領域８の端部
８aとは、チャネル方向にゲート電極５の縁部５eの幅h
の程度だけ離間した状態となる。
物である７５Ａs＋を、ゲート電極５の側壁７および縁
部５eを貫通しない所定の加速エネルギ(４０〜１００ke
Ｖの範囲とする)で基板表面に対して略垂直(注入角度７
°)にイオン注入する。イオン種は３１Ｐ＋または
１２２Ｓb＋でも良い。ドーズ量は１〜７×１０１５cm
−２とする。これにより、ゲート電極５の縁部５eの外
側にソースドレイン領域８を形成する。上記高不純物濃
度領域６の浅い部分６aとソースドレイン領域８の端部
８aとは、チャネル方向にゲート電極５の縁部５eの幅h
の程度だけ離間した状態となる。
【００１６】このように、この作製方法によれば、ＮＵ
ＤＣ構造を構成する高不純物濃度領域６とソースドレイ
ン領域８とをチャネル方向に離間させて形成できる。し
たがって、ドレイン領域端８a近傍の電界を低くするこ
とができ、ホットキャリア注入による特性劣化を防止す
ることができる。また、高不純物濃度領域６はドレイン
領域８からの空乏層の広がりを抑制するので、図６に示
した電界効果トランジスタと同様に、短チャネル効果に
よる特性劣化を防止することができる。また、ソースド
レイン領域８はゲート電極端からオフセットされるの
で、無効チャネル長の増大やゲート電極５とソースドレ
イン領域８との重なりによるバンド間トンネル電流の発
生を防止することができる。
ＤＣ構造を構成する高不純物濃度領域６とソースドレイ
ン領域８とをチャネル方向に離間させて形成できる。し
たがって、ドレイン領域端８a近傍の電界を低くするこ
とができ、ホットキャリア注入による特性劣化を防止す
ることができる。また、高不純物濃度領域６はドレイン
領域８からの空乏層の広がりを抑制するので、図６に示
した電界効果トランジスタと同様に、短チャネル効果に
よる特性劣化を防止することができる。また、ソースド
レイン領域８はゲート電極端からオフセットされるの
で、無効チャネル長の増大やゲート電極５とソースドレ
イン領域８との重なりによるバンド間トンネル電流の発
生を防止することができる。
【００１７】また、第１の発明によれば、図２に示すよ
うに、ＬＤＤ(ライトリ・ドープト・ドレイン)構造の電
界効果トランジスタを作製することもできる。すなわ
ち、同図(a)〜(c)に示すように、まず上記工程と同様
に、基板１上に逆Ｔ字状のゲート電極５を形成する。次
に、同図(d)に示すように、上記工程と同様に、高不
純物濃度領域６を形成する。続いて、基板１と異なる導
電型のＮ型不純物である３１Ｐ＋を、所定の加速エネル
ギ(３０〜５０keＶの範囲とする)で基板表面に対して略
垂直(注入角度７°)にイオン注入する。イオン種は７５
Ａs＋または１２２Ｓb＋でも良い。ドーズ量は１〜５×
１０１３cm−２とする。これにより、ゲート電極５の縁
部５eの下から外側に延びるＮ−型ＬＤＤ領域９を形成
する。この後、同図(e)に示すように、上記工程,と
同様に、ゲート電極５の縁部５e上にＳiＯ２膜などの絶
縁膜からなる側壁(サイドウォール)７を形成し、続い
て、ゲート電極５の縁部５eの外側にソースドレイン領
域８を形成する。これにより、上記高不純物濃度領域６
の浅い部分６aとソースドレイン領域８の端部８aとの間
に、Ｎ−型ＬＤＤ領域９が残された状態となる。このＮ
−型ＬＤＤ領域９によって、ドレイン領域端８a近傍の
電界を上述の例よりも更に低くすることができ、ホット
キャリア注入による特性劣化を更に抑制することができ
る。
うに、ＬＤＤ(ライトリ・ドープト・ドレイン)構造の電
界効果トランジスタを作製することもできる。すなわ
ち、同図(a)〜(c)に示すように、まず上記工程と同様
に、基板１上に逆Ｔ字状のゲート電極５を形成する。次
に、同図(d)に示すように、上記工程と同様に、高不
純物濃度領域６を形成する。続いて、基板１と異なる導
電型のＮ型不純物である３１Ｐ＋を、所定の加速エネル
ギ(３０〜５０keＶの範囲とする)で基板表面に対して略
垂直(注入角度７°)にイオン注入する。イオン種は７５
Ａs＋または１２２Ｓb＋でも良い。ドーズ量は１〜５×
１０１３cm−２とする。これにより、ゲート電極５の縁
部５eの下から外側に延びるＮ−型ＬＤＤ領域９を形成
する。この後、同図(e)に示すように、上記工程,と
同様に、ゲート電極５の縁部５e上にＳiＯ２膜などの絶
縁膜からなる側壁(サイドウォール)７を形成し、続い
て、ゲート電極５の縁部５eの外側にソースドレイン領
域８を形成する。これにより、上記高不純物濃度領域６
の浅い部分６aとソースドレイン領域８の端部８aとの間
に、Ｎ−型ＬＤＤ領域９が残された状態となる。このＮ
−型ＬＤＤ領域９によって、ドレイン領域端８a近傍の
電界を上述の例よりも更に低くすることができ、ホット
キャリア注入による特性劣化を更に抑制することができ
る。
【００１８】図３は、第２の発明の一実施例の電界効果
トランジスタの作製工程を示している。この例では、上
記各例と同様に、ＮＵＤＣ構造を有するＮチャネル絶縁
ゲート型電界効果トランジスタを作製する。なお、Ｎチ
ャネル型に限らずＰチャネル型にも適用可能である。
トランジスタの作製工程を示している。この例では、上
記各例と同様に、ＮＵＤＣ構造を有するＮチャネル絶縁
ゲート型電界効果トランジスタを作製する。なお、Ｎチ
ャネル型に限らずＰチャネル型にも適用可能である。
【００１９】まず、同図(a)に示すように、Ｐ型シリ
コン基板１１の表面にゲート絶縁膜１２を形成する。続
いて、ＣＶＤ(化学気相成長)法などによって、膜厚１０
００〜３０００Åのポリシリコン膜を堆積し、例えば高
濃度リンガラスからのリン拡散によってＮ型不純物を導
入してＮ＋型ポリシリコン膜１３とする。次に、同図
(b)に示すように、フォトリソグラフィを行って、レジ
スト１４をゲートパターンに加工する。このレジスト１
４をマスクとして、ＲＩＥ(リアクティブ・イオン・エ
ッチング)法により等方性と異方性とを合わせ持つ条件
でエッチングを行って、側部１５a,１５aが順テーパー
(角度θ′)をなす台形状の断面を有するゲート電極１５
を形成する。
コン基板１１の表面にゲート絶縁膜１２を形成する。続
いて、ＣＶＤ(化学気相成長)法などによって、膜厚１０
００〜３０００Åのポリシリコン膜を堆積し、例えば高
濃度リンガラスからのリン拡散によってＮ型不純物を導
入してＮ＋型ポリシリコン膜１３とする。次に、同図
(b)に示すように、フォトリソグラフィを行って、レジ
スト１４をゲートパターンに加工する。このレジスト１
４をマスクとして、ＲＩＥ(リアクティブ・イオン・エ
ッチング)法により等方性と異方性とを合わせ持つ条件
でエッチングを行って、側部１５a,１５aが順テーパー
(角度θ′)をなす台形状の断面を有するゲート電極１５
を形成する。
【００２０】次に、同図(c)に示すように、基板１１
と同一導電型のＰ型不純物である１１Ｂ＋を、上記ゲー
ト電極１５の側部１５aを貫通する所定の加速エネルギ
(３０〜１５０keＶの範囲とする)で、基板表面に対して
斜め(注入角度θ＝３０〜６０°)にイオン注入する。こ
のイオン注入は、ドーズ量を等分割して、分割量を注入
する毎に順次基板１を回転させるステップ注入方式でも
良いし、常に基板を回転させつつ注入する回転注入方式
でも良い。イオン種は４９ＢＦ２ ＋でも良い。ドーズ量
は２〜５０×１０１２cm−２とする。これにより、基板
１１のチャネル領域Ｃ内でゲート電極１５の両側部１５
a,１５aの内側に相当する箇所に、基板１１よりも不純
物濃度が高い高不純物濃度領域１６(浅い部分１６a)を
形成する。なお、高不純物濃度領域１６の浅い部分１６
aは、上記加速エネルギでのイオンの射影飛程をＲpとす
ると、(Ｒpcosθ／tanθ′)だけゲート端から内側へ入
った位置に形成される。
と同一導電型のＰ型不純物である１１Ｂ＋を、上記ゲー
ト電極１５の側部１５aを貫通する所定の加速エネルギ
(３０〜１５０keＶの範囲とする)で、基板表面に対して
斜め(注入角度θ＝３０〜６０°)にイオン注入する。こ
のイオン注入は、ドーズ量を等分割して、分割量を注入
する毎に順次基板１を回転させるステップ注入方式でも
良いし、常に基板を回転させつつ注入する回転注入方式
でも良い。イオン種は４９ＢＦ２ ＋でも良い。ドーズ量
は２〜５０×１０１２cm−２とする。これにより、基板
１１のチャネル領域Ｃ内でゲート電極１５の両側部１５
a,１５aの内側に相当する箇所に、基板１１よりも不純
物濃度が高い高不純物濃度領域１６(浅い部分１６a)を
形成する。なお、高不純物濃度領域１６の浅い部分１６
aは、上記加速エネルギでのイオンの射影飛程をＲpとす
ると、(Ｒpcosθ／tanθ′)だけゲート端から内側へ入
った位置に形成される。
【００２１】次に、同図(e)に示すように、ＣＶＤ法
などによってＳiＯ２膜(Ｓi３Ｎ４膜など他の絶縁膜で
も良い。)１７を、ゲート電極１５の側部１５a,１５aを
覆うように均一な厚さd(３００〜１０００Åの範囲とす
る)に堆積する。
などによってＳiＯ２膜(Ｓi３Ｎ４膜など他の絶縁膜で
も良い。)１７を、ゲート電極１５の側部１５a,１５aを
覆うように均一な厚さd(３００〜１０００Åの範囲とす
る)に堆積する。
【００２２】次に、基板１１と異なる導電型のＮ型不
純物である７５Ａs＋を、上記ＳiＯ２膜(厚さd)１７を
貫通する程度の加速エネルギ(６０〜１８０keＶの範囲
とする)で基板表面に対して略垂直(注入角度７°)にイ
オン注入する。イオン種は３１Ｐ＋または１２２Ｓb＋
でも良い。ドーズ量は１〜７×１０１５cm−２とする。
これにより、ゲート電極１５の両側部１５a,１５aの外
側にソースドレイン領域１８を形成する。ここで、イオ
ン注入に対する実効膜厚は、平坦部ではdであるが、ゲ
ート電極１５の両側部１５a上では(t＋d／cosθ′)とな
る(その位置におけるゲート電極の垂直方向の厚さをtと
している。)。この実効膜厚の差によって、上記高不純
物濃度領域１６の浅い部分１６aとソースドレイン領域
１８の端部１８aとが、上記(Ｒpcosθ／tanθ′)程度の
距離だけ離間した状態に形成される。
純物である７５Ａs＋を、上記ＳiＯ２膜(厚さd)１７を
貫通する程度の加速エネルギ(６０〜１８０keＶの範囲
とする)で基板表面に対して略垂直(注入角度７°)にイ
オン注入する。イオン種は３１Ｐ＋または１２２Ｓb＋
でも良い。ドーズ量は１〜７×１０１５cm−２とする。
これにより、ゲート電極１５の両側部１５a,１５aの外
側にソースドレイン領域１８を形成する。ここで、イオ
ン注入に対する実効膜厚は、平坦部ではdであるが、ゲ
ート電極１５の両側部１５a上では(t＋d／cosθ′)とな
る(その位置におけるゲート電極の垂直方向の厚さをtと
している。)。この実効膜厚の差によって、上記高不純
物濃度領域１６の浅い部分１６aとソースドレイン領域
１８の端部１８aとが、上記(Ｒpcosθ／tanθ′)程度の
距離だけ離間した状態に形成される。
【００２３】このように、この作製方法によれば、ＮＵ
ＤＣ構造を構成する高不純物濃度領域１６とソースドレ
イン領域１８とをチャネル方向に離間させて形成でき
る。したがって、ドレイン領域端１８a近傍の電界を低
くすることができ、ホットキャリア注入による特性劣化
を防止することができる。また、高不純物濃度領域１６
はドレイン領域１８からの空乏層の広がりを抑制するの
で、図６に示した電界効果トランジスタと同様に、短チ
ャネル効果による特性劣化を防止することができる。ま
た、ソースドレイン領域１８はゲート電極端からオフセ
ットされるので、無効チャネル長の増大やゲート電極１
５とソースドレイン領域１８との重なりによるバンド間
トンネル電流の発生を防止することができる。
ＤＣ構造を構成する高不純物濃度領域１６とソースドレ
イン領域１８とをチャネル方向に離間させて形成でき
る。したがって、ドレイン領域端１８a近傍の電界を低
くすることができ、ホットキャリア注入による特性劣化
を防止することができる。また、高不純物濃度領域１６
はドレイン領域１８からの空乏層の広がりを抑制するの
で、図６に示した電界効果トランジスタと同様に、短チ
ャネル効果による特性劣化を防止することができる。ま
た、ソースドレイン領域１８はゲート電極端からオフセ
ットされるので、無効チャネル長の増大やゲート電極１
５とソースドレイン領域１８との重なりによるバンド間
トンネル電流の発生を防止することができる。
【００２４】また、第２の発明によれば、図４に示すよ
うに、ＬＤＤ(ライトリ・ドープト・ドレイン)構造の電
界効果トランジスタを作製することもできる。すなわ
ち、同図(a)〜(b)に示すように、まず上記工程と同様
に、基板１１上に、側部１５aが順テーパーをなす台形
状のゲート電極１５を形成する。次に、同図(c)に示す
ように、上記工程と同様に、高不純物濃度領域１６を
形成する。続いて、基板１１と異なる導電型のＮ型不純
物である３１Ｐ＋を、所定の加速エネルギ(３０〜５０k
eＶの範囲とする)で基板表面に対して略垂直(注入角度
７°)にイオン注入する。イオン種は７５Ａs＋または
１２２Ｓb＋でも良い。ドーズ量は１〜５×１０１３cm
−２とする。これにより、ゲート電極１５の側部１５a
の下から外側に延びるＮ−型ＬＤＤ領域９を形成する。
この後、同図(e)に示すように、上記工程,と同様
に、基板１１上にＳiＯ２膜などの絶縁膜１７を堆積
し、続いて、ゲート電極１５の外側にソースドレイン領
域１８を形成する。これにより、上記高不純物濃度領域
１６の浅い部分１６aとソースドレイン領域１８の端部
１８aとの間に、Ｎ−型ＬＤＤ領域１９が残された状態
となる。このＮ−型ＬＤＤ領域１９によって、ドレイン
領域端１８a近傍の電界を上述の例よりも更に低くする
ことができ、ホットキャリア注入による特性劣化を更に
抑制することができる。
うに、ＬＤＤ(ライトリ・ドープト・ドレイン)構造の電
界効果トランジスタを作製することもできる。すなわ
ち、同図(a)〜(b)に示すように、まず上記工程と同様
に、基板１１上に、側部１５aが順テーパーをなす台形
状のゲート電極１５を形成する。次に、同図(c)に示す
ように、上記工程と同様に、高不純物濃度領域１６を
形成する。続いて、基板１１と異なる導電型のＮ型不純
物である３１Ｐ＋を、所定の加速エネルギ(３０〜５０k
eＶの範囲とする)で基板表面に対して略垂直(注入角度
７°)にイオン注入する。イオン種は７５Ａs＋または
１２２Ｓb＋でも良い。ドーズ量は１〜５×１０１３cm
−２とする。これにより、ゲート電極１５の側部１５a
の下から外側に延びるＮ−型ＬＤＤ領域９を形成する。
この後、同図(e)に示すように、上記工程,と同様
に、基板１１上にＳiＯ２膜などの絶縁膜１７を堆積
し、続いて、ゲート電極１５の外側にソースドレイン領
域１８を形成する。これにより、上記高不純物濃度領域
１６の浅い部分１６aとソースドレイン領域１８の端部
１８aとの間に、Ｎ−型ＬＤＤ領域１９が残された状態
となる。このＮ−型ＬＤＤ領域１９によって、ドレイン
領域端１８a近傍の電界を上述の例よりも更に低くする
ことができ、ホットキャリア注入による特性劣化を更に
抑制することができる。
【００２５】図５は、第３の発明の一実施例の電界効果
トランジスタの作製過程を示している。この例では、Ｎ
ＵＤＣ構造を有しないＮチャネル絶縁ゲート型電界効果
トランジスタを作製する。なお、Ｎチャネル型に限らず
Ｐチャネル型にも適用可能である。
トランジスタの作製過程を示している。この例では、Ｎ
ＵＤＣ構造を有しないＮチャネル絶縁ゲート型電界効果
トランジスタを作製する。なお、Ｎチャネル型に限らず
Ｐチャネル型にも適用可能である。
【００２６】まず、同図(a)に示すように、Ｐ型シリ
コン基板２１上にゲート絶縁膜２２を形成する。
コン基板２１上にゲート絶縁膜２２を形成する。
【００２７】次に、基板２１のチャネル領域Ｃ上に、
矩形状の断面を有し、膜厚１０００〜２０００Åのポリ
シリコン膜からなるゲート電極２３を形成する。
矩形状の断面を有し、膜厚１０００〜２０００Åのポリ
シリコン膜からなるゲート電極２３を形成する。
【００２８】次に、基板２１上に、ＣＶＤ法により、
ゲート電極２３の側部を覆うように絶縁膜(ＳiＯ２膜,
Ｓi３Ｎ４膜など)２４を堆積する。絶縁膜２４はゲート
電極２３よりも厚く堆積する。そして、同図(b)に示す
ように、等方性エッチングを行って上記絶縁膜２４を加
工して、ゲート絶縁膜２２の表面とゲート電極２４の側
面とに接し、かつ凹状に湾曲した斜面を有するゲート側
壁２４aを形成する。このとき、ゲート側壁２４aのゲー
ト電極２３側の部分の厚さを５００〜１０００Åに設定
する。
ゲート電極２３の側部を覆うように絶縁膜(ＳiＯ２膜,
Ｓi３Ｎ４膜など)２４を堆積する。絶縁膜２４はゲート
電極２３よりも厚く堆積する。そして、同図(b)に示す
ように、等方性エッチングを行って上記絶縁膜２４を加
工して、ゲート絶縁膜２２の表面とゲート電極２４の側
面とに接し、かつ凹状に湾曲した斜面を有するゲート側
壁２４aを形成する。このとき、ゲート側壁２４aのゲー
ト電極２３側の部分の厚さを５００〜１０００Åに設定
する。
【００２９】次に、同図(c)に示すように、基板２１
と異なる導電型の不純物である７５Ａs＋を、上記ゲー
ト側壁２４aのゲート電極２３側の部分を貫通する程度
の加速エネルギ(８０〜１８０keＶの範囲とする)で基板
表面に対して略垂直(注入角度７°)にイオン注入する。
なお、イオン種は３１Ｐ＋や１２２Ｓb＋でも良い。こ
れにより、ゲート電極２３の外側にソースドレイン領域
２５を形成する。ソースドレイン領域２５の接合深さ
は、ゲート側壁２４aの下のチャネル領域Ｃ側で浅くな
る一方、チャネル領域Ｃから遠い側で上に凸のカーブを
描いて急速に深い状態となる。
と異なる導電型の不純物である７５Ａs＋を、上記ゲー
ト側壁２４aのゲート電極２３側の部分を貫通する程度
の加速エネルギ(８０〜１８０keＶの範囲とする)で基板
表面に対して略垂直(注入角度７°)にイオン注入する。
なお、イオン種は３１Ｐ＋や１２２Ｓb＋でも良い。こ
れにより、ゲート電極２３の外側にソースドレイン領域
２５を形成する。ソースドレイン領域２５の接合深さ
は、ゲート側壁２４aの下のチャネル領域Ｃ側で浅くな
る一方、チャネル領域Ｃから遠い側で上に凸のカーブを
描いて急速に深い状態となる。
【００３０】このように、この第３の発明によれば、チ
ャネル領域Ｃ近傍でソースドレイン領域２５の接合深さ
を浅くできるので、ソースドレイン領域２５全体を浅く
したのと同様に、短チャネル効果による特性劣化を改善
できる。また、チャネル領域Ｃから離れるにつれてソー
スドレイン領域２５の深さが上に凸のカーブを描いて急
速に深くなるので、単にソースドレイン領域全体を浅く
した場合に比して拡散抵抗を小さくすることができる。
したがって、ＮＵＤＣ構造を構成しない状態で、他の原
因による特性劣化を招くことなく、簡単に短チャネル効
果を抑制することができる。
ャネル領域Ｃ近傍でソースドレイン領域２５の接合深さ
を浅くできるので、ソースドレイン領域２５全体を浅く
したのと同様に、短チャネル効果による特性劣化を改善
できる。また、チャネル領域Ｃから離れるにつれてソー
スドレイン領域２５の深さが上に凸のカーブを描いて急
速に深くなるので、単にソースドレイン領域全体を浅く
した場合に比して拡散抵抗を小さくすることができる。
したがって、ＮＵＤＣ構造を構成しない状態で、他の原
因による特性劣化を招くことなく、簡単に短チャネル効
果を抑制することができる。
【００３１】
【発明の効果】以上より明らかなように、第１の発明の
電界効果トランジスタの作製方法は、幹部と縁部とから
なる逆Ｔ字上の断面を有するゲート電極を形成し、斜め
方向にイオン注入して上記ゲート電極の幹部の下にＮＵ
ＤＣ構造を構成する高不純物濃度領域を形成した後、ゲ
ート電極の縁部上に上記幹部に接する側壁を形成し、こ
のゲート電極の側壁および縁部を貫通しない所定の加速
エネルギでイオン注入して上記ゲート電極の両縁部の外
側にソースドレイン領域を形成しているので、上記高不
純物濃度領域とソースドレイン領域とをチャネル方向に
離間させて形成することができる。したがって、短チャ
ネル効果による特性劣化を防止できる上、ドレイン領域
端近傍の電界を低くすることができ、ホットキャリア注
入による特性劣化を防止することができる。
電界効果トランジスタの作製方法は、幹部と縁部とから
なる逆Ｔ字上の断面を有するゲート電極を形成し、斜め
方向にイオン注入して上記ゲート電極の幹部の下にＮＵ
ＤＣ構造を構成する高不純物濃度領域を形成した後、ゲ
ート電極の縁部上に上記幹部に接する側壁を形成し、こ
のゲート電極の側壁および縁部を貫通しない所定の加速
エネルギでイオン注入して上記ゲート電極の両縁部の外
側にソースドレイン領域を形成しているので、上記高不
純物濃度領域とソースドレイン領域とをチャネル方向に
離間させて形成することができる。したがって、短チャ
ネル効果による特性劣化を防止できる上、ドレイン領域
端近傍の電界を低くすることができ、ホットキャリア注
入による特性劣化を防止することができる。
【００３２】また、第２の発明の電界効果トランジスタ
の作製方法は、側部が順テーパーをなす台形状の断面を
有するゲート電極を形成し、斜め方向にイオン注入して
上記ゲート電極の両側部の内側に相当する箇所にＮＵＤ
Ｃ構造を構成する高不純物濃度領域を形成した後、基板
上に所定の厚さの絶縁膜を堆積し、この絶縁膜を貫通す
る程度の加速エネルギでイオン注入して上記ゲート電極
の両側部の外側にソースドレイン領域を形成しているの
で、上記高不純物濃度領域とソースドレイン領域とをチ
ャネル方向に離間させて形成することができる。したが
って、短チャネル効果による特性劣化を防止できる上、
ドレイン領域端近傍の電界を低くすることができ、ホッ
トキャリア注入による特性劣化を防止することができ
る。
の作製方法は、側部が順テーパーをなす台形状の断面を
有するゲート電極を形成し、斜め方向にイオン注入して
上記ゲート電極の両側部の内側に相当する箇所にＮＵＤ
Ｃ構造を構成する高不純物濃度領域を形成した後、基板
上に所定の厚さの絶縁膜を堆積し、この絶縁膜を貫通す
る程度の加速エネルギでイオン注入して上記ゲート電極
の両側部の外側にソースドレイン領域を形成しているの
で、上記高不純物濃度領域とソースドレイン領域とをチ
ャネル方向に離間させて形成することができる。したが
って、短チャネル効果による特性劣化を防止できる上、
ドレイン領域端近傍の電界を低くすることができ、ホッ
トキャリア注入による特性劣化を防止することができ
る。
【００３３】また、第３の発明の電界効果トランジスタ
の作製方法は、ゲート絶縁膜上に矩形状の断面を有する
ゲート電極を形成し、上記ゲート絶縁膜の表面と上記ゲ
ート電極の側面とに接し、かつ凹状に湾曲した斜面を有
するゲート側壁を形成した後、このゲート側壁のゲート
電極側の部分を貫通する程度の加速エネルギで基板表面
に対して略垂直にイオン注入して、上記ゲート電極の外
側に、上記ゲート側壁の下のチャネル領域側で接合深さ
が浅くなる一方、上記チャネル領域から遠い側で接合深
さが深くなるソースドレイン領域を形成しているので、
ソースドレイン領域全体を浅くしたのと同様に、短チャ
ネル効果による特性劣化を改善することができる。ま
た、チャネル領域から離れるにつれてソースドレイン領
域の深さが上に凸のカーブを描いて急速に深くなるの
で、単にソースドレイン領域全体を浅くした場合に比し
て拡散抵抗を小さくすることができる。したがって、Ｎ
ＵＤＣ構造を構成しない状態で、他の原因による特性劣
化を招くことなく、簡単に短チャネル効果を抑制するこ
とができる。
の作製方法は、ゲート絶縁膜上に矩形状の断面を有する
ゲート電極を形成し、上記ゲート絶縁膜の表面と上記ゲ
ート電極の側面とに接し、かつ凹状に湾曲した斜面を有
するゲート側壁を形成した後、このゲート側壁のゲート
電極側の部分を貫通する程度の加速エネルギで基板表面
に対して略垂直にイオン注入して、上記ゲート電極の外
側に、上記ゲート側壁の下のチャネル領域側で接合深さ
が浅くなる一方、上記チャネル領域から遠い側で接合深
さが深くなるソースドレイン領域を形成しているので、
ソースドレイン領域全体を浅くしたのと同様に、短チャ
ネル効果による特性劣化を改善することができる。ま
た、チャネル領域から離れるにつれてソースドレイン領
域の深さが上に凸のカーブを描いて急速に深くなるの
で、単にソースドレイン領域全体を浅くした場合に比し
て拡散抵抗を小さくすることができる。したがって、Ｎ
ＵＤＣ構造を構成しない状態で、他の原因による特性劣
化を招くことなく、簡単に短チャネル効果を抑制するこ
とができる。
【００３４】また、第４の発明の電界効果トランジスタ
は、幹部と縁部とからなる逆Ｔ字状の断面を有するゲー
ト電極を備えるとともに、ゲート電極の幹部の下にそれ
ぞれ浅く形成されて、その幹部の下で上記チャネル領域
の表面に達し、上記ゲート電極の縁部の下で深くなり、
上記ゲート電極の外側領域まで連なり、かつ上記ソース
ドレイン領域から離間した状態に、基板と同一導電型で
基板よりも不純物濃度が高い高不純物濃度領域を備えて
いるので、短チャネル効果による特性劣化を防止できる
上、ドレイン領域端近傍の電界を低くすることができ、
ホットキャリア注入による特性劣化を防止することがで
きる。
は、幹部と縁部とからなる逆Ｔ字状の断面を有するゲー
ト電極を備えるとともに、ゲート電極の幹部の下にそれ
ぞれ浅く形成されて、その幹部の下で上記チャネル領域
の表面に達し、上記ゲート電極の縁部の下で深くなり、
上記ゲート電極の外側領域まで連なり、かつ上記ソース
ドレイン領域から離間した状態に、基板と同一導電型で
基板よりも不純物濃度が高い高不純物濃度領域を備えて
いるので、短チャネル効果による特性劣化を防止できる
上、ドレイン領域端近傍の電界を低くすることができ、
ホットキャリア注入による特性劣化を防止することがで
きる。
【００３５】また、第５の発明の電界効果トランジスタ
は、側部が順テーパーをなす台形状の断面を有するゲー
ト電極を備えるとともに、ゲート電極の両側部の内側に
相当する箇所の下にそれぞれ浅く形成されて、その箇所
の下で上記チャネル領域の表面に達し、上記ゲート電極
の両側部の下で深くなり、上記ゲート電極の外側領域ま
で連なり、かつ上記ソースドレイン領域から離間した状
態に、基板と同一導電型で基板よりも不純物濃度が高い
高不純物濃度領域を備えているので、短チャネル効果に
よる特性劣化を防止できる上、ドレイン領域端近傍の電
界を低くすることができ、ホットキャリア注入による特
性劣化を防止することができる。
は、側部が順テーパーをなす台形状の断面を有するゲー
ト電極を備えるとともに、ゲート電極の両側部の内側に
相当する箇所の下にそれぞれ浅く形成されて、その箇所
の下で上記チャネル領域の表面に達し、上記ゲート電極
の両側部の下で深くなり、上記ゲート電極の外側領域ま
で連なり、かつ上記ソースドレイン領域から離間した状
態に、基板と同一導電型で基板よりも不純物濃度が高い
高不純物濃度領域を備えているので、短チャネル効果に
よる特性劣化を防止できる上、ドレイン領域端近傍の電
界を低くすることができ、ホットキャリア注入による特
性劣化を防止することができる。
【図１】 第１の発明の一実施例の電界効果トランジス
タの作製過程を示す図である。
タの作製過程を示す図である。
【図２】 第１の発明の他の実施例の電界効果トランジ
スタの作製過程を示す図である。
スタの作製過程を示す図である。
【図３】 第２の発明の一実施例の電界効果トランジス
タの作製過程を示す図である。
タの作製過程を示す図である。
【図４】 第２の発明の他の実施例の電界効果トランジ
スタの作製過程を示す図である。
スタの作製過程を示す図である。
【図５】 第３の発明の一実施例の電界効果トランジス
タの作製過程を示す図である。
タの作製過程を示す図である。
【図６】 従来のＮＵＤＣ構造を有する電界効果トラン
ジスタを示す図である。
ジスタを示す図である。
１,１１,２１ Ｐ型シリコン基板 ２,１２,２２ ゲート絶縁膜 ３,１３ Ｎ＋型ポリシリコン膜 ４,１４ レジスト ５,１５,２３ ゲート電極 ５e 縁部 ５t 幹部 １５a 側部 ６,１６ 高不純物濃度領域 ７ 側壁 ８,１８,２５ ソースドレイン領域 ９,１９ Ｎ−型ＬＤＤ領域 １７,２４ 絶縁膜 ２４a ゲート側壁
フロントページの続き (56)参考文献 特開 平３−218639（ＪＰ，Ａ) 特開 平２−31463（ＪＰ，Ａ) 特開 平１−123474（ＪＰ，Ａ) 特開 昭62−219965（ＪＰ，Ａ) 特開 昭63−131576（ＪＰ，Ａ) 特開 平３−46370（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78
Claims (5)
- 【請求項１】 半導体基板のチャネル領域上に、幹部と
縁部とからなる逆Ｔ字状の断面を有するゲート電極を形
成する工程と、 上記基板と同一導電型の不純物を、上記ゲート電極の縁
部を貫通する所定の加速エネルギで基板表面に対して斜
めにイオン注入して、上記チャネル領域内で上記ゲート
電極の幹部の下に、上記基板よりも不純物濃度が高い高
不純物濃度領域を形成する工程と、 上記ゲート電極の縁部の上に、絶縁膜からなり上記幹部
に接する側壁を形成する工程と、 上記基板と異なる導電型の不純物を、上記ゲート電極の
側壁および縁部を貫通しない所定の加速エネルギで基板
表面に対して略垂直にイオン注入して、上記ゲート電極
の両縁部の外側にソースドレイン領域を形成する工程を
有することを特徴とする電界効果トランジスタの作製方
法。 - 【請求項２】 半導体基板のチャネル領域上に、側部が
順テーパーをなす台形状の断面を有するゲート電極を形
成する工程と、 上記基板と同一導電型の不純物を、上記ゲート電極の側
部を貫通する所定の加速エネルギで基板表面に対して斜
めにイオン注入して、上記チャネル領域で上記ゲート電
極の両側部の内側に相当する箇所に上記基板よりも不純
物濃度が高い高不純物濃度領域を形成する工程と、 上記基板上に、上記ゲート電極の両側部を覆うように均
一な厚さで絶縁膜を堆積する工程と、 上記基板と異なる導電型の不純物を、上記絶縁膜を貫通
する程度の加速エネルギで基板表面に対して略垂直にイ
オン注入して、上記ゲート電極の両側部の外側にソース
ドレイン領域を形成する工程を有することを特徴とする
電界効果トランジスタの作製方法。 - 【請求項３】 半導体基板の表面にゲート絶縁膜を形成
する工程と、 上記半導体基板のチャネル領域上に、矩形状の断面を有
するゲート電極を形成する工程と、 上記基板上に絶縁性材料を堆積した後、等方性エッチン
グを行って、その絶縁性材料からなり、上記ゲート絶縁
膜の表面と上記ゲート電極の側面とに接し、かつ凹状に
湾曲した斜面を有するゲート側壁を形成する工程と、 上記基板と異なる導電型の不純物を、上記ゲート側壁の
ゲート電極側の部分を貫通する程度の加速エネルギで基
板表面に対して略垂直にイオン注入して、上記ゲート電
極の外側に、上記ゲート側壁の下のチャネル領域側で接
合深さが浅くなる一方、上記チャネル領域から遠い側で
接合深さが深くなるソースドレイン領域を形成する工程
を有することを特徴とする電界効果トランジスタの作製
方法。 - 【請求項４】 半導体基板のチャネル領域上にゲート絶
縁膜を介して幹部と縁部とからなる逆Ｔ字状の断面を有
するゲート電極を備え、 上記ゲート電極の両縁部の外側の基板表面に上記基板と
異なる導電型のソースドレイン領域を備え、 上記ゲート電極の幹部の下にそれぞれ浅く形成されて、
その幹部の下で上記チャネル領域の表面に達し、上記ゲ
ート電極の縁部の下で深くなり、上記ゲート電極の外側
領域まで連なり、かつ上記ソースドレイン領域から離間
した状態に、上記基板と同一導電型で上記基板よりも不
純物濃度が高い高不純物濃度領域を備え、 上記チャネル領域のうち上記高不純物濃度領域間の部分
は上記高不純物濃度領域よりもしきい値電圧が小さい こ
とを特徴とする電界効果トランジスタ。 - 【請求項５】 半導体基板のチャネル領域上にゲート絶
縁膜を介して側部が順テーパーをなす台形状の断面を有
するゲート電極を備え、 上記ゲート電極の両側部の外側の基板表面に上記基板と
異なる導電型のソースドレイン領域を備え、上記 ゲート電極の両側部の内側に相当する箇所の下にそ
れぞれ浅く形成されて、その箇所の下で上記チャネル領
域の表面に達し、上記ゲート電極の両側部の下で深くな
り、上記ゲート電極の外側領域まで連なり、かつ上記ソ
ースドレイン領域から離間した状態に、上記基板と同一
導電型で上記基板よりも不純物濃度が高い高不純物濃度
領域を備え、上記チャネル領域のうち上記高不純物濃度領域間の部分
は上記高不純物濃度領域よりもしきい値電圧が小さい こ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01766392A JP3307972B2 (ja) | 1992-02-03 | 1992-02-03 | 電界効果トランジスタの作製方法および電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01766392A JP3307972B2 (ja) | 1992-02-03 | 1992-02-03 | 電界効果トランジスタの作製方法および電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218078A JPH05218078A (ja) | 1993-08-27 |
| JP3307972B2 true JP3307972B2 (ja) | 2002-07-29 |
Family
ID=11950096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01766392A Expired - Fee Related JP3307972B2 (ja) | 1992-02-03 | 1992-02-03 | 電界効果トランジスタの作製方法および電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307972B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523194B1 (ko) * | 1995-10-16 | 2006-06-07 | 니폰 펀더리 가부시키가이샤 | 반도체장치및그제조방법 |
| US6762085B2 (en) * | 2002-10-01 | 2004-07-13 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a high performance and low cost CMOS device |
-
1992
- 1992-02-03 JP JP01766392A patent/JP3307972B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218078A (ja) | 1993-08-27 |
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