JP2002043436A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ポケット層とソース、ドレインとのバラツキ
を抑制し、ＭＯＳＦＥＴの電気特性のバラツキをなく
す。 【解決手段】 ゲート電極６、１４をマスクとしてイオ
ン注入を行い、ｎ^-型層１９及びｎ^-型層を形成する。続
いて、ｎチャネルＭＯＳＦＥＴ側をレジストによってマ
スクしたのち、イオン注入を行いｎ^-型層を反転させて
ｐ^-型層１１を形成する。さらに、再びレジストをマス
クとしたイオン注入を行いｎ^-型ポケット層１２を形成
する。その後、ゲート電極６、１４の側面にサイドウォ
ール７、１５を形成し、ｐ型不純物とｎ型不純物を交互
にイオン注入して、ソース８、１６・ドレイン９、１７
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｎチャネルＭＯＳ
ＦＥＴとｐチャネルＭＯＳＦＥＴとを１つの共通基板に
形成する半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、ＬＤＤ（Lightly Doped Drai
n）構造を有するｎチャネルＭＯＳＦＥＴとｎ^-型ポケッ
ト構造を有するｐチャネルＭＯＳＦＥＴとを１つの共通
基板に形成した半導体装置の製造方法として、特開平２
−２２８６２号公報に示されるものがある。この従来公
報に示される半導体装置の断面構成を図５に示す。この
従来公報においては、共通マスクを用いたイオン注入に
よってｎチャネルＭＯＳＦＥＴのｎ^-型層１０１とｐチ
ャネルＭＯＳＦＥＴのｎ^-型ポケット層１０２とを同時
に形成したのち、ゲート電極１０３、１０４の側面にサ
イドウォール１０５、１０６を形成し、その後、ｎチャ
ネルＭＯＳＦＥＴのｎ⁺型ソース１０７、ドレイン１０
８とｐチャネルＭＯＳＦＥＴのｐ⁺型ソース１０９、ド
レイン１１０とを順に形成することで、上記構造の半導
体装置を製造している。

【０００３】

【発明が解決しようとする課題】しかしながら、ｐチャ
ネルＭＯＳＦＥＴにおいては、サイドウォール１０６形
成後にｐ⁺型ソース１０９、ドレイン１１０を形成して
いるため、サイドウォール幅のバラツキによってｎ^-型
ポケット層１０２とｐ⁺型ソース１０９、ドレイン１１
０との形成位置がばらつき、ｎ^-型ポケット層１０２と
ｐ⁺型ソース１０９、ドレイン１１０とのバランスによ
って決定される電気特性（特にしきい値電圧）がばらつ
くという問題がある。

【０００４】また、素子の微細化が進むと、ショートチ
ャネル効果抑制のために、ｎチャネルＭＯＳＦＥＴに関
してはｎ^-型層１０１の接合深さを浅くするか、若しく
は不純物濃度を低くする必要があり、ｐチャネルＭＯＳ
ＦＥＴに関してはｎ^-型ポケット層１０２の接合深さを
深くしてｐ⁺型ソース１０９、ドレイン１１０とのオフ
セット量を大きくするか、若しくはｎ^-型ポケット層１
０２の不純物濃度を高くする必要がある。しかしなが
ら、ｎチャネルＭＯＳＦＥＴのｎ^-型層１０１とｐチャ
ネルＭＯＳＦＥＴのｎ^-型ポケット層１０２とを同時に
形成したのでは、両ＭＯＳＦＥＴのショートチャネル効
果を十分に抑制することができないという問題がある。

【０００５】さらに、ｐチャネルＭＯＳＦＥＴにおいて
ショートチャネル効果を抑制するために、ｎ^-型ポケッ
ト層１０２の接合深さを深くするか、若しくは不純物濃
度を高くすると、ｐ⁺型ソース１０９、ドレイン１１０
の接合容量が増大するという問題がある。

【０００６】本発明は上記点に鑑みて、ポケット層とソ
ース、ドレインとのバラツキを抑制し、ＭＯＳＦＥＴの
電気特性のバラツキをなくすことを目的とする。また、
両ＭＯＳＦＥＴのショートチャネル効果を抑制できるよ
うにすることも目的とする。さらに、ソース、ドレイン
層における接合容量の増大を防止することも目的とす
る。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板として、第
１のＭＯＳＦＥＴが形成される領域に第２導電型ウェル
領域（２）が形成されていると共に、第２のＭＯＳＦＥ
Ｔが形成される領域に第１導電型ウェル領域（３）が形
成されてなる基板を用意する工程と、第２導電型ウェル
領域に第１のゲート絶縁膜（５）を介して第１のゲート
電極（６）を形成すると共に、第１導電型ウェル領域に
第２のゲート絶縁膜（１３）を介して第２のゲート電極
（１４）を形成する工程と、第１、第２のゲート電極を
マスクとして、半導体基板の上面から第２導電型ウェル
領域及び第１導電型ウェル領域に第２導電型不純物をイ
オン注入し、第１、第２のゲート電極の両側に第２導電
型の第１の電界緩和層を形成する工程と、第２のＭＯＳ
ＦＥＴが形成される領域をマスク材料で覆う工程と、マ
スク材料及び第１のゲート電極をマスクとして、半導体
基板の上面から第２導電型ウェル領域に第１導電型不純
物をイオン注入し、第１の電界緩和層を反転させて第２
の電界緩和層を形成する工程と、マスク材料及び第１の
ゲート電極をマスクとして、半導体基板の上面から第２
導電型ウェル領域に第２導電型不純物をイオン注入し、
第１のゲート電極の下方に位置する第２導電型ウェル領
域の表層部をチャネル領域（１０）とすると、第２の電
界緩和層よりもチャネル領域側に位置する第２導電型ポ
ケット層を形成する工程と、第１、第２のゲート電極の
側面にサイドウォール（７、１５）を形成する工程と、
第１のゲート電極及びサイドウォールをマスクとして第
１導電型不純物を注入し、第１のゲート電極の両側にソ
ース（８）・ドレイン（９）を形成することを特徴とし
ている。

【０００８】このような製法により、ポケット層とソー
ス、ドレインとのバラツキを抑制して、ＭＯＳＦＥＴの
電気特性のバラツキをなせると共に、両ＭＯＳＦＥＴの
ショートチャネル効果を抑制できるようにでき、さら
に、ソース、ドレインにおける接合容量の増大を防止で
きる構造の半導体装置を製造できる。

【０００９】請求項２に記載の発明においては、第１の
電界緩和層を形成する工程と、第２の電界緩和層を形成
する工程においては、第１の電界緩和層の接合深さが第
２の電界緩和層の接合深さ以下となるようにすることを
特徴としている。このようにすることで、第１の電界緩
和層を打ち消して第２の電界緩和層を形成することがで
きる。

【００１０】請求項３に記載の発明においては、第１の
電界緩和層を形成する工程と、第２導電型ポケット層を
形成する工程においては、第１の電界緩和層の接合深さ
が第２導電型ポケット層の接合深さよりも浅くなるよう
にすることを特徴としている。このようにすることで、
第１、第２のＭＯＳＦＥＴのショートチャネル効果を抑
制することができる。

【００１１】請求項４に記載の発明においては、第２導
電型ポケット層を形成する工程と、ソース・ドレインを
形成する工程においては、第２導電型ポケット層の接合
深さがソース・ドレインの接合深さと同等になるように
することを特徴としている。このようにすることで、ソ
ース・ドレインにおける接合容量の増大を防止できると
共に第１のＭＯＳＦＥＴのショートチャネル効果を抑制
することができる。

【００１２】請求項５に記載の発明においては、第２導
電型ポケット層を形成する工程と、第２の電界緩和層を
形成する工程においては、第２導電型ポケット層の接合
深さが第２の電界緩和層よりも深くなっていることを特
徴としている。このようにすることで、第１のＭＯＳＦ
ＥＴのショートチャネル効果を抑制することができる。

【００１３】請求項６に記載の発明においては、第２の
電界緩和層を形成する工程では、半導体基板に対して所
定の注入角度を有するイオン注入を行うことで第２の電
界緩和層を形成し、第２導電型ポケット層を形成する工
程では、第２の電界緩和層を形成する際のイオン注入と
ほぼ同等の注入角度のイオン注入を行うことで第２導電
型ポケット層を形成することを特徴としている。

【００１４】このように、第２の電界緩和層と第２導電
型ポケット層とをほぼ同等の注入角度のイオン注入によ
って形成することで、第１のゲート電極の形状のバラツ
キによる第２の電界緩和層と第２導電型ポケット層の形
成位置のバラツキをなくすことができる。

【００１５】請求項７に記載の発明においては、第２の
電界緩和層を形成する工程もしくは第２導電型ポケット
層を形成する工程において、ソース・ドレインの配列方
向をＸ方向、半導体基板の主表面に平行な面においてＸ
方向と垂直な方向をＹ方向、半導体基板の主表面に垂直
を成すと共にＸ方向及びＹ方向に垂直を成す方向をＺ方
向とすると、Ｚ方向の軸に対して成すチルト角λとＺ方
向の軸を中心としてＹ方向の軸に対して成すツイスト角
θとを共に有した斜めイオン注入によって第２の電界緩
和層もしくは第２導電型ポケット層を形成することを特
徴としている。

【００１６】このように、チルト角λ及びツイスト角θ
を共に有したイオン注入によって第２の電界緩和層もし
くは第２導電型ポケット層を形成することで、軸チャネ
リングや面チャネリングを低減することができる。

【００１７】請求項８に記載の発明においては、チルト
角λを１０度以上にすることを特徴としている。このよ
うにすることで、第１のゲート電極の形状に関わらず第
２の電界緩和層もしくは第２導電型ポケット層の形成位
置のバラツキを少なくすることができる。また、請求項
９に記載の発明においては、チルト角λを、隣接するゲ
ート電極もしくはフォトレジストの影によるイオン注入
されない領域が第１のゲート電極に重ならない角度以下
にすることを特徴としている。このようにすることで、
第２の電界緩和層もしくは第２導電型ポケット層の形成
位置のバラツキを抑制することができる。

【００１８】請求項１０に記載の発明においては、ツイ
スト角θを２２度程度とすることを特徴としている。こ
のようにすれば、より好適に面チャネリングを低減する
ことが可能である。

【００１９】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２０】

【発明の実施の形態】（第１実施形態）本発明の一実施
形態を適用して製造した半導体装置としてのＣＭＯＳト
ランジスタの断面構成を図１に示す。以下、図１に基づ
きＣＭＯＳトランジスタの構造について説明する。

【００２１】ＣＭＯＳトランジスタは、シリコン基板１
内のｎ^-型ウェル領域２に形成されたｐチャネルＭＯＳ
トランジスタと、ｐ^-型ウェル領域３に形成されたｎチ
ャネルＭＯＳトランジスタとから構成されている。ｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタはシリコン基板１の上部に形成されたＬＯＣＯＳ酸
化膜４によって素子分離されている。

【００２２】ｎ^-型ウェル領域２は、接合深さ１．６μ
ｍ程度、不純物濃度６×１０¹⁶／ｃｍ³で構成されてい
る。このｎ^-型ウェル領域２上には、厚さ８５Å程度の
ゲート酸化膜５を介してゲート電極６が形成されてい
る。このゲート電極６の側面には、サイドウォール（側
壁酸化膜）７が備えられている。

【００２３】また、ゲート電極６の両側にはｐ⁺型拡散
層からなるソース８・ドレイン９が形成されている。こ
れらソース８、ドレイン９は接合深さ０．１５μｍ、不
純物濃度５×１０¹⁹／ｃｍ³で構成されている。これら
ソース８・ドレイン９の間には、深さ０．０９μｍ、不
純物濃度１×１０¹⁷／ｃｍ³で構成されたチャネル領域
１０が設定されている。

【００２４】そして、ソース８・ドレイン９のチャネル
領域１０側には、接合深さ０．１０μｍ、不純物濃度２
×１０¹⁸／ｃｍ³で構成された第２の電界緩和層として
のｐ^-型層１１が形成されていると共に、接合深さ０．
１５μｍ、不純物濃度４×１０ ¹⁷／ｃｍ³で構成された
ｎ^-型ポケット層１２がｐ^-型層１１を囲むように形成さ
れている。つまり、ｎ^-型ポケット層１２とソース８・
ドレイン９との間にｐ^-型層１１を形成した構成として
いる。

【００２５】一方、ｐ^-型ウェル領域３は、接合深さ
１．６μｍ程度、不純物濃度２×１０^{1 7}／ｃｍ³で構成
されている。このｐ^-型ウェル領域３上には、厚さ８５
Å程度のゲート酸化膜１３を介してゲート電極１４が形
成されている。このゲート電極１４の側面には、サイド
ウォール１５が備えられている。

【００２６】また、ゲート電極１４の両側にはｎ⁺型拡
散層からなるソース１６・ドレイン１７が形成されてい
る。これらソース１６・ドレイン１７は接合深さ０．１
４μｍ、不純物濃度５×１０²⁰／ｃｍ³で構成されてい
る。これらソース１６・ドレイン１７の間には、深さ
０．０９μｍ、不純物濃度１×１０¹⁷／ｃｍ³で構成さ
れたチャネル領域１８が設定されている。

【００２７】そして、ソース１６、ドレイン１７のチャ
ネル領域１８側には、上記したｐチャネルＭＯＳＦＥＴ
のｐ^-型層１１とほぼ同等の深さを有する第１の電界緩
和層としてのｎ^-型層１９が不純物物濃度４×１０¹⁷／
ｃｍ³で形成されている。

【００２８】このように構成されたＣＭＯＳトランジス
タにおいては、ｐチャネルＭＯＳＦＥＴのｐ^-型層１
１、ｎ^-型ポケット層１２、及びソース８・ドレイン９
と、ｎチャネルＭＯＳＦＥＴのｎ^-型層１９との接合深
さが上記した深さとなっているが、これらは以下の〜
の関係が満たされるように決定されている。

【００２９】ｎ^-型層１９の接合深さがｎ^-型ポケット
層１２の接合深さよりも浅くなるようにしている。すな
わち、ｎ^-型層１９とｎ^-型ポケット層１２とを比較し、
ｎ^-型層１９の方の接合深さを浅く、若しくは低濃度と
することでｎチャネルＭＯＳＦＥＴのショートチャネル
効果を抑制でき、ｎ^-型ポケット層１２の状の接合深さ
を深く、若しくは高濃度にすることでｐチャネルＭＯＳ
ＦＥＴのショートチャネル効果を抑制できるため、本関
係を満たすようにしている。

【００３０】ｎ^-型層１９の接合深さがｐ^-型層１１の
接合深さ以下となるようにしている。すなわち、ｐ^-型
層１１を形成する前に、ｐチャネルＭＯＳＦＥＴ形成領
域にもｎ^-型層１９と共にｎ^-型層２０（後述する図２
（ｂ）参照）が形成されるが、このｎ^-型層２０を打ち
消してｐ^-型層１１を形成する必要があるため、本関係
を満たすようにしている。

【００３１】ｎ^-型ポケット層１２とソース８・ドレ
イン９とがほぼ同等の接合深さとなるようにしている。
すなわち、ｎ^-型ポケット層１２をソース８・ドレイン
９よりも深くすると接合容量が増大し、逆に浅くすると
ショートチャネル効果の抑制が弱くなるため、本関係を
満たすようにしている。

【００３２】ｎ^-型ポケット層１２の接合深さがｐ^-型
層１１の接合深さよりも深くなるようにしている。すな
わち、ｎ^-型ポケット層１２よりもｐ^-型層１１の方が接
合深さが深くなると、ショートチャネル効果が抑制でき
なくなるため、本関係を満たすようにしている。

【００３３】次に、上記構成を有するＣＭＯＳトランジ
スタの製造工程を図２に示す。以下、図２に基づいてＣ
ＭＯＳトランジスタの製造方法を説明する。

【００３４】〔図２（ａ）に示す工程〕まず、シリコン
基板を用意し、フォトリソグラフィ工程を用いて、ｐチ
ャネルＭＯＳＦＥＴが形成される領域にｎ^-型ウェル領
域２を形成すると共に、ｎチャネルＭＯＳＦＥＴが形成
される領域にｐ^-型ウェル領域３を形成する。

【００３５】次に、公知のＬＯＣＯＳ酸化を行い、ｐチ
ャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとがＬＯ
ＣＯＳ酸化膜４によって素子分離されるようにする。そ
して、ゲート酸化によってｎ^-型ウェル領域２及びｐ^-型
ウェル領域３上にゲート酸化膜５、１３を形成したの
ち、チャネル領域１０、１８が設定される領域に、しき
い値ＶＴ調整用のボロン（Ｂ⁺）のイオン注入を行う。
これにより、チャネル領域１０、１８が設定される領域
が、深さ０．０９μｍ、不純物濃度１×１０¹⁷／ｃｍ³
で構成される。

【００３６】なお、ここでは図示していないが、ｎチャ
ネルＭＯＳＦＥＴのショートチャネル効果をさらに抑制
するために、チャネル領域１８の直下にｐ^-型ウェル領
域３より高い濃度のｐ型層を形成する場合もある。

【００３７】〔図２（ｂ）に示す工程〕ゲート酸化膜
５、１３の表面上にポリシリコン層を成膜したのち不純
物をドーピングするか、もしくは不純物がドーピングさ
れたポリシリコン層を成膜したのち、ポリシリコン層を
パターニングしてゲート電極６、１４を形成する。続い
て、ゲート電極６、１４の表面を必要に応じて酸化した
のち、シリコン基板１の上面からリン（Ｐ）をイオン注
入することで、ｎ^-型ウェル領域２とｐ^-型ウェル領域３
との双方におけるゲート電極６、１４の両側にｎ^-型層
１９、２０を形成する。

【００３８】このときの条件としては、例えば加速電圧
４０ｋｅＶ、ドーズ量２．２×１０ ¹³／ｃｍ²のイオン
注入条件としている。これにより、ｎ^-型層１９、２０
が深さ０．１０μｍ、不純物物濃度４×１０¹⁷／ｃｍ³
で形成される。

【００３９】このイオン注入条件は、ｎチャネルＭＯＳ
ＦＥＴにおけるｎ^-型層１９が最適な接合深さ、不純物
濃度となる条件であり、この時にはｐチャネルＭＯＳＦ
ＥＴにおけるｎ^-型層２０は必ずしもポケット層として
使用するのに最適な接合深さ、不純物濃度となっていな
い。

【００４０】〔図２（ｃ）に示す工程〕フォトレジスト
２１によってｎチャネルＭＯＳＦＥＴが形成される領域
上を覆った後、フォトレジストをマスクとして、シリコ
ン基板１の上面からＢＦ₂をイオン注入することで、ｎ^-
型ウェル領域２におけるゲート電極６の両側に形成され
たｎ^-型層２０の導電型を反転させ、ｐ^-型層１１を形成
する。

【００４１】このとき、ｎ^-型層２０よりもｐ^-型層１１
が深く形成されるような加速電圧でイオン注入を行って
おり、例えば加速電圧４０ｋｅＶ、ドーズ量７．２×１
０¹³／ｃｍ²のイオン注入条件としている。これによ
り、ｐ^-型層１１が接合深さ０．１０μｍ、不純物濃度
２×１０¹⁸／ｃｍ³で形成される。

【００４２】なお、このｐ^-型層１１が浅く形成される
ほどショートチャネル効果に強くなるが、ｎ^-型層２０
よりも浅いとｎ^-型層２０を打ち消せなくなるため、ｐ^-
型層１１の深さとしてはｎ^-型層２０と同等若しくはそ
れより深くなり、かつｎ^-型ポケット層１２よりも浅く
なるのが良い。

【００４３】次に、再びフォトレジストをマスクとし
て、シリコン基板１の上面からリンをイオン注入するこ
とで、ｎ^-型ウェル領域２におけるゲート電極の両側
に、ｐ^-型層１１よりも接合深さが深いｎ^-型ポケット層
１２を形成する。

【００４４】このとき、イオン注入の加速電圧をｐ^-型
層１１形成時よりも大きくしており、ｎ^-型ポケット層
１２がｐ^-型層１１よりもチャネル領域１０側に位置す
るようにしている。例えば、加速電圧７０ｋｅＶ、ドー
ズ量３．０×１０¹³／ｃｍ²のイオン注入条件としてい
る。これにより、ｎ^-型ポケット層１２が接合深さ０．
１５μｍ、不純物濃度４×１０¹⁷／ｃｍ³で形成され
る。

【００４５】また、この後の工程は図示していないが、
フォトレジストを除去した後、酸化膜の堆積及び酸化膜
のエッチバック等の公知の手法により、ゲート電極６、
１４の側面にサイドウォール７、１５を形成する。

【００４６】そして、フォトレジストによってｎチャネ
ルＭＯＳＦＥＴが形成される領域上を覆い、このフォト
レジストをマスクとして、シリコン基板１の上面からボ
ロン又はＢＦ₂をイオン注入することで、接合深さ０．
１５μｍ、不純物濃度５×１０¹⁹／ｃｍ³のソース８・
ドレイン９を形成する。

【００４７】さらに、フォトレジストを除去した後、今
度はフォトレジストによってｐチャネルＭＯＳＦＥＴが
形成される領域上を覆い、このフォトレジストをマスク
として、シリコン基板１の上面からヒ素（Ａｓ）をイオ
ン注入することで、接合深さ０．１４μｍ、不純物濃度
５×１０²⁰／ｃｍ³のソース１６、ドレイン１７を形成
する。これにより、図１に示す構造のＣＭＯＳトランジ
スタが形成される。

【００４８】このように構成されたＣＭＯＳトランジス
タにおいては、ｎ^-型ポケット層１２とソース８・ドレ
イン９との間にｐ^-型層１１を形成しているため、ｐチ
ャネルＭＯＳＦＥＴの電気特性が主にｎ^-型ポケット層
１２とｐ^-型層１１のバランスで制御され、サイドウォ
ール７の幅がばらついても電気特性はばらつかない。

【００４９】さらに、ゲート電極６の形状のバラツキに
よってｎ^-型ポケット層１２とｐ^-型層１１の形成位置に
バラツキが生じ得るが、ｎ^-型ポケット層１２を形成す
る際のリンのイオン注入角度とｐ^-型層１１を形成する
際のボロン又はＢＦ₂のイオン注入角度をほぼ同じにす
ると、ゲート電極６の形状のバラツキが両イオン注入に
同様に影響し、結果的にｎ^-型ポケット層１２とｐ^-型層
１１の形成位置のバラツキをなくすことができる。

【００５０】また、ｎ^-型層１９をｎチャネルＭＯＳＦ
ＥＴのショートチャネル効果の抑制とホットキャリア劣
化阻止に対して最適な濃度分布にでき、さらにｐチャネ
ルＭＯＳＦＥＴに対してはｎ^-型層１９と共に形成され
るｎ^-型層２０がｐ^-型層１１によって打ち消されるた
め、ｎ^-型層２０による影響がない。そして、ｎ^-型ポケ
ット層１２の濃度もｐチャネルＭＯＳＦＥＴのショート
チャネル効果抑制に最適な濃度分布にできるので、両Ｍ
ＯＳＦＥＴに対してショートチャネル効果の抑制を行う
ことができる。

【００５１】また、従来と比べて不純物濃度が低く、接
合深さが浅いｐ^-型層１１とｎ^-型ポケット層１２とによ
ってｐチャネルＭＯＳＦＥＴの電気特性を制御している
ため、従来よりもｎ^-型ポケット層１２の不純物濃度を
低くできると共に接合深さを浅くでき、ソース８・ドレ
イン９における接合容量の増大を抑制できる。さらに、
ｎ^-型ポケット層１２の接合深さをソース８・ドレイン
９の接合深さよりも浅くすると、ソース８・ドレイン９
における接合容量を大幅に低減することも可能である。

【００５２】このように、ｎ^-型ポケット層１２とソー
ス８・ドレイン９との間にｐ^-型層１１を形成する場
合、上記した従来の製造工程と比べて、ｐ^-型層１１の
形成用のイオン注入工程、ｎ^-型ポケット層１２の形成
用のフォトリソグラフィ工程及びイオン注入工程が増え
ることになるが、ＣＭＯＳトランジスタの製造工程の増
加を最小限に抑えつつ、上記効果を得ることができる。

【００５３】（第２実施形態）上記第１実施形態に示し
たｐ^-型層１１やｎ^-型ポケット層１２、ｎ^-型層１９及
びｎ^-型層を形成する際の斜めイオン注入を本実施形態
のように行っても良い。

【００５４】図３を用いて本実施形態における斜めイオ
ン注入の方法を説明する。ただし、ここではｐ^-型層１
１の斜めイオン注入を例に挙げて説明する。

【００５５】図３（ａ）はイオン注入の角度の詳細を説
明するための図であり、（ｂ）は図１に示す断面の面内
で見たときの注入角度を説明するための図である。

【００５６】図３（ａ）に示すように、シリコン基板１
の主表面のうち、ソース８・ドレイン９の配列方向（つ
まり図１に示す断面の切断方向と平行な方向）をＸ方
向、このＸ方向と垂直な方向をＹ方向とし、シリコン基
板１の主表面に垂直な方向をＺ方向としている。この図
に示すように、イオン注入の方向とＺ方向の軸とが成す
角度をチルト角λ、Ｚ方向の軸を中心としてイオン注入
の方向とＹ方向の軸とが成す角度をツイスト角θとする
と、本実施形態では、チルト角λとツイスト角θとを適
宜選択することによって、イオン注入の注入角度を設定
している。これは、チルト角λを設けることにより軸チ
ャネリングを防止でき、ツイスト角θを設けることによ
り面チャネリングを防止できるからである。

【００５７】さらに、本実施形態では、ゲート電極６、
１４の形状との関係から斜めイオン注入のチルト角λを
１０度以上に設定している。

【００５８】すなわち、ゲート電極６、１４が逆テーパ
形状となるような場合、換言すればシリコン基板１の表
面側から裏面側の方向に向かうに連れてゲート電極６、
１４の幅が狭くなるような場合には、この形状による影
響を受けてイオン注入によって形成される不純物層（例
えばｐ^-型層１１等）の形成位置にバラツキが発生し
て、しきい値電圧ＶＴのバラツキが発生し得る。このた
め、ゲート電極６、１４の逆テーパ形状に関わらず、上
記形成位置のバラツキがあまり発生しない条件の斜めイ
オン注入を行うのが望ましいといえる。

【００５９】このゲート電極６、１４の逆テーパ形状の
角度と斜めイオン注入条件との関係を調べたところ、図
４に示す結果が得られた。ただし、ここでは、ツイスト
角θを、一般的に面チャネリング防止として有効とされ
ている２２度に固定し、チルト角λを変化させて、逆テ
ーパ形状の角度に対するしきい値電圧ＶＴのバラツキを
調べた。

【００６０】その結果、チルト角が１０度以上になる
と、しきい値電圧ＶＴのバラツキが非常に小さくなるの
である。しかしながら、その反面、チルト角λを大きく
し過ぎると後述する問題が発生し得ることから、チルト
角λには上限が存在し、その角度以下にチルト角λを設
定するのが好ましい。その問題とは、チルト角λを大き
くし過ぎると、隣接するゲート電極もしくはフォトレジ
ストの影によるイオン注入されない領域がゲート電極
６、１４と重なり、イオン注入によって形成される不純
物層（例えばｐ^-型層１１）の形成位置にバラツキが発
生して、しきい値電圧ＶＴのバラツキが発生し得ること
である。そのため、チルト角λはイオン注入されない領
域がゲート電極６、１４と重ならない、好ましくは０．
１μｍ程度以上離れた角度に設定する必要がある。

【００６１】なお、このようにチルト角λとツイスト角
θを共に有した斜めイオン注入とした場合においても、
図３（ｂ）に示すように、実質的には、Ｘ方向とＺ方向
とによって形成される平面においてイオン注入の方向と
Ｚ方向の軸とが成す角度αに基づき、ｐ^-型層１１の接
合深さや横方向における形成位置が決定される。このた
め、角度αに基づいてチルト角λ及びツイスト角θが最
適となるようにイオン注入条件を設定すればよい。

【００６２】（他の実施形態）上記実施形態において、
ｐ型半導体とｎ型半導体とを逆にした半導体装置におい
ても本発明を適用することができる。

【００６３】また、上記実施形態では、各不純物層の濃
度の一例を示してあるが、これに限るものではない。例
えば、ｎ^-型ウェル領域２は接合深さ１．０〜３．０μ
ｍ、不純物濃度１×１０¹⁶〜９×１０¹⁷ｃｍ³、ソース
８・ドレイン９は０．１０〜０．２０μｍ、不純物濃度
１×１０¹⁹〜５×１０²⁰／ｃｍ³、ｐ^-型層１１は０．０
５〜０．１５μｍ程度、不純物濃度１×１０¹⁷〜５×１
０¹⁸／ｃｍ³、ｎ^-型ポケット層１２は０．１０〜０．２
０μｍ程度、不純物濃度１×１０¹⁷〜５×１０ ¹⁸／ｃｍ
³程度の範囲とするのが好ましい。また、ｐ^-型ウェル領
域３は１．０〜３．０μｍ、不純物濃度１×１０¹⁶〜４
×１０¹⁷／ｃｍ³、ソース１６・ドレイン１７は０．１
０〜０．２０μｍ程度、不純物濃度１×１０¹⁹〜５×１
０²⁰／ｃｍ³、ｎ^-型層１９は０．０５〜０．１５μｍ程
度、不純物濃度１×１０¹⁷〜５×１０¹⁸／ｃｍ³程度の
範囲とするのが好ましい。

【００６４】なお、上記実施形態では、ｎ^-型層１９、
２０を形成した後にｐ^-型層１１を形成するようにして
いるが、順番は問わない。また、上記実施形態ではｐ^-
型層１１を形成した後にｎ^-型ポケット層１２を形成す
るようにしているが、順番は問わない。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるＣＭＯＳトラン
ジスタの断面構成を示す図である。

【図２】図１に示すＣＭＯＳトランジスタの製造工程を
示す図である。

【図３】（ａ）はイオン注入の角度の詳細を説明するた
めの図であり、（ｂ）は図１に示す断面の面内で見たと
きの注入角度を説明するための図である。

【図４】ゲート電極６、１４の逆テーパ形状の角度とチ
ルト角λとの関係を示す図である。

【図５】従来のＣＭＯＳトランジスタの断面構成を示す
図である。

【符号の説明】

１…シリコン基板、２…ｎ^-型ウェル領域、３…ｐ^-型ウ
ェル領域、５、１３…ゲート酸化膜、６、１４…ゲート
電極、７、１５…サイドウォール、８、１６…ソース、
９、１７…ドレイン、１１…ｐ^-型層、１２…ｎ^-型ポケ
ット層、１９…ｎ^-型層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/265 ６０４ Ｈ０１Ｌ 21/265 Ｖ (72)発明者 堅田 満孝 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F048 AC03 BA01 BB15 BC06 BD04 BE03 BG01 BG12 DA24

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１）に第１導電型チャネル
   を形成する第１のＭＯＳＦＥＴと第２導電型チャネルを
   形成する第２のＭＯＳＦＥＴとを共に形成する半導体装
   置の製造方法において、 前記半導体基板として、前記第１のＭＯＳＦＥＴが形成
   される領域に第２導電型ウェル領域（２）が形成されて
   いると共に、第２のＭＯＳＦＥＴが形成される領域に第
   １導電型ウェル領域（３）が形成されてなる基板を用意
   する工程と、 前記第２導電型ウェル領域に第１のゲート絶縁膜（５）
   を介して第１のゲート電極（６）を形成すると共に、前
   記第１導電型ウェル領域に第２のゲート絶縁膜（１３）
   を介して第２のゲート電極（１４）を形成する工程と、 前記第１、第２のゲート電極をマスクとして、前記半導
   体基板の上面から前記第２導電型ウェル領域及び前記第
   １導電型ウェル領域に第２導電型不純物をイオン注入
   し、前記第１、第２のゲート電極の両側に第２導電型の
   第１の電界緩和層（１９）を形成する工程と、 前記第２のＭＯＳＦＥＴが形成される領域をマスク材料
   で覆う工程と、 前記マスク材料及び前記第１のゲート電極をマスクとし
   て、前記半導体基板の上面から前記第２導電型ウェル領
   域に第１導電型不純物をイオン注入し、前記第１の電界
   緩和層を反転させて第２の電界緩和層（１１）を形成す
   る工程と、 前記マスク材料及び前記第１のゲート電極をマスクとし
   て、前記半導体基板の上面から前記第２導電型ウェル領
   域に第２導電型不純物をイオン注入し、前記第１のゲー
   ト電極の下方に位置する前記第２導電型ウェル領域の表
   層部をチャネル領域（１０）とすると、前記第２の電界
   緩和層よりも前記チャネル領域側に位置する第２導電型
   ポケット層（１２）を形成する工程と、 前記第１、第２のゲート電極の側面にサイドウォール
   （７、１５）を形成する工程と、 前記第１のゲート電極及び前記サイドウォールをマスク
   として第１導電型不純物を注入し、前記第１のゲート電
   極の両側にソース（８）・ドレイン（９）を形成する工
   程とを有していることを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 前記第１の電界緩和層を形成する工程
   と、前記第２の電界緩和層を形成する工程においては、
   前記第１の電界緩和層の接合深さが前記第２の電界緩和
   層の接合深さ以下となるようにすることを特徴とする請
   求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第１の電界緩和層を形成する工程
   と、前記第２導電型ポケット層を形成する工程において
   は、前記第１の電界緩和層の接合深さが前記第２導電型
   ポケット層の接合深さよりも浅くなるようにすることを
   特徴とする請求項１又は２に記載の半導体装置の製造方
   法。
4. 【請求項４】 前記第２導電型ポケット層を形成する工
   程と、前記ソース・ドレインを形成する工程において
   は、前記第２導電型ポケット層の接合深さが前記ソース
   ・ドレインの接合深さと同等になるようにすることを特
   徴とする請求項１乃至３のいずれか１つに記載の半導体
   装置の製造方法。
5. 【請求項５】 前記第２導電型ポケット層を形成する工
   程と、前記第２の電界緩和層を形成する工程において
   は、前記第２導電型ポケット層の接合深さが前記第２の
   電界緩和層よりも深くなっていることを特徴とする請求
   項１乃至４のいずれか１つに記載の半導体装置の製造方
   法。
6. 【請求項６】 前記第２の電界緩和層を形成する工程で
   は、前記半導体基板に対して所定の注入角度を有するイ
   オン注入を行うことで前記第２の電界緩和層を形成し、 前記第２導電型ポケット層を形成する工程では、前記第
   ２の電界緩和層を形成する際のイオン注入とほぼ同等の
   注入角度のイオン注入を行うことで前記第２導電型ポケ
   ット層を形成することを特徴とする請求項１乃至５のい
   ずれか１つに記載の半導体装置の製造方法。
7. 【請求項７】 前記第２の電界緩和層を形成する工程も
   しくは前記第２導電型ポケット層を形成する工程におい
   て、前記ソース・ドレインの配列方向をＸ方向、前記半
   導体基板の主表面に平行な面において前記Ｘ方向と垂直
   な方向をＹ方向、前記半導体基板の主表面に垂直を成す
   と共に前記Ｘ方向及び前記Ｙ方向に垂直を成す方向をＺ
   方向とすると、前記Ｚ方向の軸に対して成すチルト角λ
   と前記Ｚ方向の軸を中心として前記Ｙ方向の軸に対して
   成すツイスト角θとを共に有した斜めイオン注入によっ
   て前記第２の電界緩和層もしくは前記第２導電型ポケッ
   ト層を形成することを特徴とする請求項１乃至６のいず
   れか１つに記載の半導体装置の製造方法。
8. 【請求項８】 前記チルト角λを１０度以上にすること
   を特徴とする請求項７に記載の半導体装置の製造方法。
9. 【請求項９】 前記チルト角λを、隣接するゲート電極
   もしくはフォトレジストの影によるイオン注入されない
   領域が前記第１のゲート電極に重ならない角度以下にす
   ることを特徴とする請求項７又は８に記載の半導体装置
   の製造方法。
10. 【請求項１０】 前記ツイスト角θを２２度程度とする
    ことを特徴とする請求項７乃至９のいずれか１つに記載
    の半導体装置の製造方法。