JPH10229134A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

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JPH10229134A
JPH10229134A JP9300815A JP30081597A JPH10229134A JP H10229134 A JPH10229134 A JP H10229134A JP 9300815 A JP9300815 A JP 9300815A JP 30081597 A JP30081597 A JP 30081597A JP H10229134 A JPH10229134 A JP H10229134A
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region
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impurity
semiconductor
semiconductor region
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JP9300815A
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Hisao Asakura
久雄 朝倉
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ｎチャネル形のＭＩＳトランジスタおよびｐ
チャネル形のＭＩＳトランジスタを同一半導体基板上に
設ける構造を有する半導体集積回路装置の製造工程を低
減する。 【解決手段】 同一のフォトレジストをマスクとして半
導体基板１にｎチャネル形のＭＯＳ・ＦＥＴ３ｎのソー
ス・ドレイン領域、短チャネル効果抑制用のｎ-形半導
体領域４ｎおよびｎウエル給電領域１０ｎの形成用の不
純物イオンを注入する工程と、同一のフォトレジストを
マスクとして半導体基板１にｐチャネル形のＭＯＳ・Ｆ
ＥＴ３ｐのソース・ドレイン領域、短チャネル効果抑制
用のｐ- 形半導体領域４ｐおよびｐウエル給電領域１０
ｐの形成用の不純物イオンを注入する工程とを設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、ｎチャネル形のＭＩＳ（Metal Insulator Semicond
uctor)トランジスタおよびｐチャネル形のＭＩＳトラン
ジスタを同一半導体基板に設ける構造を有する半導体集
積回路装置の製造技術に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】ＭＩＳトランジスタの集積度および駆動
能力を向上させるには、ＭＩＳトランジスタの微細化が
有効であるため、近年は、その微細化が急速に進められ
ている。
【０００３】しかし、ＭＩＳトランジスタが微細化され
る一方で、電源電圧は一定であるため素子内部の電界強
度が増大する結果、短チャネル効果等のような素子特性
に悪影響を及ぼす種々の問題が発生している。
【０００４】この短チャネル効果は、チャネル長の縮小
に伴ってドレイン電圧の影響がゲート電極直下にも及ぶ
ことにより、半導体基板表面のポテンシャルが引き下げ
られ、しきい電圧の変動（低下）や実行チャネル長の減
少を招く等、種々の悪影響を及ぼす現象である。
【０００５】この短チャネル効果がさらに著しくなる
と、ドレイン電流をゲート電圧により制御できなくな
る、いわゆるパンチスルーが生じ、ソース・ドレイン間
のリーク電流が増大してしまう問題が生じる。このパン
チスルーは、例えばＤＲＡＭ（Dynamic Random Access
Memory）の転送ゲートにおいて、記憶保持の劣化を引き
起こす。
【０００６】このような問題を回避する技術としては、
例えばＭＩＳトランジスタのソース領域およびドレイン
領域のチャネル側端部に、チャネルの不純物と同一導電
形の高不純物濃度の半導体領域を設ける技術について開
示されている。なお、このようなパンチスルー抑制技術
については、例えば特開平５−１３６４０４号公報に記
載がある。
【０００７】また、ｎチャネル形ＭＩＳＦＥＴ（以下ｎ
ＭＯＳと称す）とｐチャネル形ＭＩＳＦＥＴ（以下ｐＭ
ＯＳと称す）で構成されたＣＭＯＳにおいて、パンチス
ルー抑制のために、いわゆるポケットイオン注入領域を
設けたＣＭＯＳの製法が特開平８−１１１４６１号公報
に開示されている。
【０００８】この公報には、以下の製法が開示されてい
る。ｎＭＯＳとｐＭＯＳのゲート電極を形成した後に、
ｎＭＯＳ形成領域を露出しｐＭＯＳ形成領域を覆う第１
マスクを形成し、この第１マスクを用いてｎＭＯＳの低
濃度拡散層を形成するためのイオン注入と、この低濃度
拡散層の先端を覆うようにｐ形の不純物をイオン注入す
る。次に、ｐＭＯＳ形成領域を露出しｎＭＯＳ形成領域
を覆う第２マスクを形成し、この第２マスクを用いてｐ
ＭＯＳの低濃度拡散層を形成するためのイオン注入と、
この低濃度拡散層の先端を覆うようにｎ形の不純物をイ
オン注入する。その次に、ゲート電極の側壁にサイドウ
ォールスペーサを形成する。次にｎＭＯＳ形成領域を露
出しｐＭＯＳ形成領域を覆う第３マスクを形成し、この
第３マスクを用いてｎＭＯＳの高濃度拡散層を形成する
ためのイオン注入を行う。次にｐＭＯＳ形成領域を露出
しｎＭＯＳ形成領域を覆う第４マスクを形成し、この第
４マスクを用いてｐＭＯＳの高濃度拡散層を形成するた
めのイオン注入を行う。
【０００９】以上の製法により、ＬＤＤ構造とパンチス
ルー防止用のポケットイオン注入領域を有するＣＭＯＳ
が提供される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記イ
オン注入のためには最低限４枚のマスクが必要である。
【００１１】したがって、４回のフォトリソグラフィ工
程が必要となり、フォトマスクの数およびフォトレジス
トの形成および除去工程が多いという問題がある。
【００１２】また、フォトレジストの形成および除去工
程数が増加するため、半導体集積回路装置の製造プロセ
スが複雑になるとともに、異物付着率が高くなる結果、
半導体集積回路装置の歩留りおよび信頼性が低下してし
まう問題が生じる。
【００１３】本発明の目的は、ｎチャネル形のＭＩＳト
ランジスタおよびｐチャネル形のＭＩＳトランジスタを
同一半導体基板上に設ける構造を有する半導体集積回路
装置の製造工程を低減することのできる技術を提供する
ことにある。
【００１４】また、本発明の他の目的は、ｎチャネル形
のＭＩＳトランジスタおよびｐチャネル形のＭＩＳトラ
ンジスタを同一半導体基板上に設ける構造を有する半導
体集積回路装置の製造工程で用いるフォトマスクの枚数
を低減することのできる技術を提供することにある。
【００１５】さらに、本発明の他の目的は、ｎチャネル
形のＭＩＳトランジスタおよびｐチャネル形のＭＩＳト
ランジスタを同一半導体基板上に設ける構造を有する半
導体集積回路装置の歩留りおよび信頼性を向上させるこ
とのできる技術を提供することにある。
【００１６】さらに、本発明の他の目的は、メモリセル
選択用ＭＩＳＦＥＴと容量素子とが直列接続されたメモ
リセルを有するＤＲＡＭを含む半導体集積回路装置の製
造工程を低減するための技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明の半導体集積回路装置の製造方法
は、半導体基板上にｎチャネル形のＭＩＳトランジスタ
およびｐチャネル形のＭＩＳトランジスタを形成してな
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板にｐウエルおよびｎウエルを形成する工程
と、（ｂ）前記半導体基板上に、ｐチャネル形のＭＩＳ
トランジスタ形成領域およびｐウエル給電領域を被覆
し、かつ、ｎチャネル形のＭＩＳトランジスタ形成領域
およびｎウエル給電領域を露出させる第１マスクを形成
する工程と、（ｃ）前記第１マスクから露出した領域の
半導体基板にｎ+ 形半導体領域を形成するためのｎ形不
純物を導入する工程と、（ｄ）前記第１マスクから露出
した領域の半導体基板にｐ- 形半導体領域を形成するた
めのｐ形不純物を半導体基板の主面に対して斜め方向か
ら導入する工程と、（ｅ）前記半導体基板上に、ｎチャ
ネル形のＭＩＳトランジスタ形成領域およびｎウエル給
電領域を被覆し、かつ、ｐチャネル形のＭＩＳトランジ
スタ形成領域およびｐウエル給電領域を露出させる第２
マスクを形成する工程と、（ｆ）前記第２マスクから露
出した領域の半導体基板にｐ+ 形半導体領域を形成する
ためのｐ形不純物を導入する工程と、（ｇ）前記第２マ
スクから露出した領域の半導体基板にｎ- 形半導体領域
を形成するためのｎ形不純物を半導体基板の主面に対し
て斜め方向から導入する工程とを有するものである。
【００２０】また、本発明の半導体集積回路装置の製造
方法は、（ａ）前記第１マスクから露出した領域の半導
体基板にｎ- 形半導体領域を形成するためのｎ形不純物
を導入する工程と、（ｂ）前記第２マスクから露出した
領域の半導体基板にｐ- 形半導体領域を形成するための
ｐ形不純物を導入する工程とを有するものである。
【００２１】また、本発明の半導体集積回路装置の製造
方法は、（ａ）前記第１マスクの形成工程に際して前記
半導体基板のメモリセル領域も被覆するように第１マス
クを形成する工程と、（ｂ）前記第２マスクの形成工程
に際して前記半導体基板のメモリセル領域においてウエ
ル給電領域以外が被覆されるように第２マスクを形成す
る工程とを有するものである。
【００２２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板にｐ形の第１半導体領域とｎ形の第
２半導体領域とを有し、前記ｐ形の第１半導体領域に
は、ｎチャネル形ＭＩＳ・ＦＥＴを有し、前記ｎ形の第
２半導体領域には、ｐチャネル形ＭＩＳ・ＦＥＴを有す
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板の主面上にゲート絶縁膜を形成する工程と、
（ｂ）前記ｐ形の第１半導体領域および前記ｎ形の第２
半導体領域の主面上の前記ゲート絶縁膜上に、側壁を有
するゲート電極を形成する工程と、（ｃ）前記ゲート電
極の側壁に側壁絶縁膜を形成する工程と、（ｄ）前記半
導体基板上に、前記ｎチャネル形ＭＩＳ・ＦＥＴ形成領
域が露出され、前記ｐチャネル形ＭＩＳ・ＦＥＴ形成領
域が覆われるする第１マスクを形成する工程と、（ｅ）
前記半導体基板において前記第１マスクから露出した領
域に、第３半導体領域を形成するためのｐ形の第１不純
物、第４半導体領域を形成するためのｎ形の第２不純物
および第５半導体領域を形成するためのｎ形の第３不純
物をイオン打ち込みする工程と、（ｆ）前記半導体基板
上に、前記ｐチャネル形ＭＩＳ・ＦＥＴ形成領域が露出
され、前記ｎチャネル形ＭＩＳ・ＦＥＴ形成領域が覆わ
れるする第２マスクを形成する工程と、（ｇ）前記半導
体基板において前記第２マスクから露出した領域に、第
６半導体領域を形成するためのｎ形の第４不純物、第７
半導体領域を形成するためのｐ形の第５不純物および第
８半導体領域を形成するためのｐ形の第６不純物をイオ
ン打ち込みする工程とを有するものである。
【００２３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板にｐ形の第１半導体領域とｎ形の第
２半導体領域とｐ形の第９半導体領域を有し、前記ｐ形
の第１半導体領域には、ｎチャネル形ＭＩＳ・ＦＥＴと
前記ｐ形の第１半導体領域に第１固定電位を供給するた
めの第１給電領域とを有し、前記ｎ形の第２半導体領域
には、ｐチャネル形ＭＩＳ・ＦＥＴと前記ｎ形の第２半
導体領域に第２固定電位を供給するための第２給電領域
とを有し、前記ｐ形の第９半導体領域には、メモリセル
領域と前記ｐ形の第９半導体領域に第３固定電位を供給
するための第３給電領域とを有する半導体集積回路装置
の製造方法であって、（ａ）前記半導体基板の主面上に
ゲート絶縁膜を形成する工程と、（ｂ）前記ｐ形の第１
半導体領域、前記ｎ形の第２半導体領域および前記ｐ形
の第９半導体領域の主面上の前記ゲート絶縁膜上に、側
壁を有するゲート電極を形成する工程と、（ｃ）前記ゲ
ート電極の側壁に側壁絶縁膜を形成する工程と、（ｄ）
前記半導体基板上に、前記ｎチャネル形ＭＩＳ・ＦＥＴ
形成領域と前記第２給電領域とが露出され、前記ｐチャ
ネル形ＭＩＳ・ＦＥＴ形成領域と前記第１給電領域と前
記第３給電領域と前記メモリセル領域とが覆われる第１
マスクを形成する工程と、（ｅ）前記半導体基板におい
て前記第１マスクから露出した領域に、第３半導体領域
を形成するためのｐ形の第１不純物、第４半導体領域を
形成するためのｎ形の第２不純物および第５半導体領域
を形成するためのｎ形の第３不純物をイオン打ち込みす
る工程と、（ｆ）前記半導体基板上に、前記ｐチャネル
形ＭＩＳ・ＦＥＴ形成領域と前記第１給電領域と前記第
３給電領域とが露出され、前記ｎチャネル形ＭＩＳ・Ｆ
ＥＴ形成領域と前記第２給電領域と前記メモリセル領域
とが覆われる第２マスクを形成する工程と、（ｇ）前記
半導体基板において前記第２マスクから露出した領域
に、第６半導体領域を形成するためのｎ形の第４不純
物、第７半導体領域を形成するためのｐ形の第５不純物
および第８半導体領域を形成するためのｐ形の第６不純
物をイオン打ち込みする工程とを有し、前記ｎ形の第３
不純物は、前記ｐ形の第１不純物よりも深い位置にイオ
ン打ち込みし、前記ｐ形の第６不純物は、前記ｎ形の第
４不純物よりも深い位置にイオン打ち込みするものであ
る。
【００２４】また、本発明の半導体集積回路装置の製造
方法は、前記ｎ形の第３不純物は、前記ｎ形の第２不純
物よりも高濃度にイオン打ち込みし、前記ｐ形の第６不
純物は、前記ｐ形の第５不純物よりも高濃度にイオン打
ち込みするものである。
【００２５】また、本発明の半導体集積回路装置の製造
方法は、前記ｎ形の第３不純物は、前記半導体基板の主
面に対して垂直または垂直な方向に対して第１の傾きを
持ってイオン打ち込みし、前記ｐ形の第１不純物および
ｎ形の第２不純物は、前記半導体基板の主面に対して垂
直な方向に対して第２の傾きを持ってイオン打ち込み
し、前記第２の傾きは、前記第１の傾きよりも大きく、
前記ｐ形の第６不純物は、前記半導体基板の主面に対し
て垂直または垂直な方向に対して第３の傾きを持ってイ
オン打ち込みし、前記ｎ形の第４不純物およびｐ形の第
５不純物は、前記半導体基板の主面に対して垂直な方向
に対して第４の傾きを持ってイオン打ち込みし、前記第
４の傾きは、前記第３の傾きよりも大きいものである。
【００２６】また、本発明の半導体集積回路装置の製造
方法は、前記第１給電領域および第３給電領域におい
て、前記第８半導体領域は、前記第６半導体領域および
第７半導体領域を覆うように形成され、前記第２給電領
域において、前記第５半導体領域は、前記第３半導体領
域および第４半導体領域を覆うように形成されているも
のである。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２８】（実施の形態１）図１は本発明の半導体集
積回路装置の要部断面図、図２は図１の半導体集積回路
装置のウエル給電領域における半導体領域の分布を示す
グラフ図、図３は本発明者が検討したウエル給電領域に
おける半導体領域の分布を示すグラフ図、図４〜図１１
は図１の半導体集積回路装置の製造工程中における要部
断面図である。
【００２９】図１に示す半導体基板１は、例えばｐ- 形
のシリコン（Ｓｉ）単結晶からなり、その上部には、ｐ
ウエルＰＷおよびｎウエルＮＷが形成されている。
【００３０】このｐウエルＰＷには、例えばｐ形不純物
のホウ素が含有されている。また、ｎウエルＮＷには、
例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含有され
ている。
【００３１】また、半導体基板１の上部には、例えば二
酸化シリコン（ＳｉＯ2)からなる素子分離部２が形成さ
れている。この素子分離部２は、半導体基板１の上部に
掘られた溝２ａ内に絶縁膜（分離膜）２ｂが埋設されて
形成されている。その素子分離部２の上面は、半導体基
板１の主面と一致するように平坦化されている。
【００３２】素子分離部２に囲まれたｐウエルＰＷおよ
びｎウエルＮＷには、例えばｎチャネル形のＭＯＳ・Ｆ
ＥＴ（以下、ｎＭＯＳという）３ｎおよびｐチャネル形
のＭＯＳ・ＦＥＴ（以下、ｐＭＯＳという）３ｐが形成
されている。なお、このｎＭＯＳ３ｎおよびｐＭＯＳ３
ｐによってＣＭＯＳ（Complimentary MOS)回路が形成さ
れている。
【００３３】ｎＭＯＳ３ｎは、ｐウエルＰＷの上部に互
いに離間して形成された一対のｎ形半導体領域３ｎｌ
と、半導体基板１上に形成されたゲート絶縁膜３ｎｉ
と、その上に形成されたゲート電極３ｎｇとを有してい
る。なお、一対のｎ形半導体領域３ｎｌの間にｎＭＯＳ
３ｎのチャネル領域が形成される。
【００３４】このｎ形半導体領域３ｎｌは、ｎＭＯＳ３
ｎのソース・ドレイン領域を形成するための領域であ
り、チャネル領域側に配置された不純物濃度の低いｎ-
形半導体領域３ｎｌａと、その外側に配置された不純物
濃度の高いｎ+ 形半導体領域３ｎｌｂとを有している。
【００３５】ｎ- 形半導体領域３ｎｌａおよびｎ+ 形半
導体領域３ｎｌｂには、例えばｎ形不純物のリンまたは
Ａｓが含有されている。ｎ形半導体領域３ｎｌのチャネ
ル側端部には短チャネル抑制用のｐ- 形半導体領域４ｐ
が形成されている。このｐ-形半導体領域４ｐには、例
えばｐ形不純物ホウ素等が含有されている。
【００３６】なお、ｎ形半導体領域３ｎｌは、半導体基
板１上の層間絶縁膜５ａに穿孔された接続孔６を通じて
電極７ａと電気的に接続されている。層間絶縁膜５ａ
は、例えばＳｉＯ2 からなる。電極７ａは、例えばタン
グステン（Ｗ）の単体膜またはＴｉ，ＴｉＮおよびＷの
積層膜（Ｔｉ／ＴｉＮ／Ｗ）からなる。
【００３７】ゲート絶縁膜３ｎｉは、例えばＳｉＯ2 か
らなる。ゲート電極３ｎｇは、例えば低抵抗ポリシリコ
ン上にタングステンシリサイド等からなるシリサイド膜
が堆積されてなる。
【００３８】なお、ゲート電極３ｎｇの上面および側面
には、例えばＳｉＯ2 からなるキャップ絶縁膜８および
サイドウォール９が形成されている。
【００３９】一方、ｐＭＯＳ３ｐは、ｎウエルＮＷの上
部に互いに離間して形成された一対のｐ形半導体領域３
ｐｌと、半導体基板１上に形成されたゲート絶縁膜３ｐ
ｉと、その上に形成されたゲート電極３ｐｇとを有して
いる。なお、一対のｐ形半導体領域３ｐｌの間にｐＭＯ
Ｓ３ｐのチャネル領域が形成される。
【００４０】このｐ形半導体領域３ｐｌは、ｐＭＯＳ３
ｐのソース・ドレイン領域を形成するための領域であ
り、チャネル領域側に配置された不純物濃度の低いｐ-
形半導体領域３ｐｌａと、その外側に配置された不純物
濃度の高いｐ+ 形半導体領域３ｐｌｂとを有している。
【００４１】ｐ- 形半導体領域３ｐｌａおよびｐ+ 形半
導体領域３ｐｌｂには、例えばｐ形不純物のホウ素が含
有されている。ｐ形半導体領域３ｎｌのチャネル側端部
には短チャネル抑制用のｎ- 形半導体領域４ｎが形成さ
れている。このｎ- 形半導体領域４ｎには、例えばｎ形
不純物のリンまたはＡｓ等が含有されている。
【００４２】なお、ｐ形半導体領域３ｐｌは、半導体基
板１上の層間絶縁膜５ａに穿孔された接続孔６を通じて
電極７ｂと電気的に接続されている。電極７ｂは、例え
ばＷの単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からな
る。
【００４３】ゲート絶縁膜３ｐｉは、例えばＳｉＯ2 か
らなる。ゲート電極３ｐｇは、例えば低抵抗ポリシリコ
ン上にタングステンシリサイド等からなるシリサイド膜
が堆積されてなる。
【００４４】なお、このｐＭＯＳ３ｐのゲート電極３ｐ
ｇの上面および側面には、例えばＳｉＯ2 からなるキャ
ップ絶縁膜５が形成されている。また、ゲート電極３ｎ
ｇ,３ｐｇの側面には、例えばＳｉＯ2 からなるサイド
ウォール９が形成されている。
【００４５】ｐウエルＰＷにおいて素子分離部２に囲ま
れた領域には、ｐウエルＰＷに所定の電圧を供給するた
めのｐウエル給電領域１０ｐが形成されている。
【００４６】ｐウエル給電領域１０ｐは、不純物濃度の
低いｐ- 形半導体領域１０ｐａと、不純物濃度の高いｐ
+ 形半導体領域１０ｐｂと、ｎ- 形半導体領域１１ｎと
を有している。
【００４７】ｐ- 形半導体領域１０ｐａおよびｐ+ 形半
導体領域１０ｐｂには、例えばｐ形不純物のホウ素が含
有されている。また、ｎ- 形半導体領域１１ｎには、例
えばｎ形不純物のリンまたはＡｓが含有されている。
【００４８】なお、ｐウエル給電領域１０ｐは、半導体
基板１上の層間絶縁膜５ａに穿孔された接続孔６を通じ
て電極７ｃと電気的に接続されている。電極７ｃは、例
えばＷの単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からな
る。
【００４９】このｐ- 形半導体領域１０ｐａと、ｐ+ 形
半導体領域１０ｐｂと、ｎ- 形半導体領域１１ｎとは、
後述するように、上記したｎＭＯＳ３ｎのｐ- 形半導体
領域３ｐｌａと、ｐ+ 形半導体領域３ｐｌｂと、ｎ- 形
半導体領域４ｎとを形成するためのイオン注入時に同一
マスクで同時に形成されている。
【００５０】このｐウエル給電領域１０ｐの半導体領域
の分布を図２に示す。ｐ- 形半導体領域１０ｐａは、最
も深い位置まで分布している。ｐ+ 形半導体領域１０ｐ
ｂは、ｐ- 形半導体領域１０ｐａよりも浅い位置まで分
布している。また、ｎ- 形半導体領域１１ｎは、ｐ+ 形
半導体領域１０ｐｂよりも浅い位置に分布している。
【００５１】ところで、図３は本発明者が検討した技術
であり、ｎ- 形半導体領域１１ｎがｐ- 形半導体領域１
０ｐａおよびｐ+ 形半導体領域１０ｐｂよりも深い位置
に分布し、ｐウエルＰＷに一部重なるように形成されて
いる。この場合は、ｐ+ 形半導体領域１０ｐｂとｐウエ
ルＰＷとの間に絶縁層が形成されるのと等価となり、ｐ
ウエルＰＷに給電できなくなってしまう。
【００５２】しかし、本実施の形態１においては、図２
に示したように、ｎ- 形半導体領域１１ｎがｐ+ 形半導
体領域１０ｐｂよりも浅い位置に分布しているため、ｐ
ウエルへの給電が可能になっている。
【００５３】図１においてｎウエルＮＷにおいて素子分
離部２に囲まれた領域には、ｎウエルＮＷに所定の電圧
を供給するためのｎウエル給電領域１０ｎが形成されて
いる。
【００５４】ｎウエル給電領域１０ｎは、不純物濃度の
低いｎ- 形半導体領域１０ｎａと、不純物濃度の高いｎ
+ 形半導体領域１０ｎｂと、ｐ- 形半導体領域１１ｐと
を有している。
【００５５】ｎ- 形半導体領域１０ｎａおよびｎ+ 形半
導体領域１０ｎｂには、例えばｎ形不純物のリンまたは
Ａｓが含有されている。また、ｐ- 形半導体領域１１ｐ
には、例えばｐ形不純物のホウ素が含有されている。
【００５６】なお、ｎウエル供給領域１０ｎは、半導体
基板１上の層間絶縁膜５ａに穿孔された接続孔６を通じ
て電極７ｄと電気的に接続されている。電極７ｄは、例
えばＷの単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からな
る。
【００５７】このｎ- 形半導体領域１０ｎａと、ｎ+ 形
半導体領域１０ｎｂと、ｐ- 形半導体領域１１ｐとは、
後述するように、上記したｎＭＯＳ３ｎのｎ- 形半導体
領域３ｎｌａと、ｎ+ 形半導体領域３ｎｌｂと、ｐ- 形
半導体領域４ｐとを形成するためのイオン注入時に同一
マスクで同時に形成されている。
【００５８】このｎウエル給電領域１０ｎの半導体領域
の分布を図２に示す。ｎ- 形半導体領域１０ｎａは、最
も深い位置まで分布している。ｎ+ 形半導体領域１０ｎ
ｂは、ｎ- 形半導体領域１０ｎａよりも浅い位置まで分
布している。また、ｐ- 形半導体領域１１ｐは、ｎ+ 形
半導体領域１０ｎｂよりも浅い位置に分布している。
【００５９】ところで、上記したｐウエル給電領域１０
ｐと同様に、本発明者が検討した図３の技術の場合は、
ｐ- 形半導体領域１１ｐがｎ- 形半導体領域１０ｎａお
よびｎ+ 形半導体領域１０ｎｂよりも深い位置に分布
し、ｎウエルＮＷに一部重なるように形成されている。
この場合は、ｎ+ 形半導体領域１０ｎｂとｎウエルＮＷ
との間に絶縁層が形成されるのと等価となり、ｎウエル
ＮＷに給電できなくなってしまう。
【００６０】しかし、本実施の形態１においては、図２
に示したように、ｐ- 形半導体領域１１ｐがｎ+ 形半導
体領域１０ｐｂよりも浅い位置に分布しているため、ｎ
ウエルへの給電が可能になっている。
【００６１】次に、本実施の形態１の半導体集積回路装
置の製造方法を図４〜図１１によって説明する。
【００６２】図４は本実施の形態１の半導体集積回路装
置の製造工程中における要部断面図である。半導体基板
１は、例えばｐ形のＳｉ単結晶からなり、その上部に
は、ｐウエルＰＷおよびｎウエルＮＷが既に形成されて
いる。
【００６３】また、半導体基板１の上部には、素子分離
部２が形成されている。この素子分離部２は、半導体基
板１に形成された溝２ａ内に、例えばＳｉＯ2 等からな
る絶縁膜２ｂが埋め込まれて形成されている。
【００６４】この素子分離部２は、例えば次のようにし
て形成されている。まず、半導体基板１の素子分離領域
に、例えばフォトリソグラフィ技術およびドライエッチ
ング技術によって溝２ａを形成する。
【００６５】続いて、溝２ａを形成した後の半導体基板
１上に、例えばＳｉＯ2 からなる絶縁膜をＣＶＤ法によ
って堆積した後、その半導体基板１の主面をＣＭＰ（Ch
emical Mechanical Polishing)技術によって平坦にす
る。これにより、溝２ａ内に絶縁膜２ｂが残るようにし
て素子分離部２を形成する。この平坦処理に際しては、
半導体基板１の主面と素子分離部２の上面との高さが一
致するように完全に平坦にする。
【００６６】素子分離部２に囲まれたｐウエルＰＷ上に
は、ゲート絶縁膜３ｎｉを介してゲート電極３ｎｇが形
成されている。ゲート絶縁膜３ｎｉは、例えばＳｉＯ2
からなり、ゲート電極３ｎｇは、例えば低抵抗ポリシリ
コン上にタングステンシリサイド等からなるシリサイド
膜が堆積されてなる。なお、ゲート電極３ｎｇの上面お
よび側面には、例えばＳｉＯ2 等からなるキャップ絶縁
膜８およびサイドウォール９が形成されている。
【００６７】また、素子分離部２に囲まれたｎウエルＮ
Ｗ上には、ゲート絶縁膜３ｐｉを介してゲート電極３ｐ
ｇが形成されている。ゲート絶縁膜３ｐｉは、例えばＳ
ｉＯ2 からなり、ゲート電極３ｐｇは、例えば低抵抗ポ
リシリコン上にタングステンシリサイド等からなるシリ
サイド膜が堆積されてなる。なお、ゲート電極３ｐｇの
上面および側面には、例えばＳｉＯ2 等からなるキャッ
プ絶縁膜８およびサイドウォール９が形成されている。
【００６８】このようなゲート絶縁膜３ｎｉ, ３ｐｉ、
ゲート電極３ｎｇ, ３ｐｇ、キャップ絶縁膜８およびサ
イドウォール９は、例えば次のように形成されている。
【００６９】まず、素子分離部２を形成した後の半導体
基板１に対して熱酸化処理を施すことにより、ｐウエル
ＰＷおよびｎウエルＮＷ上にゲート絶縁膜３ｎｉ, ３ｐ
ｉを形成する。
【００７０】続いて、半導体基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜上に、例えばタングステンシリサイ
ド等からなる導体膜をＣＶＤ法等によって堆積し、さら
に、その導体膜上に、例えばＳｉＯ2 等からなる絶縁膜
をＣＶＤ法等によって堆積する。
【００７１】その後、その絶縁膜およびその下層の２層
の導体膜をフォトリソグラフィ技術およびドライエッチ
ング技術によってパターニングすることにより、ゲート
電極３ｎｇ, ３ｐｇおよびキャップ絶縁膜８を形成す
る。
【００７２】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバック（異方性エッチング）するこ
とにより、ゲート電極３ｎｇ, ３ｐｇおよびキャップ絶
縁膜８の側面にサイドウォール９を形成する。
【００７３】次いで、図５に示すように、半導体基板１
上に、ＰＭＯＳ形成領域およびｐウエル給電領域を覆い
ｎＭＯＳ形成領域およびｎウエル給電領域が露出するよ
うなフォトレジスト（第１マスク）１２ａをフォトリソ
グラフィ技術によって形成する。
【００７４】続いて、そのフォトレジスト１２ａをマス
クとして、半導体基板１に、例えばｐ形不純物のホウ素
をイオン注入法等によって注入する。これは、ｎＭＯＳ
の短チャネル抑制用のｐ- 形半導体領域４ｐを形成する
ための工程である。
【００７５】この際、その不純物イオンの入射角度を斜
めとして４方向以上の方向から注入する。これにより、
ｎＭＯＳ形成領域においては、不純物をゲート電極３ｎ
ｇ端部の下層にもぐり込むように導入できるとともに、
ｎウエル給電領域においては、ｐ- 形半導体領域１１ｐ
の深さを比較的浅くすることが可能となっている。
【００７６】なお、本実施の形態１では、半導体基板１
の主面に対する不純物イオンの入射角度が比較的なだら
かとなるようにしている。また、この段階では、不純物
を活性化するための熱処理を行っていないので半導体領
域４ｐ, １１ｐは形成されていないが、説明を分かり易
くするために図示する。
【００７７】その後、図６に示すように、ｐ- 形半導体
領域４ｐ, １１ｐ形成用の不純物導入時に用いたフォト
レジスト１２ａをマスクとして、半導体基板１に、例え
ばｎ形不純物のリンまたはＡｓをイオン注入法等によっ
て注入する。これは、ｎＭＯＳのｎ- 形半導体領域３ｎ
ｌａおよびｎウエル給電領域のｎ- 形半導体領域１０ｎ
ａを形成するための工程である。
【００７８】この際、その不純物イオンの入射角度を斜
めとして４方向以上の方向から注入する。ただし、この
際には、ｎＭＯＳ形成領域において上記したｐ- 形半導
体領域４ｐよりも、ゲート電極３ｎｇ端部下層へのもぐ
り込み量が小さくなるように、例えば半導体基板１の主
面に対する不純物の入射角度を上記したｐ- 形半導体領
域４ｐの際の不純物の入射角度よりも大にした状態で不
純物イオンを注入する。
【００７９】これにより、ｎＭＯＳ形成領域において
は、ｎ- 形半導体領域３ｎｌａのチャネル側端部にｐ-
形半導体領域４ｐが残るようにすることができるととも
に、ｎウエル給電領域においては、ｎ- 形半導体領域１
０ｎａをｐ- 形半導体領域１１ｐよりも深く形成するこ
とが可能となっている。
【００８０】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, １０ｎａは形成されていないが、説明を
分かり易くするために図示する。
【００８１】その後、図７に示すように、フォトレジス
ト１２ａをマスクとして、半導体基板１に、例えばｎ形
不純物のリンまたはＡｓをイオン注入法等によって注入
する。これは、ｎＭＯＳのｎ+ 形半導体領域３ｎｌｂお
よびｎウエル給電領域のｎ+形半導体領域１０ｎｂを形
成するための工程である。ただし、この際、その不純物
イオンの入射角度を半導体基板１の主面に対して垂直に
する。なお、この段階では、不純物を活性化するための
熱処理を行っていないので半導体領域４ｐ, １１ｐ, ３
ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂは形成されてい
ないが、説明を分かり易くするために図示する。
【００８２】このように本実施の形態１においては、ｎ
ＭＯＳ３ｎが必要とするｎ形半導体領域３ｎｌ、ｐ- 形
半導体領域４ｐおよびｎウエル給電領域１０ｎを同一の
フォトレジストマスクを用いたイオン注入方法によって
形成することができる。
【００８３】次いで、フォトレジスト１２ａを除去した
後、図８に示すように、半導体基板１上に、ｎＭＯＳ形
成領域およびｎウエル給電領域を覆いｐＭＯＳ形成領域
およびｐウエル給電領域が露出するようなフォトレジス
ト（第２マスク）１２ｂをフォトリソグラフィ技術によ
って形成する。
【００８４】続いて、そのフォトレジスト１２ｂをマス
クとして、半導体基板１に、例えばｎ形不純物のリンま
たはＡｓをイオン注入法等によって注入する。これは、
ｐＭＯＳの短チャネル抑制用のｎ- 形半導体領域４ｎを
形成するための工程である。
【００８５】この際、その不純物イオンの入射角度を斜
めとして４方向以上の方向から注入する。これにより、
ｐＭＯＳ形成領域においては、不純物をゲート電極３ｐ
ｇ端部の下層にもぐり込むように導入できるとともに、
ｐウエル給電領域においては、ｎ- 形半導体領域１１ｎ
の深さを比較的浅くすることが可能となっている。
【００８６】なお、本実施の形態１では、半導体基板１
の主面に対する不純物イオンの入射角度が比較的なだら
かとなるようにしている。また、この段階では、不純物
を活性化するための熱処理を行っていないので半導体領
域４ｐ, ４ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ,
１０ｎａ, １０ｎｂは形成されていないが、説明を分か
り易くするために図示する。
【００８７】その後、図９に示すように、フォトレジス
ト１２ｂをマスクとして、半導体基板１に、例えばｐ形
不純物のホウ素をイオン注入法等によって注入する。こ
れは、ｐＭＯＳのｐ- 形半導体領域３ｐｌａおよびｐウ
エル給電領域のｐ- 形半導体領域１０ｐａを形成するた
めの工程である。
【００８８】この際、その不純物イオンの入射角度を斜
めとして４方向以上の方向から注入する。ただし、この
際には、ｐＭＯＳ形成領域において上記したｎ- 形半導
体領域４ｎよりも、ゲート電極３ｐｇ端部下層へのもぐ
り込み量が小さくなるように、例えば半導体基板１の主
面に対する不純物の入射角度を上記したｎ- 形半導体領
域４ｎの際の不純物の入射角度よりも大にした状態で不
純物イオンを注入する。
【００８９】これにより、ｐＭＯＳ形成領域において
は、ｐ- 形半導体領域３ｐｌａのチャネル側端部にｎ-
形半導体領域４ｎが残るようにすることができるととも
に、ｐウエル給電領域においては、ｐ- 形半導体領域１
０ｐａをｎ- 形半導体領域１１ｎよりも深く形成するこ
とが可能となっている。
【００９０】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
１０ｎａ, １０ｎｂ, １０ｐａは形成されていないが、
説明を分かり易くするために図示する。
【００９１】その後、図１０に示すように、フォトレジ
スト１２ｂをマスクとして、半導体基板１に、例えばｐ
形不純物のホウ素をイオン注入法等によって注入する。
これは、ｐＭＯＳのｐ+ 形半導体領域３ｐｌｂおよびｐ
ウエル給電領域のｐ+ 形半導体領域１０ｐｂを形成する
ための工程である。ただし、この際、その不純物イオン
の入射角度を半導体基板１の主面に対して垂直にする。
【００９２】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
３ｐｌｂ, １０ｎａ, １０ｎｂ, １０ｐａ, １０ｐｂは
形成されていないが、説明を分かり易くするために図示
する。
【００９３】このように本実施の形態１においては、ｐ
ＭＯＳ３ｐが必要とするｐ形半導体領域３ｐｌ、ｎ- 形
半導体領域４ｎおよびｐウエル給電領域１０ｐを同一の
フォトレジストマスクを用いたイオン注入方法によって
形成することができる。
【００９４】次いで、図１１に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａをＣ
ＶＤ法等によって堆積した後、その層間絶縁膜５ａにｎ
ＭＯＳ３ｎのｎ形半導体領域３ｎｌ、ｐＭＯＳ３ｐのｐ
形半導体領域３ｐｌ、ｎウエル給電領域１０ｎおよびｐ
ウエル給電領域１０ｐが露出するような接続孔６をフォ
トリソグラフィ技術およびドライエッチング技術等によ
って穿孔する。
【００９５】その後、半導体基板１上に、例えばＷの単
体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からなる導体膜を
スパッタリング法等によって堆積した後、その導体膜を
フォトリソグラフィ技術およびドライエッチング技術等
によってパターニングすることにより、電極７ａ〜７ｄ
を形成する。ここで、ｐウエルＰＷには、電極７Ｃによ
り第１の電源電位（例えばＶｓｓ）が印加され、ｎウエ
ルＮＷには、電極７ｄにより、第２の電源電位（例えば
Ｖｄｄ）が印加される。
【００９６】以降は、通常の半導体集積回路装置の配線
形成工程によって形成すれば良いので説明を省略する。
【００９７】このように、本実施の形態１においては、
以下の効果を得ることが可能となる。
【００９８】(1).ｎＭＯＳ３ｎのｎ- 形半導体領域３ｎ
ｌａ、ｎ+ 形半導体領域３ｎｌｂ、短チャネル効果抑制
用のｐ- 形半導体領域４ｐおよびｎウエル給電領域１０
ｎを同一のフォトレジスト１２ａをマスクにしたイオン
注入工程によって形成することにより、フォトマスクの
枚数を低減することが可能となる。
【００９９】(2).ｐＭＯＳ３ｐのｐ- 形半導体領域３ｐ
ｌａ、ｐ+ 形半導体領域３ｐｌｂ、短チャネル効果抑制
用のｎ- 形半導体領域４ｎおよびｐウエル給電領域１０
ｐを同一のフォトレジスト１２ｂをマスクにしたイオン
注入工程によって形成することにより、フォトマスクの
枚数を低減することが可能となる。
【０１００】(3).上記(1) および(2) により、フォトマ
スクの枚数を大幅に低減することができるので、半導体
集積回路装置の製造コストを大幅に低減することが可能
となる。
【０１０１】(4).ｎＭＯＳ３ｎのｎ- 形半導体領域３ｎ
ｌａ、ｎ+ 形半導体領域３ｎｌｂ、短チャネル効果抑制
用のｐ- 形半導体領域４ｐおよびｎウエル給電領域１０
ｎを同一のフォトレジスト１２ａをマスクにしたイオン
注入工程によって形成することにより、フォトレジスト
膜の塗布、露光および現像等の一連の工程を低減するこ
とが可能となる。
【０１０２】(5).ｐＭＯＳ３ｐのｐ- 形半導体領域３ｐ
ｌａ、ｐ+ 形半導体領域３ｐｌｂ、短チャネル効果抑制
用のｎ- 形半導体領域４ｎおよびｐウエル給電領域１０
ｐを同一のフォトレジスト１２ｂをマスクにしたイオン
注入工程によって形成することにより、フォトレジスト
膜の塗布、露光および現像等の一連の工程を低減するこ
とが可能となる。
【０１０３】(6).上記(4) および(5) により、半導体集
積回路装置の製造工程中における異物の付着率を低減す
ることができるので、半導体集積回路装置の歩留りおよ
び信頼性を向上させることが可能となる。
【０１０４】(7).上記(4) および(5) により、フォトレ
ジスト膜の塗布、露光および現像等の一連の工程を大幅
に低減することができるので、ｎＭＯＳ３ｎおよびｐＭ
ＯＳ３ｐを同一の半導体基板１上に有する半導体集積回
路装置の製造時間を短縮することが可能となる。
【０１０５】(8).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐの短
チャネル効果を抑制することが可能となる。
【０１０６】(9).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐの電
流駆動能力を向上させることが可能となる。
【０１０７】(10). 上記(4) および(5) により、半導体
集積回路装置の製造工程の大幅な増加を招くことなく、
短チャネル効果に対する抑制機能を有するｎＭＯＳ３ｎ
およびｐＭＯＳ３ｐを同一の半導体基板１上に形成する
ことが可能となる。
【０１０８】（実施の形態２）図１２は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図１
３〜図１６は図１２の半導体集積回路装置の製造工程中
における要部断面図である。
【０１０９】図１２に示す本実施の形態２の半導体集積
回路装置は、例えばＤＲＡＭ（Dynamic Random Access
Memory）であり、図１２の左側は周辺回路領域Ｐを示
し、図１２の右側はメモリセル領域Ｍを示している。
【０１１０】周辺回路領域Ｐは前記実施の形態１と同じ
なので説明を省略する。したがって、ここではメモリセ
ル領域Ｍについて説明する。
【０１１１】メモリセル領域Ｍにおける半導体基板１の
上部には、ｐウエルＰＷが形成されている。このｐウエ
ルＰＷは、例えば周辺回路領域ＰのｐウエルＰＷと同時
に形成されており、例えばｐ形不純物のホウ素が導入さ
れている。
【０１１２】このｐウエルＰＷ上には、メモリセルＭＣ
が形成されている。このメモリセルＭＣは、１つのメモ
リセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳという）
１３と１つのキャパシタ（容量素子）１４とから構成さ
れている。
【０１１３】選択ＭＯＳ１３は、例えばｎチャネル形の
ＭＯＳ・ＦＥＴからなり、半導体基板１の上部に互いに
離間して形成された一対の半導体領域１３ｎｌａ, １３
ｎｌｂと、半導体基板１上に形成されたゲート絶縁膜１
３ｎｉと、その上に形成されたゲート電極１３ｎｇとを
有している。
【０１１４】半導体領域１３ｎｌａ, １３ｎｂは、選択
ＭＯＳ１３のソース領域およびドレイン領域を形成する
ための領域であり、この半導体領域１３ｎｌａ, １３ｎ
ｌｂには、例えばｎ形不純物のリンまたはヒ素（Ａｓ）
が導入されている。
【０１１５】半導体領域１３ｎｌａは、半導体領域１３
ｎｌａ1 と、その内側に形成された不純物濃度の高い半
導体領域１３ｎｌａ2 とで構成され、半導体領域１３ｎ
ｌｂは、半導体領域１３ｎｌｂ1 と、その内側に形成さ
れた不純物濃度の高い半導体領域１３ｎｌｂ2 とで構成
されている。なお、この半導体領域１３ｎｌａ, １３ｎ
ｌｂの間に選択ＭＯＳ１３のチャネル領域が形成されて
いる。
【０１１６】ゲート絶縁膜１３ｎｉは、例えばＳｉＯ2
からなる。また、ゲート電極１３ｎｇは、例えば低抵抗
ポリシリコン膜からなる導体膜上に、例えばタングステ
ンシリサイド（ＷＳｉ2)からなる導体膜が堆積されて形
成されている。この上層の導体膜により、ゲート電極１
３ｎｇの低抵抗化を図っている。ただし、ゲート電極１
３ｎｇは、低抵抗ポリシリコンの単体膜で形成しても良
し、タングステン等のような所定の金属でも良い。
【０１１７】このゲート電極１３ｎｇは、ワード線ＷＬ
の一部でもある。ワード線ＷＬは、選択ＭＯＳ１３のし
きい値電圧を得るために必要な一定の幅を有している。
【０１１８】このゲート電極１３ｎｇ（ワード線ＷＬ）
の上面および側面は、キャップ絶縁膜１５およびサイド
ウォール１６によって被覆されている。本実施の形態２
においては、キャップ絶縁膜１５およびサイドウォール
１６が、例えば窒化シリコンからなる。これらのキャッ
プ絶縁膜１５およびサイドウォール１６は、層間絶縁膜
５ａによって被覆されている。
【０１１９】メモリセル領域Ｍには、半導体基板１の上
層部の半導体領域１３ｎｌａ, １３ｎｌｂが露出するよ
うな接続孔１７ａ, １７ｂが形成されている。
【０１２０】キャップ絶縁膜１５およびサイドウォール
１６は、接続孔１７ａ, １７ｂを形成する際にエッチン
グストッパとして機能し、互いに隣接するワード線ＷＬ
間に接続孔１７ａ, １７ｂを自己整合的に形成するため
の膜として機能している。
【０１２１】このため、例えば接続孔１７ａ, １７ｂが
ワード線ＷＬの幅方向に多少ずれたとしても、キャップ
絶縁膜１５およびサイドウォール１６がエッチングスト
ッパとして機能するので、その接続孔１７ａ, １７ｂか
らワード線ＷＬの一部が露出するようなこともない。し
たがって、接続孔１７ａ, １７ｂのワード線ＷＬに対す
る位置合わせ余裕を小さくすることができる。
【０１２２】なお、接続孔１７ａ, １７ｂがワード線Ｗ
Ｌの長手方向にずれたとしても、ここでは層間絶縁膜の
厚さがある程度確保されているので、接続孔１７ａ, １
７ｂから半導体基板１の上面が露出することもない。
【０１２３】接続孔１７ａ, １７ｂ内には、例えば低抵
抗ポリシリコンからなる導体膜１８が埋め込まれてい
る。
【０１２４】層間絶縁膜５ａ上には、ビット線ＢＬが形
成されている。このビット線ＢＬは、例えばＷの単体膜
またはＴｉ／ＴｉＮ／Ｗの積層膜からなり、接続孔１７
ａ,１９を介して半導体領域１３ｎｌａと電気的に接続
されている。このビット線ＢＬは、上記したワード線Ｗ
Ｌと直交するように配置されている。
【０１２５】このビット線ＢＬの上層には、例えば円筒
形のキャパシタ１４が形成されている。すなわち、本実
施の形態１のＤＲＡＭは、ビット線ＢＬの上層にキャパ
シタ１４を設ける構造となっている。このキャパシタ１
４は、第１電極１４ａ表面にキャパシタ絶縁膜１４ｂを
介して第２電極１４ｃが被覆され構成されている。
【０１２６】第１電極１４ａは、例えば低抵抗ポリシリ
コンからなり、層間絶縁膜５ｂの接続孔２０および接続
孔１７ｂ内に埋め込まれた導体膜１８を通じて選択ＭＯ
Ｓ１３の一方の半導体領域１３ｎｌａと電気的に接続さ
れている。
【０１２７】キャパシタ絶縁膜１４ｂは、例えば窒化シ
リコン膜上にＳｉＯ2 膜が堆積されて形成されている。
また、第２電極１４ｃは、例えば低抵抗ポリシリコンか
らなり、所定の配線と電気的に接続されている。
【０１２８】一方、メモリセル領域Ｍにおいて素子分離
部２に囲まれた領域にも、ｐウエルＰＷに所定の電圧を
供給するためのｐウエル給電領域１０ｐ’が形成されて
いる。
【０１２９】ｐウエル給電領域１０ｐ’は、不純物濃度
の低いｐ- 形半導体領域１０ｐａと、不純物濃度の高い
ｐ+ 形半導体領域１０ｐｂと、ｎ- 形半導体領域１１ｎ
とを有している。
【０１３０】ｐ- 形半導体領域１０ｐａおよびｐ+ 形半
導体領域１０ｐｂには、例えばｐ形不純物のホウ素が含
有されている。また、ｎ- 形半導体領域１１ｂには、例
えばｎ形不純物のリンまたはＡｓが含有されている。
【０１３１】なお、ｐウエル給電領域１０ｐ’は、半導
体基板１上の層間絶縁膜５ａに穿孔された接続孔６を通
じて電極７ｅと電気的に接続されている。メモリセルが
形成されたｐウエルＰＷには、第１電源電位（例えばＶ
ｓｓ）又は第３電源電位（例えばＶｂｂ＝−２Ｖ）が印
加される。電極７ｅは、例えばＷの単体膜またはＴｉ／
ＴｉＮ／Ｗの積層膜からなる。
【０１３２】このｐ- 形半導体領域１０ｐａと、ｐ+ 形
半導体領域１０ｐｂと、ｎ- 形半導体領域１１ｎとは、
後述するように、上記したｎＭＯＳ３ｎのｐ- 形半導体
領域３ｐｌａと、ｐ+ 形半導体領域３ｐｌｂと、ｎ- 形
半導体領域４ｎとを形成するためのイオン注入時に同一
マスクで同時に形成されている。
【０１３３】次に、本実施の形態２の半導体集積回路装
置の製造方法を図１３〜図１６によって説明する。
【０１３４】図１３は本実施の形態２における半導体集
積回路装置の製造工程中の要部断面図を示している。半
導体基板１には、ｐウエルＰＷ、ｎウエルＮＷ、素子分
離部２、ゲート電極３ｎｇ, ３ｐｇ, １３ｎｇおよびキ
ャップ絶縁膜８, １５が形成されている。
【０１３５】このような半導体基板１に対して、メモリ
セルの選択ＭＯＳ用の半導体領域１３ｎｌａ1,１３ｎｌ
ｂ1 を形成するために、例えばｎ形不純物のリンまたは
Ａｓをイオン注入法等によって注入する。この際の不純
物のドーズ量は、例えば２×１０13個／ｃｍ2 程度であ
る。この不純物注入工程は、半導体基板１の主面全面に
マスク無しでイオン注入する。したがって、このｎ形不
純物はメモリセル領域以外の周辺回路領域Ｐ（ｐＭＯＳ
領域やｐウエル給電領域を含む）にも注入される。この
周辺回路領域Ｐおよびメモリセル領域Ｍのｐウエル給電
領域では、この不純物注入工程で形成される半導体領域
をｎ- 形の半導体領域１３ｎｌで示す。なお、この段階
では、不純物を活性化するための熱処理を行っていない
のでｎ-形の半導体領域１３ｎｌ, １３ｎｌａ1,１３ｎ
ｌｂ1 は形成されていないが、説明を分かり易くするた
めに図示する。
【０１３６】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバック（異方性エッチング）するこ
とにより、図１４に示すように、ゲート電極３ｎｇ, ３
ｐｇ, １３ｎｇの側面にサイドウォール９, １６を形成
する。なお、この段階では、不純物を活性化するための
熱処理を行っていないのでｎ- 形の半導体領域１３ｎ
ｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されていないが、
説明を分かり易くするために図示する。
【０１３７】その後、図１５に示すように、半導体基板
１上に、周辺回路領域ＰにおけるｎＭＯＳ形成領域およ
びｎウエル給電領域１０ｎを露出し、ｐＭＯＳ形成領
域、ｐウエル給電領域１０ｐおよびメモリセル領域Ｍ
（メモリセルのｐウエル給電領域１０ｐ’を含む）を被
覆するようなフォトレジスト（第１マスク）１２ｃをフ
ォトリソグラフィ技術によって形成する。
【０１３８】次いで、そのフォトレジスト１２ｃをマス
クとして、前記実施の形態１と同様に不純物イオンを注
入することにより、周辺回路領域ＰにおけるｎＭＯＳ３
ｎのｎ- 形半導体領域３ｎｌａ、短チャネル抑制用のｐ
- 形半導体領域４ｐ、ｎ+ 形半導体領域３ｎｌｂおよび
ｎウエル給電領域１０ｎを形成するための不純物導入工
程を行う。
【０１３９】すなわち、フォトレジスト１２ｃをマスク
として、例えばｐ- 形半導体領域４ｐ, １１ｐ形成用の
ｐ形不純物のホウ素等を半導体基板１の主面に対して斜
め方向からイオン注入する。この際のドーズ量は、例え
ば４×１０12個／ｃｍ2 程度である。続いて、同じフォ
トレジスト１２ｃをマスクとして、例えばｎ- 形半導体
領域３ｎｌａ, １０ｎａ形成用のｎ形不純物のリンまた
はＡｓを半導体基板１の主面に対して斜めに、かつ、ｐ
- 形半導体領域４ｐ形成用のｐ形不純物注入時の注入角
度と同じにして打ち込む。この際のドーズ量は、例えば
１×１０14個／ｃｍ2 程度である。その後、同じフォト
レジスト１２ｃをマスクとして、ｎ+ 形半導体領域３ｎ
ｌｂ, １０ｎｂ形成用のｎ形不純物のリンまたはＡｓを
半導体基板１の主面に対して垂直にイオン注入する。こ
の際のドーズ量は、例えば３×１０15個／ｃｍ2 程度で
ある。ｎ+ 形半導体領域３ｎｌｂ，１０ｎｂ形成用のｎ
形不純物はｎ+ 形半導体領域３ｎｌｂ，１０ｎｂがｎウ
エルＮＷと接するように深くイオン打ち込みする。
【０１４０】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂ, １３ｎ
ｌ,１３ｎｌａ1,１３ｎｌｂ1 は形成されていないが、
説明を分かり易くするために図示する。
【０１４１】この際、メモリセル領域Ｍには、フォトレ
ジスト１２ｃが被覆されているので、ｎ- 形半導体領域
３ｎｌａ、ｎ+ 形半導体領域３ｎｌｂおよびｎウエル給
電領域１０ｎを形成するための不純物が注入されない。
このため、メモリセル領域Ｍにおいて接合電界が増加せ
ず、欠陥も形成されないため、接合リークが増加せず、
リフレッシュ特性の劣化を抑制することが可能となって
いる。
【０１４２】また、ｎ- 形半導体領域３ｎｌａ、ｎ+ 形
半導体領域３ｎｌｂおよびｎウエル給電領域１０ｎを同
一のフォトレジスト１２ｃをマスクにしたイオン注入工
程によって形成することにより、フォトマスクの枚数を
低減することができ、フォトレジスト膜の塗布、露光お
よび現像等の一連の工程を低減することが可能となる。
【０１４３】続いて、そのフォトレジスト１２ｃを除去
した後、図１６に示すように、半導体基板１上に、周辺
回路領域Ｐのｐウエル給電領域１０ｐ，ｐＭＯＳ形成領
域およびメモリセル領域Ｍのｐウエル給電領域１０ｐ’
を露出させ、周辺回路領域ＰにおけるｎＭＯＳ形成領
域、ｎウエル給電領域１０ｎおよびメモリセル領域Ｍを
被覆するようなフォトレジスト（第２マスク）１２ｄを
フォトリソグラフィ技術によって形成する。
【０１４４】その後、そのフォトレジスト１２ｄをマス
クとして、前記実施の形態１と同様に不純物イオンを注
入することにより、周辺回路領域ＰにおけるｐＭＯＳ３
ｐのｐ- 形半導体領域３ｐｌａ、ｐ+ 形半導体領域３ｐ
ｌｂ、短チャネル抑制用のｎ- 形半導体領域４ｎおよび
ｐウエル給電領域１０ｐの半導体領域を形成するための
不純物の導入工程を行う。
【０１４５】すなわち、フォトレジスト１２ｄをマスク
として、例えばｎ- 形半導体領域４ｎ, １１ｎ形成用の
ｎ形不純物のリンまたはＡｓ等を半導体基板１の主面に
対して斜め方向からイオン注入する。この際のドーズ量
は、例えば３×１０12個／ｃｍ2 程度である。続いて、
同じフォトレジスト１２ｄをマスクとして、例えばｐ-
形半導体領域３ｐｌａ, １０ｐａ形成用のｐ形不純物の
ホウ素を半導体基板１の主面に対して斜めに、かつ、ｎ
- 形半導体領域４ｎ形成用のｎ形不純物注入時の注入角
度と同じにして打ち込む。この際のドーズ量は、例えば
３×１０13個／ｃｍ2 程度である。このドーズ量は、メ
モリセル選択用ＭＯＳのソース・ドレインとなる半導体
領域１３ｎｌａ１，１３ｎｌｂ１を形成するためのｎ形
不純物のドーズ量よりも大であり、ｐ形不純物とこのｎ
形不純物の差分がｐ- 形半導体領域３ｐｌａ，１０ｐａ
の濃度となる。その後、同じフォトレジスト１２ｄをマ
スクとして、ｐ+ 形半導体領域３ｐｌｂ, １０ｐｂ形成
用のｐ形不純物のホウ素を半導体基板１の主面に対して
垂直にイオン注入する。この際のドーズ量は、例えば３
×１０15個／ｃｍ2 程度である。ｐ+ 形半導体領域３ｐ
ｌｂ，１０ｐａ形成のｐ形不純物は、ｐ+ 形半導体領域
３ｐｌｂ，１０ｐａがｐウエルＰＷと接するように深く
イオン打ち込みする。
【０１４６】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂ, ４ｎ,
１１ｎ, ３ｐｌａ, ３ｐｌｂ, １０ｐａ, １０ｐｂ, １
３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されていない
が、説明を分かり易くするために図示する。
【０１４７】この際、メモリセル領域Ｍには、フォトレ
ジスト１２ｄが被覆されているので、ｐ- 形半導体領域
３ｐｌａ、ｐ+ 形半導体領域３ｐｌｂおよびｐウエル給
電領域１０ｐを形成するための不純物が注入されない。
【０１４８】また、ｐ- 形半導体領域３ｐｌａ、ｐ+ 形
半導体領域３ｐｌｂおよびｐウエル給電領域１０ｐを同
一のフォトレジスト１２ｄをマスクにしたイオン注入工
程によって形成することにより、フォトマスクの枚数を
低減することができ、フォトレジスト膜の塗布、露光お
よび現像等の一連の工程を低減することが可能となる。
【０１４９】次いで、フォトレジスト１２ｄを除去し、
半導体基板１に対して熱処理を施して半導体基板１に注
入した不純物の活性化および拡散処理を施した後、図１
２に示したように、メモリセル領域Ｍにおけるサイドウ
ォール１６をエッチングストッパとして接続孔１７ａ,
１７ｂをフォトリソグラフィ技術およびドライエッチン
グ技術によって穿孔し、さらに、その接続孔１７ａ, １
７ｂ内に導体膜１８を埋め込む。
【０１５０】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜５ａをＣＶＤ法等によって堆積
した後、その一部に接続孔６, １９をフォトリソグラフ
ィ技術およびドライエッチング技術によって穿孔する。
【０１５１】その後、層間絶縁膜５ａ上に、例えばＷの
単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
等によってパターニングすることにより電極７ａ〜７ｅ
およびビット線ＢＬを形成する。
【０１５２】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜をＣＶＤ法等によって堆積した
後、通常のＤＲＡＭの形成方法によってキャパシタ１４
を形成する。
【０１５３】このように本実施の形態２によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。
【０１５４】(1).ｎＭＯＳ３ｎのｎ- 形半導体領域３ｎ
ｌａ、ｎ+ 形半導体領域３ｎｌｂ、ｎウエル給電領域１
０ｎ、および短チャネル効果抑制用のｐ- 形半導体領域
４ｐを形成するための不純物イオンが、メモリセル領域
Ｍには注入されないので、メモリセル領域Ｍにおいて接
合電界が増加せず、欠陥も形成されないため、接合リー
クが増加せず、リフレッシュ特性の劣化を抑制すること
が可能となる。
【０１５５】(2).メモリセル選択用ＭＯＳのソース・ド
レインとなる半導体領域１３ｎｌａ１，１３ｎｌｂ１を
形成するためのイオン打ち込みをフォトマスクを使用せ
ずに行うことにより、製造工程数を低減できる。
【０１５６】（実施の形態３）図１７は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
る要部断面図である。
【０１５７】図１７は本発明の他の実施の形態である半
導体集積回路装置の製造工程中における要部断面図を示
している。半導体基板１には、ｐウエルＰＷ、ｎウエル
ＮＷ、素子分離部２、ゲート電極３ｎｇ, ３ｐｇ, １３
ｎｇ、キャップ絶縁膜８, １５およびサイドウォール
９, １６が既に形成されている。
【０１５８】このような半導体基板１に対して、メモリ
セルの選択ＭＯＳ用の半導体領域１３ｎｌａ1,１３ｂｌ
ｂ1 を形成するため、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって注入する。ドーズ量は２×
１０13ｃｍ-2とする。
【０１５９】この不純物注入工程は、半導体基板１の主
面全面にマスク無しでイオン注入する。したがって、こ
のｎ形不純物はメモリセル領域以外の周辺回路領域Ｐ
（ｐＭＯＳ領域やｐウエル給電領域を含む）にも注入さ
れる。この周辺回路領域Ｐおよびメモリセル領域Ｍのｐ
ウエル給電領域では、この不純物注入工程で形成される
半導体領域をｎ- 形の半導体領域１３ｎｌで示す。な
お、この段階では、不純物を活性化するための熱処理を
行っていないのでｎ- 形の半導体領域１３ｎｌ, １３ｎ
ｌａ1,１３ｎｌｂ1 は形成されていないが、説明を分か
り易くするために図示する。
【０１６０】このように、本実施の形態３においては、
メモリセルの選択ＭＯＳ用の半導体領域１３ｎｌａ1,１
３ｎｌｂ1 を形成するための不純物イオンの注入をサイ
ドウォール９, １６を形成した後に行う。
【０１６１】この場合にサイドウォール９, １６は、そ
の後の熱処理により半導体領域１３ｎｌａ1,１３ｎｌｂ
1 の不純物が拡散することによりパンチスルーが生じな
いような幅を持つように形成し、かつ、その後の熱処理
後にその半導体領域１３ｎｌａ1,１３ｎｌｂ1 がゲート
電極１３ｎｇの端部から離れてしまわないような幅を持
つように形成しておく。
【０１６２】続いて、図１８に示すように、半導体基板
１上に、周辺回路領域ＰにおけるｎＭＯＳ形成領域、ｎ
ウエル給電領域１０ｎを露出し、周辺回路領域Ｐにおけ
るｐＭＯＳ形成領域、ｐウエル給電領域１０ｐおよびメ
モリセル領域Ｍ（ｐウエル給電領域１０ｐ’を含む）を
被覆するようなフォトレジスト（第１マスク）１２ｅを
フォトリソグラフィ技術によって形成する。
【０１６３】次いで、そのフォトレジスト１２ｅをマス
クとして、前記実施の形態１と同様に不純物イオンを注
入することにより、周辺回路領域ＰにおけるｎＭＯＳ３
ｎのｎ形半導体領域３ｎｌ（ｎ- 形半導体領域３ｎｌ
ａ、ｎ+ 形半導体領域３ｎｌｂ）、短チャネル抑制用の
ｐ- 形半導体領域４ｐおよびｎウエル給電領域１０ｎを
形成するための不純物導入工程を行う。
【０１６４】すなわち、フォトレジスト１２ｅをマスク
として、例えばｐ- 形半導体領域４ｐ, １１ｐ形成用の
ｐ形不純物のホウ素等を半導体基板１の主面に対して斜
め方向からイオン注入する。この際のドーズ量は、例え
ば４×１０12個／ｃｍ2 程度である。
【０１６５】続いて、同じフォトレジスト１２ｅをマス
クとして、例えばｎ- 形半導体領域３ｎｌａ, １０ｎａ
形成用のｎ形不純物のリンまたはＡｓを半導体基板１の
主面に対して斜めに、かつ、ｐ- 形半導体領域４ｐ形成
用のｐ形不純物注入時の注入角度と同じにして打ち込
む。この際のドーズ量は、例えば１×１０14個／ｃｍ2
程度である。この場合でもｐ形不純物の方がｎ形不純物
よりも拡散係数が大きいのでｎ- 形半導体領域３ｎｌａ
のチャネル側端部にｐ- 形半導体領域４ｐを形成でき
る。
【０１６６】その後、同じフォトレジスト１２ｅをマス
クとして、ｎ+ 形半導体領域３ｎｌｂ, １０ｎｂ形成用
のｎ形不純物のリンまたはＡｓを半導体基板１の主面に
対して垂直にイオン注入する。この際のドーズ量は、例
えば３×１０15個／ｃｍ2 程度である。ｎ+ 形半導体領
域３ｎｌｂ，１０ｎｂ形成用のｎ形不純物は、ｎ+ 形半
導体領域３ｎｌｂ，１０ｎｂがｎウエルＮＷと接するよ
うに深くイオン打ち込みする。
【０１６７】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂ, １３ｎ
ｌ,１３ｎｌａ1,１３ｎｌｂ1 は形成されていないが、
説明を分かり易くするために図示する。
【０１６８】この際、メモリセル領域Ｍには、フォトレ
ジスト１２ｅが被覆されているので、ｎ- 形半導体領域
３ｎｌａ、ｎ+ 形半導体領域３ｎｌｂおよびｎウエル給
電領域１０ｎを形成するための不純物が注入されない。
このため、メモリセル領域Ｍにおいて接合電界が増加せ
ず、欠陥も形成されないため、接合リークが増加せず、
リフレッシュ特性の劣化を抑制することが可能となって
いる。
【０１６９】また、ｎ- 形半導体領域３ｎｌａ、ｎ+ 形
半導体領域３ｎｌｂおよびｎウエル給電領域１０ｎを同
一のフォトレジスト１２ｅをマスクにしたイオン注入工
程によって形成することにより、フォトマスクの枚数を
低減することができ、フォトレジスト膜の塗布、露光お
よび現像等の一連の工程を低減することが可能となる。
【０１７０】続いて、そのフォトレジスト１２ｅを除去
した後、図１９に示すように、半導体基板１上に、周辺
回路領域ＰのｐＭＯＳ形成領域とｐウエル給電領域１０
ｐとメモリセル領域Ｍのｐウエル給電領域１０ｐ’を露
出し、周辺回路領域ＰにおけるｎＭＯＳ形成領域、ｎウ
エル給電領域１０ｎおよびメモリセル領域Ｍを被覆する
ようなフォトレジスト（第２マスク）１２ｆをフォトリ
ソグラフィ技術によって形成する。
【０１７１】その後、そのフォトレジスト１２ｆをマス
クとして、前記実施の形態１と同様に不純物イオンを注
入することにより、周辺回路領域ＰにおけるｐＭＯＳ３
ｐのｐ形半導体領域３ｐｌ（ｐ- 形半導体領域３ｐｌ
ａ、ｐ+ 形半導体領域３ｐｌｂ）、短チャネル抑制用の
ｎ- 形半導体領域４ｎおよびｐウエル給電領域１０ｐの
半導体領域を形成するための不純物導入工程を行う。
【０１７２】すなわち、フォトレジスト１２ｆをマスク
として、例えばｎ- 形半導体領域４ｎ, １１ｎ形成用の
ｎ形不純物のリンまたはＡｓ等を半導体基板１の主面に
対して斜め方向からイオン注入する。この際のドーズ量
は、例えば３×１０12個／ｃｍ2 程度である。
【０１７３】続いて、同じフォトレジスト１２ｆをマス
クとして、例えばｐ- 形半導体領域３ｐｌａ, １０ｐａ
形成用のｐ形不純物のホウ素を半導体基板１の主面に対
して斜めに、かつ、ｎ- 形半導体領域４ｎ形成用のｎ形
不純物注入時の注入角度と同じにして打ち込む。この際
のドーズ量は、例えば３×１０13個／ｃｍ2 程度であ
る。この場合、ｐ- 形半導体領域３ｐｌａのチャネル側
端部にｎ- 形半導体領域４ｎが残るように、そのｐ形不
純物のイオン打ち込みエネルギーを設定すると良い。こ
れにより、ｐ- 形半導体領域３ｐｌａのチャネル側端部
にｎ- 形半導体領域４ｎを形成できる。
【０１７４】その後、同じフォトレジスト１２ｄをマス
クとして、ｐ+ 形半導体領域３ｐｌｂ, １０ｐｂ形成用
のｐ形不純物のホウ素を半導体基板１の主面に対して垂
直にイオン注入する。この際のドーズ量は、例えば３×
１０15個／ｃｍ2 程度である。ｐ+ 形半導体領域３ｐ１
ｂ，１０ｐａは実施の形態２と同様に、ｐウエルＰＷと
接するように深く形成する。
【０１７５】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂ, ４ｎ,
１１ｎ, ３ｐｌａ, ３ｐｌｂ, １０ｐａ, １０ｐｂ, １
３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されていない
が、説明を分かり易くするために図示する。
【０１７６】この際、メモリセル領域Ｍには、フォトレ
ジスト１２ｆが被覆されているので、ｐ- 形半導体領域
３ｐｌａ、ｐ+ 形半導体領域３ｐｌｂおよびｐウエル給
電領域１０ｐを形成するための不純物が注入されない。
【０１７７】また、ｐ- 形半導体領域３ｐｌａ、ｐ+ 形
半導体領域３ｐｌｂおよびｐウエル給電領域１０ｐを同
一のフォトレジスト１２ｆをマスクにしたイオン注入工
程によって形成することにより、フォトマスクの枚数を
低減することができ、フォトレジスト膜の塗布、露光お
よび現像等の一連の工程を低減することが可能となる。
【０１７８】次いで、フォトレジスト１２ｆを除去し、
半導体基板１に対して熱処理を施すことにより半導体基
板１に注入した不純物の活性化および拡散処理を施した
後、図２０に示すように、メモリセル領域Ｍにおけるサ
イドウォール１６をエッチングストッパとして接続孔１
７ａ, １７ｂをフォトリソグラフィ技術およびドライエ
ッチング技術によって穿孔し、さらに、その接続孔１７
ａ, １７ｂ内に、例えばｎ形不純物のリンが含有される
低抵抗ポリシリコンからなる導体膜１８を埋め込む。そ
の後、熱処理を施すことにより、導体膜１８に含有され
る不純物を半導体基板１に拡散させてｎ+ 形半導体領域
１３ｎｌａ2,１３ｎｌｂ2 を形成する。
【０１７９】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜５ａをＣＶＤ法等によって堆積
した後、その一部に接続孔６, １９をフォトリソグラフ
ィ技術およびドライエッチング技術によって穿孔する。
【０１８０】その後、層間絶縁膜５ａ上に、例えばＷの
単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
等によってパターニングすることにより電極７ａ〜７ｅ
およびビット線ＢＬを形成する。
【０１８１】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜をＣＶＤ法等によって堆積した
後、通常のＤＲＡＭの形成方法によってキャパシタ１４
を形成する。
【０１８２】このように、本実施の形態３においては、
前記実施の形態１, ２で得られた効果の他に、以下の効
果を得ることが可能となる。
【０１８３】(1).メモリセルＭＣの選択ＭＯＳ１３の短
チャネル効果を抑制することが可能となる。
【０１８４】(2).ｎＭＯＳ３ｎにも打ち込まれてしまう
選択ＭＯＳ１３のｎ+ 形半導体領域１３ｎｌａ用のｎ形
不純物をサイドウォール９, １６の形成後に注入するこ
とにより、サイドウォール９, １６の厚さにばらつきが
あるためｐＭＯＳ３ｐの特性に影響を与え難い構造とす
ることが可能となる。
【０１８５】（実施の形態４）図２１〜図３３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図３４〜図３７は本実施の形態
の半導体集積回路装置の各部の不純物濃度分布を説明す
るための説明図、図３８は本実施の形態の半導体集積回
路装置のメモリセル領域の要部拡大断面図、図３９は図
３８のメモリセル選択ＭＯＳ・ＦＥＴのソース・ドレイ
ンの不純物濃度分布を説明するための説明図である。
【０１８６】図２１は本実施の形態４における半導体集
積回路装置の製造工程中の要部断面図を示している。半
導体基板１には、ｐウエルＰＷ、ｎウエルＮＷ、素子分
離部２、ゲート電極３ｎｇ, ３ｐｇ, １３ｎｇおよびキ
ャップ絶縁膜８, １５が形成されている。このゲート電
極３ｎｇ, ３ｐｇ, １３ｎｇは、例えば低抵抗ポリシリ
コン膜の単体膜、低抵抗ポリシリコン膜上にタングステ
ンシリサイド等のようなシリサイド膜を積み重ねてな
る、いわゆるポリサイド構造または低抵抗ポリシリコン
膜上に窒化チタンや窒化タングステン等のようなバリア
金属膜を介してタングステン等のような金属膜を積み重
ねてなる、いわゆるポリメタル構造で構成されている。
なお、キャップ絶縁膜８は、例えば窒化シリコンからな
る。
【０１８７】まず、このような半導体基板１に、例えば
ｎ形不純物のリンまたはＡｓをゲート電極３ｎｇ, ３ｐ
ｇ, １３ｎｇおよびキャップ絶縁膜８, １５をマスクと
してイオン注入法等によって注入する。不純物のドーズ
量は、例えば２×１０13個／ｃｍ2 程度である。この不
純物注入工程は、メモリセル選択ＭＯＳ・ＦＥＴ用のｎ
- 形半導体領域（第１０半導体領域）１３ｎｌａ1,１３
ｎｌｂ1 を形成するための工程であり、半導体基板１の
主面全面にマスク無しでイオン注入する。したがって、
このｎ形不純物はメモリセル領域以外の周辺回路領域Ｐ
（ｐＭＯＳ領域やｐウエル給電領域を含む）にも注入さ
れる。この周辺回路領域Ｐおよびメモリセル領域Ｍのｐ
ウエル給電領域では、この不純物注入工程で形成される
半導体領域をｎ- 形の半導体領域１３ｎｌで示す。な
お、この段階では、不純物を活性化するための熱処理を
行っていないのでｎ- 形の半導体領域１３ｎｌ, １３ｎ
ｌａ1,１３ｎｌｂ1 は形成されていないが、説明を分か
り易くするために図示する。
【０１８８】続いて、半導体基板１上に、例えばＳｉＯ
2 または窒化シリコン等からなる絶縁膜をＣＶＤ法等に
よって堆積した後、その絶縁膜を異方性のドライエッチ
ング法等によってエッチバックすることにより、図２２
に示すように、ゲート電極３ｎｇ, ３ｐｇ、キャップ絶
縁膜８、ゲート電極１３ｎｇ（ワード線ＷＬ）およびキ
ャップ絶縁膜１５の側面にサイドウォール９, １６を形
成する。
【０１８９】その後、図２３に示すように、半導体基板
１上に、周辺回路領域ＰにおけるｎＭＯＳ形成領域およ
びｎウエル給電領域１０ｎが露出し、周辺回路領域Ｐに
おけるｐＭＯＳ形成領域、周辺回路領域ｐおよびメモリ
セル領域Ｍにおけるｐウエル給電領域１０ｐ，１０ｐ２
さらにはメモリセル領域Ｍを被覆するようなフォトレジ
スト（第１マスク）１２ｃをフォトリソグラフィ技術に
よって形成する。
【０１９０】続いて、前記実施の形態１と同様に、その
フォトレジスト１２ｃをマスクとして、例えばｐ形不純
物のホウ素をイオン注入法等によって半導体基板１に注
入する。この不純物のドーズ量は、例えば４×１０12個
／ｃｍ2 程度である。この不純物導入工程は、周辺回路
領域ＰにおけるｎＭＯＳの短チャネル抑制用のｐ- 形半
導体領域（第３半導体領域）４ｐを形成するための工程
である。
【０１９１】この際、半導体基板１を傾けることによ
り、その不純物を半導体基板１の主面に対して斜めに注
入する。これは、その不純物をゲート電極端に到達さ
せ、かつ、フォトレジスト１２ｃおよびゲート電極によ
るシャドウィング効果を防止するためである。これによ
り、ｎＭＯＳ形成領域においては不純物をゲート電極３
ｎｇ端部の下にもぐり込むように導入できるとともに、
ｎウエル給電領域１０ｎにおいてはｐ- 形半導体領域
（第３半導体領域）１１ｐの深さを比較的浅くすること
が可能となっている。その不純物の注入方向は、特限定
されないが４方向以上とする。
【０１９２】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, １３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されて
いないが、説明を分かり易くするために図示する。
【０１９３】その後、図２４に示すように、ｐ- 形半導
体領域４ｐ, １１ｐ形成用の不純物の導入時に用いたフ
ォトレジスト１２ｃをマスクとして、半導体基板１に、
例えばｎ形不純物のリンまたはＡｓをイオン注入法等に
よって注入する。この不純物のドーズ量は、例えば１×
１０14個／ｃｍ2 程度である。この不純物導入工程は、
ｎＭＯＳのｎ- 形半導体領域（第４半導体領域）３ｎｌ
ａおよびｎウエル給電領域のｎ- 形半導体領域（第４半
導体領域）１０ｎａを形成するための工程である。
【０１９４】この際、そのｎ形不純物をゲート電極端に
到達させ、フォトレジスト１２ｃおよびゲート電極によ
るシャドウィング効果を防止し、かつ、後述のソース・
ドレイン用のｎ+ 形半導体領域のチャネル形端部に残さ
れるようにすべく、そのｎ形不純物を半導体基板１の主
面に対して斜め方向から注入する。この場合の不純物の
注入角度は、上記したｐ- 形半導体領域４ｐ, １１ｐを
形成するための不純物の注入角度と同一とする。すなわ
ち、そのｎ形不純物（低不純物濃度領域）の注入時に
は、半導体基板１の傾斜角度をｐ形不純物（短チャネル
抑制用）注入時のまま行う。そのｎ形不純物の注入方向
は、特に限定されないが４方向以上とする。
【０１９５】このようなイオン注入により、ｎＭＯＳ形
成領域においては、ｐ形不純物の方がｎ形不純物よりも
拡散係数が大きいのでｎ- 形半導体領域３ｎｌａのチャ
ネル側端部にｐ- 形半導体領域４ｐを形成することがで
きる。また、ｎウエル給電領域においては、ｎ- 形半導
体領域１０ｎａがｐ- 形半導体領域１１ｐよりも浅く形
成されるようになる。
【０１９６】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, １０ｎａ, １３ｎｌ, １３ｎｌａ1,１３
ｎｌｂ1 は形成されていないが、説明を分かり易くする
ために図示する。
【０１９７】その後、図２５に示すように、ｐ- 形半導
体領域４ｐ, １１ｐ形成用の不純物の導入時およびｎ-
形半導体領域３ｎｌａ, １０ｎａ形成用の不純物の導入
時に用いたフォトレジスト１２ｃをマスクとして、半導
体基板１に、例えばｎ形不純物のリンまたはＡｓをイオ
ン注入法等によって注入する。この不純物のドーズ量
は、例えば３×１５15個／ｃｍ2 程度である。この不純
物注入工程は、ｎＭＯＳのｎ+ 形半導体領域（第５半導
体領域）３ｎｌｂおよびｎウエル給電領域のｎ+形半導
体領域（第５半導体領域）１０ｎｂを形成するための工
程である。
【０１９８】ただし、この際、そのｎ形不純物を半導体
基板１の主面に対して垂直に注入する。また、そのｎ形
不純物を、ｎウエル給電領域１０ｎのｐ- 半導体領域１
１ｐよりも深く、かつ、隣接する素子と分離可能な深さ
にイオン注入する。このようにｎ形不純物をｐ- 半導体
領域１１ｐよりも深く打ち込むのは、上記したように、
ｎウエル給電領域１０ｎにおいてはｎウエルＮＷとは逆
導電形のｐ- 形半導体領域１１ｐがｎ- 形半導体領域１
０ｎａよりも深く形成されており、このままだと良好な
ウエル接続ができなくなってしまうので、そのｎ形不純
物の導入時には、ｐ- 半導体領域１１ｐがｎウエル給電
領域１０ｎに形成されないように、そのｎ形不純物をｐ
- 半導体領域１１ｐよりも深く注入する。これにより、
良好なウエル接続が可能となる。
【０１９９】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂ, １３ｎ
ｌ,１３ｎｌａ1,１３ｎｌｂ1 は形成されていないが、
説明を分かり易くするために図示する。
【０２００】このように本実施の形態４においては、ｎ
ＭＯＳ３ｎが必要とするｎ形半導体領域３ｎｌおよびｐ
- 形半導体領域４ｐ、さらにはｎウエル給電領域１０ｎ
を同一のフォトレジストをマスクとしたイオン注入によ
って形成することができる。したがって、フォトレジス
ト膜の塗布、露光および現像等の一連のフォトリソグラ
フィ工程を大幅に低減できる。また、フォトマスクの枚
数も低減できる。
【０２０１】また、メモリセル領域Ｍには、フォトレジ
スト１２ｃが被覆されているので、ｎ- 形半導体領域３
ｎｌａ、ｎ+ 形半導体領域３ｎｌｂおよびｎウエル給電
領域１０ｎを形成するための不純物が注入されない。こ
のため、メモリセル領域Ｍにおいて接合電界が増加せ
ず、欠陥も形成されないため、接合リークが増加せず、
リフレッシュ特性の劣化を抑制することが可能となって
いる。
【０２０２】次いで、フォトレジスト１２ｃを除去した
後、図２６に示すように、半導体基板１上に、周辺回路
領域ＰにおけるｐＭＯＳ形成領域およびｐウエル給電領
域１０ｐ、メモリセル領域Ｍにおけるｐウエル給電領域
１０ｐ' が露出し、周辺回路領域ＰにおけるｎＭＯＳ形
成領域およびｎウエル給電領域１０ｎを被覆するフォト
レジスト（第２マスク）１２ｄをフォトリソグラフィ技
術によって形成する。
【０２０３】続いて、前記実施の形態１と同様に、その
フォトレジスト１２ｄをマスクとして、例えばｎ形不純
物のリンまたはＡｓをイオン注入法等によって半導体基
板１に注入する。この不純物のドーズ量は、例えば３×
１０12個／ｃｍ2 程度である。この不純物導入工程は、
周辺回路領域ＰにおけるｐＭＯＳの短チャネル抑制用の
ｎ- 形半導体領域（第６半導体領域）４ｎを形成するた
めの工程である。
【０２０４】この際、半導体基板１を傾けることによ
り、その不純物を半導体基板１の主面に対して斜めに注
入する。これは、その不純物をゲート電極端に到達さ
せ、かつ、フォトレジスト１２ｄおよびゲート電極によ
るシャドウィング効果を防止するためである。これによ
り、ｐＭＯＳ形成領域においては不純物をゲート電極３
ｐｇ端部の下層にもぐり込むように導入できるととも
に、ｐウエル給電領域１０ｐにおいてはｎ- 形半導体領
域（第６半導体領域）１１ｎの深さを比較的浅くするこ
とが可能となっている。その不純物の注入方向は、特限
定されないが４方向以上とする。
【０２０５】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ４ｎ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １
０ｎｂ, １３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成さ
れていないが、説明を分かり易くするために図示する。
【０２０６】その後、図２７に示すように、ｎ- 形半導
体領域４ｎ, １１ｎ形成用の不純物の導入時に用いたフ
ォトレジスト１２ｄをマスクとして、半導体基板１に、
例えばｐ形不純物のホウ素をイオン注入法等によって注
入する。この不純物のドーズ量は、ｎ- 形半導体領域１
３ｎｌの導電形を打ち消すべくｎ- 形半導体領域１３ｎ
ｌ用の不純物注入時のｎ- 形半導体領域１３ｎｌのドー
ズ量より多く、例えば３×１０13個／ｃｍ2 程度であ
る。この不純物導入工程は、ｐＭＯＳのｐ- 形半導体領
域（第７半導体領域）３ｐｌａおよびｐウエル給電領域
のｐ- 形半導体領域（第７半導体領域）１０ｐａを形成
するための工程である。
【０２０７】この際、そのｐ形不純物をゲート電極端に
到達させ、フォトレジスト１２ｄおよびゲート電極によ
るシャドウィング効果を防止し、かつ、後述のソース・
ドレイン用のｐ+ 形半導体領域のチャネル側端部に残さ
れるようにすべく、そのｐ形不純物を半導体基板１の主
面に対して斜め方向から注入する。この場合の不純物の
注入角度は、上記したｎ- 形半導体領域４ｎ, １１ｎを
形成するための不純物の注入角度と同一とする。すなわ
ち、そのｐ形不純物（低不純物濃度領域）の注入時に
は、半導体基板１の傾斜角度をｎ形不純物（短チャネル
抑制用）注入時のまま行う。そのｐ形不純物の注入方向
は、特に限定されないが４方向以上とする。
【０２０８】ただし、ここでは、ｐＭＯＳ形成領域にお
いて、そのｐ形不純物のゲート電極３ｐｇ端部下層への
もぐり込み量が、上記したｎ- 形半導体領域４ｎよりも
小さくなるようにイオン打ち込みエネルギーを設定す
る。したがって、ｐＭＯＳ形成領域においては、ｐ- 形
半導体領域３ｐｌａのチャネル側端部にｎ- 形半導体領
域４ｎが残るようにすることができる。また、ｐウエル
給電領域においては、ｐ- 形半導体領域１０ｐａがｎ-
形半導体領域１１ｎよりも浅く形成されるようになる。
【０２０９】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
１０ｎａ, １０ｎｂ, １０ｐａ, １３ｎｌ, １３ｎｌａ
1,１３ｎｌｂ1 は形成されていないが、説明を分かり易
くするために図示する。
【０２１０】その後、図２８に示すように、ｎ- 形半導
体領域４ｎ, １１ｎ形成用の不純物の導入時およびｐ-
形半導体領域３ｐｌａ, １０ｐａ形成用の不純物の導入
時に用いたフォトレジスト１２ｄをマスクとして、半導
体基板１に、例えばｐ形不純物のホウ素をイオン注入法
等によって注入する。この不純物のドーズ量は、例えば
３×１０15個／ｃｍ2 程度である。この不純物注入工程
は、ｐＭＯＳ３ｐのｐ+ 形半導体領域（第８半導体領
域）３ｐｌｂおよびｐウエル給電領域のｐ+ 形半導体領
域（第８半導体領域）１０ｐｂを形成するための工程で
ある。
【０２１１】ただし、この際、そのｐ形不純物を半導体
基板１の主面に対して垂直に注入する。また、ここで
は、そのｐ形不純物を、ｐウエル給電領域１０ｐのｎ-
半導体領域１１ｎよりも深く、かつ、隣接する素子と分
離可能な深さにイオン注入する。このようにｐ形不純物
をｎ- 半導体領域１１ｎよりも深く打ち込むのは、上記
したように、ｐウエル給電領域１０ｐにおいてはｐウエ
ルＰＷとは逆導電形のｎ- 形半導体領域１１ｎがｐ- 形
半導体領域１０ｐａよりも深く形成されており、このま
まだと良好なウエル接続ができなくなってしまうので、
そのｐ形不純物の導入時には、ｎ- 半導体領域１１ｎが
ｐウエル給電領域１０ｐに形成されないように、そのｐ
形不純物をｎ- 半導体領域１１ｎよりも深く注入する。
これにより、良好なウエル接続が可能となる。
【０２１２】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
３ｐｌｂ, １０ｎａ, １０ｎｂ, １０ｐａ, １０ｐｂ,
１３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されていな
いが、説明を分かり易くするために図示する。
【０２１３】このように本実施の形態４においては、ｐ
ＭＯＳ３ｐが必要とするｐ形半導体領域３ｐｌおよびｎ
- 形半導体領域４ｎ、さらにはｐウエル給電領域１０ｐ
を同一のフォトレジストをマスクとしたイオン注入によ
って形成することができる。したがって、フォトレジス
ト膜の塗布、露光および現像等の一連のフォトリソグラ
フィ工程を大幅に低減できる。また、フォトマスクの枚
数も低減できる。
【０２１４】また、メモリセル領域Ｍには、フォトレジ
スト１２ｄが被覆されているので、ｐ- 形半導体領域３
ｐｌａ、ｐ+ 形半導体領域３ｐｌｂおよびｐウエル給電
領域１０ｐを形成するための不純物が注入されない。こ
のため、メモリセル領域Ｍにおいて接合電界が増加せ
ず、欠陥も形成されないため、接合リークが増加せず、
リフレッシュ特性の劣化を抑制することが可能となって
いる。
【０２１５】次いで、フォトレジスト１２ｄを除去した
後、半導体基板１に対して熱処理を施すことにより、半
導体基板１に導入した不純物の活性化および拡散させ
て、図２９に示すように、ｎＭＯＳ３ｎを構成するｎ-
形半導体領域３ｎｌａ、ｎ+ 形半導体領域３ｎｌｂおよ
びｐ- 形半導体領域４ｐ、ｐＭＯＳ３ｐを構成するｐ-
形半導体領域３ｐｌａ、ｐ+ 形半導体領域３ｐｌｂおよ
びｎ- 形半導体領域４ｎ、ｐウエル給電領域１０ｐにお
けるｐ+ 形半導体領域１０ｐｂ、ｎウエル給電領域１０
ｎにおけるｎ+ 形半導体領域１０ｎｂ、メモリセル領域
Ｍにおけるｎ- 形半導体領域１３ｎｌａ1,１３ｎｌｂ１
を形成する。
【０２１６】続いて、図３０に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａ1 を
ＣＶＤ法によって形成した後、その層間絶縁膜５ａ1 に
おいてメモリセル領域Ｍにサイドウォール１６およびキ
ャップ絶縁膜１５をエッチングストッパとして接続孔１
７ａ, １７ｂをフォトリソグラフィ技術およびドライエ
ッチング技術によって穿孔する。
【０２１７】その後、その接続孔１７ａ, １７ｂを通じ
て、例えばｎ形不純物のリンまたはＡｓをイオン注入法
等によって半導体基板１に注入する。この不純物導入工
程は、メモリセル選択用ＭＯＳのソース・ドレインと、
ｐウエルＰＷ間の電界緩和用のｎ- 形半導体領域を形成
するための不純物の導入工程である。この際、ここで
は、その不純物を半導体基板１の主面に対して垂直に、
かつ、ｎ+ 形半導体領域１３ｎｌａ1,１３ｎｌｂ1 より
も若干深く、かつ低濃度に打ち込む。
【０２１８】次いで、半導体基板１上に、例えばリン等
のようなｎ形不純物を含有する低抵抗ポリシリコンをＣ
ＶＤ法で堆積した後、これを異方性のドライエッチング
またはＣＭＰ（Chemical Mechanical Polishing ）技術
によってエッチバックすることにより、図３１に示すよ
うに、その接続孔１７ａ, １７ｂ内に、例えばリン等の
ようなｎ形不純物を含有する低抵抗ポリシリコンからな
る導体膜１８を埋め込む。そして、その半導体基板１に
対して熱処理を施す。これにより、上記イオン注入によ
って半導体基板１に注入したｎ形不純物を活性化および
拡散させて電界緩和用のｎ- 形半導体領域（第１１半導
体領域）１３ｎｌａ3,１３ｎｌｂ3 を形成するととも
に、導体膜１８中のｎ形不純物のリンを半導体基板１側
に拡散させてｎ+ 形半導体領域（第１２半導体領域）１
３ｎｌａ2,１３ｎｌｂ2 を形成する。これにより、選択
ＭＯＳ１３を形成する。
【０２１９】ただし、導体膜１８の形成方法としては、
これに限定されるものではなく、例えば次のようにして
も良い。まず、接続孔１７ａ, １７ｂを穿孔した後、半
導体基板１上にノンドープのポリシリコンをＣＶＤ法に
よって堆積した後、その上部を上記と同様にエッチバッ
クすることにより接続孔１７ａ, １７ｂ内にノンドープ
のポリシリコン膜を埋め込む。続いて、例えばリンまた
はＡｓ等のようなｎ形不純物をノンドープのポリシリコ
ン膜にイオン注入法によって打ち込む。その後、熱処理
によってノンドープのポリシリコン膜に注入した不純物
を活性化させて導体膜１８を形成する。
【０２２０】続いて、図３２に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａ2 を
ＣＶＤ法等によって形成した後、層間絶縁膜５ａ（５ａ
1,５ａ2 ）の一部に、半導体基板１の主面に達する接続
孔６および導体膜１８の上部に達する接続孔１９をフォ
トリソグラフィ技術およびドライエッチング技術によっ
て穿孔する。
【０２２１】その後、層間絶縁膜５ａ上に、例えばＷの
単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
等によってパターニングすることにより電極７ａ〜７ｅ
およびビット線ＢＬを形成する。
【０２２２】その後、図３３に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ｂをＣ
ＶＤ法等によって形成することにより、電極７ａ〜７ｅ
およびビット線ＢＬを被覆した後、例えばクラウン形の
キャパシタ１４を形成する。
【０２２３】次に、本実施の形態４の半導体集積回路装
置の各部の不純物濃度分布を図３４〜図３９によって説
明する。
【０２２４】図３４は周辺回路領域ＰのｎＭＯＳ３ｎの
ソース・ドレイン部分における不純物濃度分布を示して
いる。ｎ- 形半導体領域３ｎｌａの不純物濃度分布は、
メモリセル用のｎ- 形半導体領域１３ｎｌの不純物分布
よりも高い濃度で、かつ、深い位置まで広がっている。
短チャネル抑制用のｐ- 形半導体領域４ｐの不純物濃度
分布は、ｎ- 形半導体領域３ｎｌａの不純物濃度分布よ
りも深い位置まで広がっている。さらに、ｎ+ 形半導体
領域３ｎｌｂは、ｎ- 形半導体領域３ｎｌａおよびｐ-
形半導体領域４ｐの不純物濃度分布よりも高濃度で、か
つ、深い位置まで広がっている。
【０２２５】図３５はｎウエル給電領域１０ｎにおける
不純物濃度分布を示している。ｐ-形半導体領域１１ｐ
の不純物分布は、ｎ- 形半導体領域１０ｎａの不純物分
布よりもも深い位置まで広がっている。しかし、ｎ+ 形
半導体領域１０ｎｂは、そのｐ- 形半導体領域１１ｐの
不純物分布よりも高濃度で、かつ、深い位置まで広がっ
ている。したがって、ｎウエルＮＷに対してウエル電位
を良好に供給することが可能となっている。なお、ｐ--
（Channel ）はｐＭＯＳ３ｐのしきい電圧設定のために
チャネルに導入した不純物の濃度分布である。
【０２２６】図３６はｐＭＯＳ３ｐのソース・ドレイン
部分における不純物濃度分布を示している。ｐ- 形半導
体領域３ｐｌａの不純物濃度分布は、メモリセル用のｎ
- 形半導体領域１３ｎｌの不純物分布よりも高い濃度
で、かつ、深い位置まで広がっている。短チャネル抑制
用のｎ- 形半導体領域４ｎの不純物濃度分布は、ｐ- 形
半導体領域３ｐｌａの不純物濃度分布よりも深い位置ま
で広がっている。さらに、ｐ+ 形半導体領域３ｐｌｂ
は、ｐ- 形半導体領域３ｐｌａおよびｎ- 形半導体領域
４Ｎの不純物濃度分布よりも高濃度で、かつ、深い位置
まで広がっている。なお、ｐ--（Channel ）はｐＭＯＳ
３ｐのしきい電圧設定のためにチャネルに導入した不純
物の濃度分布である。
【０２２７】図３７はｐウエル給電領域１０ｐにおける
不純物濃度分布を示している。ｎ-形半導体領域１１ｎ
の不純物分布は、ｐ- 形半導体領域１０ｐａの不純物分
布よりもも深い位置まで広がっている。しかし、ｐ+ 形
半導体領域１０ｐｂは、そのｎ- 形半導体領域１１ｎの
不純物分布よりも高濃度で、かつ、深い位置まで広がっ
ている。したがって、ｐウエルＰＷに対してもウエル電
位を良好に供給することが可能となっている。
【０２２８】図３８は図３３のメモリセル領域Ｍの要部
拡大断面図を模式的に示し、図３９はこの図３８の選択
ＭＯＳ１３のソース・ドレイン部分における不純物濃度
分布を示している。なお、図３８においては図面を分か
りやすくするために半導体領域１３ｎｌａ, １３ｎｌｂ
にはハッチングを付していない。
【０２２９】ｎ- 形半導体領域１３ｎｌａ1 （１３ｎｌ
ｂ1 ）は図３８に示すように相対的に半導体基板１の横
方向に広い不純物濃度分布を有している。ｎ+ 形半導体
領域１３ｎｌａ2 （１３ｎｌｂ2 ）は、そのｎ- 形半導
体領域１３ｎｌａ1 （１３ｎｌｂ1 ）の不純物濃度分布
よりも高濃度となっている。さらに、ｎ- 形半導体領域
１３ｎｌａ3 （１３ｎｌｂ3 ）は、そのｎ+ 形半導体領
域１３ｎｌａ2 （１３ｎｌｂ2 ）に比べて不純物濃度は
低いが、深い位置まで広がっている。すなわち、相対的
に不純物濃度の高いｎ+ 形半導体領域１３ｎｌａ2 （１
３ｎｌｂ2 ）が、相対的に不純部濃度の低いｎ- 形半導
体領域１３ｎｌａ1 （１３ｎｌｂ1 ）およびｎ- 形半導
体領域１３ｎｌａ3 （１３ｎｌｂ3 ）によって全体的に
取り囲まれている。これにより、高い電界がｎ+ 形半導
体領域１３ｎｌａ2 （１３ｎｌｂ2 ）に局部的に印加さ
れてしまう現象を抑制することが可能となり、半導体集
積回路装置の歩留まりおよび信頼性を向上させることが
可能となっている。
【０２３０】このような本実施の形態４においても、前
記実施の形態１, ２で得られた効果を得ることが可能と
なる。
【０２３１】（実施の形態５）図４０〜図５４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図５５〜図５８は本実施の形態
の半導体集積回路装置の各部の不純物濃度分布を説明す
るための説明図である。
【０２３２】図４０は本実施の形態５における半導体集
積回路装置の製造工程中の要部断面図を示している。半
導体基板１には、ｐウエルＰＷ、ｎウエルＮＷ、素子分
離部２、ゲート電極３ｎｇ, ３ｐｇ, １３ｎｇおよびキ
ャップ絶縁膜８, １５が形成されている。このゲート電
極３ｎｇ, ３ｐｇ, １３ｎｇは、例えば低抵抗ポリシリ
コン膜の単体膜、低抵抗ポリシリコン膜上にタングステ
ンシリサイド等のようなシリサイド膜を積み重ねてな
る、いわゆるポリサイド構造または低抵抗ポリシリコン
膜上に窒化チタンや窒化タングステン等のようなバリア
金属膜を介してタングステン等のような金属膜を積み重
ねてなる、いわゆるポリメタル構造で構成されている。
なお、キャップ絶縁膜８は、例えば窒化シリコンからな
る。
【０２３３】まず、このような半導体基板１に、例えば
ｎ形不純物のリンまたはＡｓをゲート電極３ｎｇ, ３ｐ
ｇ, １３ｎｇおよびキャップ絶縁膜８, １５に対して自
己整合的にイオン注入法等によって注入する。不純物の
ドーズ量は、例えば２×１０13個／ｃｍ2 程度である。
この不純物注入工程は、メモリセル選択ＭＯＳ・ＦＥＴ
用のｎ- 形の半導体領域１３ｎｌａ1,１３ｎｌｂ1 を形
成するための工程であり、半導体基板１の主面全面にマ
スク無しでイオン注入する。したがって、このｎ形不純
物はメモリセル領域以外の周辺回路領域Ｐ（ｐＭＯＳ領
域やｐウエル給電領域を含む）にも注入される。この周
辺回路領域Ｐおよびメモリセル領域Ｍのｐウエル給電領
域では、この不純物注入工程で形成される半導体領域を
ｎ- 形の半導体領域１３ｎｌで示す。なお、この段階で
は、不純物を活性化するための熱処理を行っていないの
でｎ- 形の半導体領域１３ｎｌ, １３ｎｌａ1,１３ｎｌ
ｂ1 は形成されていないが、説明を分かり易くするため
に図示する。
【０２３４】続いて、図４１に示すように、半導体基板
１上に、例えば窒化シリコンからなる絶縁膜２１をＣＶ
Ｄ法等によって形成することにより、素子分離部２を含
む半導体基板１の上面、ゲート電極３ｎｇ, ３ｐｇ、キ
ャップ絶縁膜８、ゲート電極１３ｎｇ（ワード線ＷＬ）
およびキャップ絶縁膜１５の表面（側面および上面）を
被覆する。
【０２３５】その後、絶縁膜２１に異方性エッチングを
施すことなく、図４２に示すように、絶縁膜２１上に、
周辺回路領域ＰにおけるｎＭＯＳ形成領域およびｎウエ
ル給電領域１０ｎが露出し、周辺回路領域Ｐにおけるｐ
ＭＯＳ形成領域、周辺回路領域ｐおよびメモリセル領域
Ｍにおけるｐウエル給電領域１０ｐ，１０ｐ’さらには
メモリセル領域Ｍを被覆するようなフォトレジスト（第
１マスク）１２ｃをフォトリソグラフィ技術によって形
成する。
【０２３６】すなわち、ゲート電極３ｎｇ, ３ｐｇ、キ
ャップ絶縁膜８、ゲート電極１３ｎｇ（ワード線ＷＬ）
およびキャップ絶縁膜１５の側面の絶縁膜２１部分が前
記実施の形態４等で説明したサイドウォールの役目を果
たすので、特にサイドウォールを形成する工程が必要な
い。したがって、そのサイドウォールを形成するための
ドライエッチング工程および洗浄・乾燥工程を削減でき
るので、半導体集積回路装置の製造時間の短縮および製
造コストの低減とともに、異物発生に起因する不良発生
率を低減でき半導体集積回路装置の歩留まりおよび信頼
性を向上させることが可能となる。
【０２３７】続いて、前記実施の形態１と同様に、その
フォトレジスト１２ｃをマスクとして、例えばｐ形不純
物のホウ素を絶縁膜２１を通してイオン注入法等によっ
て半導体基板１に注入する。この不純物のドーズ量は、
例えば４×１０12個／ｃｍ2程度である。この不純物導
入工程は、周辺回路領域ＰにおけるｎＭＯＳの短チャネ
ル抑制用のｐ- 形半導体領域４ｐを形成するための工程
である。
【０２３８】この際、半導体基板１を傾けることによ
り、その不純物を半導体基板１の主面に対して斜めに注
入する。これは、その不純物をゲート電極端に到達さ
せ、ゲート電極によるシャドウィング効果を防止するた
めである。これにより、ｎＭＯＳ形成領域においては不
純物をゲート電極３ｎｇ端部の下層にもぐり込むように
導入できるとともに、ｎウエル給電領域１０ｎにおいて
はｐ- 形半導体領域１１ｐの深さを比較的浅くすること
が可能となっている。その不純物の注入方向は、特限定
されないが４方向以上とする。
【０２３９】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, １３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されて
いないが、説明を分かり易くするために図示する。
【０２４０】その後、図４３に示すように、ｐ- 形半導
体領域４ｐ, １１ｐ形成用の不純物の導入時に用いたフ
ォトレジスト１２ｃをマスクとして、例えばｎ形不純物
のリンまたはＡｓを絶縁膜２１を通じてイオン注入法等
によって半導体基板１に注入する。この不純物のドーズ
量は、例えば１×１０14個／ｃｍ2 程度である。この不
純物導入工程は、ｎＭＯＳのｎ- 形半導体領域３ｎｌａ
およびｎウエル給電領域のｎ- 形半導体領域１０ｎａを
形成するための工程である。
【０２４１】この際、そのｎ形不純物をゲート電極端に
到達させ、ゲート電極によるシャドウィング効果を防止
し、かつ、後述するソース・ドレイン用のｎ＋形半導体
領域のチャネル側端部に残されるようにすべく、そのｎ
形不純物を半導体基板１の主面に対して斜め方向から注
入する。この場合の不純物の注入角度は、上記したｐ-
形半導体領域４ｐ, １１ｐを形成するための不純物の注
入角度と同一とする。すなわち、そのｎ形不純物（低不
純物濃度領域）の注入時には、半導体基板１の傾斜角度
を上記したｐ形不純物（短チャネル抑制用）注入時のま
ま行う。そのｎ形不純物の注入方向は、特に限定されな
いが４方向以上とする。
【０２４２】このようなイオン注入により、ｎＭＯＳ形
成領域においては、ｐ形不純物の方がｎ形不純物よりも
拡散係数が大ききので、ｎ- 形半導体領域３ｎｌａのチ
ャネル側端部にｐ- 形半導体領域４ｐを形成することが
できる。また、ｎウエル給電領域においては、ｎ- 形半
導体領域１０ｎａがｐ- 形半導体領域１１ｐよりも浅く
形成されるようになる。
【０２４３】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, １０ｎａ, １３ｎｌ, １３ｎｌａ1,１３
ｎｌｂ1 は形成されていないが、説明を分かり易くする
ために図示する。
【０２４４】その後、図４４に示すように、ｐ- 形半導
体領域４ｐ, １１ｐ形成用の不純物の導入時およびｎ-
形半導体領域３ｎｌａ, １０ｎａ形成用の不純物の導入
時に用いたフォトレジスト１２ｃをマスクとして、例え
ばｎ形不純物のリンまたはＡｓを絶縁膜２１を通じてイ
オン注入法等によって半導体基板１に注入する。この不
純物のドーズ量は、例えば３×１０15個／ｃｍ2 程度で
ある。この不純物注入工程は、ｎＭＯＳのｎ+ 形半導体
領域３ｎｌｂおよびｎウエル給電領域のｎ+ 形半導体領
域１０ｎｂを形成するための工程である。
【０２４５】ただし、この際、そのｎ形不純物を半導体
基板１の主面に対して垂直に注入する。また、そのｎ形
不純物を、ｎウエル給電領域１０ｎのｐ- 半導体領域１
１ｐよりも深く、かつ、隣接する素子と分離可能な深さ
にイオン注入する。このようにｎ形不純物をｐ- 半導体
領域１１ｐよりも深く打ち込むのは、上記したように、
ｎウエル給電領域１０ｎにおいてはｎウエルＮＷとは逆
導電形のｐ- 形半導体領域１１ｐがｎ- 形半導体領域１
０ｎａよりも深く形成されており、このままだと良好な
ウエル接続ができなくなってしまうので、そのｎ形不純
物の導入時には、ｐ- 半導体領域１１ｐがｎウエル給電
領域１０ｎに形成されないように、そのｎ形不純物をｐ
- 半導体領域１１ｐよりも深く注入する。これにより、
良好なウエル接続が可能となる。
【０２４６】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂ, １３ｎ
ｌ,１３ｎｌａ1,１３ｎｌｂ1 は形成されていないが、
説明を分かり易くするために図示する。
【０２４７】このように本実施の形態５においては、ｎ
ＭＯＳ３ｎが必要とするｎ形半導体領域３ｎｌおよびｐ
- 形半導体領域４ｐ、さらにはｎウエル給電領域１０ｎ
を同一のフォトレジストをマスクとしたイオン注入によ
って形成することができる。したがって、フォトレジス
ト膜の塗布、露光および現像等の一連のフォトリソグラ
フィ工程を大幅に低減できる。また、フォトマスクの枚
数も低減できる。
【０２４８】次いで、フォトレジスト１２ｃを除去した
後、図４５に示すように、半導体基板１上に、周辺回路
領域ＰにおけるｐＭＯＳ形成領域およびｐウエル給電領
域１０ｐ、メモリセル領域Ｍにおけるｐウエル給電領域
１０ｐ’が露出し、周辺回路領域ＰにおけるｎＭＯＳ形
成領域およびｎウエル給電領域１０ｎを被覆するような
フォトレジスト（第２マスク）１２ｄをフォトリソグラ
フィ技術によって形成する。
【０２４９】続いて、前記実施の形態１と同様に、その
フォトレジスト１２ｄをマスクとして、例えばｎ形不純
物のリンまたはＡｓを絶縁膜２１を通じてイオン注入法
等によって半導体基板１に注入する。この不純物のドー
ズ量は、例えば３×１０12個／ｃｍ2 程度である。この
不純物導入工程は、周辺回路領域ＰにおけるｐＭＯＳの
短チャネル抑制用のｎ- 形半導体領域４ｎを形成するた
めの工程である。
【０２５０】この際、半導体基板１を傾けることによ
り、その不純物を半導体基板１の主面に対して斜めに注
入する。これは、その不純物をゲート電極端に到達さ
せ、ゲート電極によるシャドウィング効果を防止するた
めである。これにより、ｐＭＯＳ形成領域においては不
純物をゲート電極３ｐｇ端部の下層にもぐり込むように
導入できるとともに、ｐウエル給電領域１０ｐ，１０
ｐ’においてはｎ- 形半導体領域１１ｎの深さを比較的
浅くすることが可能となっている。その不純物の注入方
向は、特限定されないが４方向以上とする。
【０２５１】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ４ｎ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １
０ｎｂ, １３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成さ
れていないが、説明を分かり易くするために図示する。
【０２５２】その後、図４６に示すように、ｎ- 形半導
体領域４ｎ, １１ｎ形成用の不純物の導入時に用いたフ
ォトレジスト１２ｄをマスクとして、例えばｐ形不純物
のホウ素を絶縁膜２１を通じてイオン注入法等によって
半導体基板１に注入する。この不純物のドーズ量は、ｎ
- 形半導体領域１３ｎｌの導電形を打ち消すべくｎ-形
半導体領域１３ｎｌ用の不純物注入時のドーズ量より多
く、例えば３×１０13個／ｃｍ2 程度である。この不純
物導入工程は、ｐＭＯＳのｐ- 形半導体領域３ｐｌａお
よびｐウエル給電領域のｐ- 形半導体領域１０ｐａを形
成するための工程である。
【０２５３】この際、そのｐ形不純物をゲート電極端に
到達させ、ゲート電極によるシャドウィング効果を防止
し、かつ、後述するソース・ドレイン用のｐ+ 形半導体
領域のチャネル側端部に残されるようにすべく、そのｐ
形不純物を半導体基板１の主面に対して斜め方向から注
入する。この場合の不純物の注入角度は、上記したｎ-
形半導体領域４ｎ, １１ｎを形成するための不純物の注
入角度と同一とする。すなわち、そのｐ形不純物（低不
純物濃度領域）の注入時には、半導体基板１の傾斜角度
をｎ形不純物（短チャネル抑制用）注入時のまま行う。
そのｐ形不純物の注入方向は、特に限定されないが４方
向以上とする。
【０２５４】ただし、ここでは、ｐＭＯＳ形成領域にお
いて、そのｐ形不純物のゲート電極３ｐｇ端部下層への
もぐり込み量が、上記したｎ- 形半導体領域４ｎよりも
小さくなるようにイオン打ち込みエネルギーを設定す
る。したがって、ｐＭＯＳ形成領域においては、ｐ- 形
半導体領域３ｐｌａのチャネル側端部にｎ- 形半導体領
域４ｎが残るようにすることができる。また、ｐウエル
給電領域においては、ｐ- 形半導体領域１０ｐａがｎ-
形半導体領域１１ｎよりも浅く形成されるようになる。
【０２５５】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
１０ｎａ, １０ｎｂ, １０ｐａ, １３ｎｌ, １３ｎｌａ
1,１３ｎｌｂ1 は形成されていないが、説明を分かり易
くするために図示する。
【０２５６】その後、図４７に示すように、ｎ- 形半導
体領域４ｎ, １１ｎ形成用の不純物の導入時およびｐ-
形半導体領域３ｐｌａ, １０ｐａ形成用の不純物の導入
時に用いたフォトレジスト１２ｄをマスクとして、例え
ばｐ形不純物のホウ素を絶縁膜２１を通じてイオン注入
法等によって半導体基板１に注入する。この不純物のド
ーズ量は、例えば３×１０15個／ｃｍ2 程度である。こ
の不純物注入工程は、ｐＭＯＳ３ｐのｐ+ 形半導体領域
３ｐｌｂおよびｐウエル給電領域のｐ+ 形半導体領域１
０ｐｂを形成するための工程である。
【０２５７】ただし、この際、そのｐ形不純物を半導体
基板１の主面に対して垂直に注入する。また、ここで
は、そのｐ形不純物を、ｐウエル給電領域１０ｐ，１０
ｐ’のｎ- 半導体領域１１ｎよりも深く、かつ、隣接す
る素子と分離可能な深さにイオン注入する。このように
ｐ形不純物をｎ- 半導体領域１１ｎよりも深く打ち込む
のは、上記したように、ｐウエル給電領域１０ｐ，１０
ｐ’においてはｐウエルＰＷとは逆導電形のｎ- 形半導
体領域１１ｎがｐ- 形半導体領域１０ｐａよりも深く形
成されており、このままだと良好なウエル接続ができな
くなってしまうので、そのｐ形不純物の導入時には、ｎ
- 半導体領域１１ｎがｐウエル給電領域１０ｐ，１０
ｐ’に形成されないように、そのｐ形不純物をｎ- 半導
体領域１１ｎよりも深く注入する。これにより、良好な
ウエル接続が可能となる。
【０２５８】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
３ｐｌｂ, １０ｎａ, １０ｎｂ, １０ｐａ, １０ｐｂ,
１３ｎｌ, １３ｎｌａ1,１３ｎｌｂ1 は形成されていな
いが、説明を分かり易くするために図示する。
【０２５９】このように本実施の形態５においては、ｐ
ＭＯＳ３ｐが必要とするｐ形半導体領域３ｐｌおよびｎ
- 形半導体領域４ｎ、さらにはｐウエル給電領域１０ｐ
を同一のフォトレジストをマスクとしたイオン注入によ
って形成することができる。したがって、フォトレジス
ト膜の塗布、露光および現像等の一連のフォトリソグラ
フィ工程を大幅に低減できる。また、フォトマスクの枚
数も低減できる。
【０２６０】次いで、フォトレジスト１２ｄを除去した
後、半導体基板１に対して熱処理を施すことにより、半
導体基板１に導入した不純物の活性化および拡散させ
て、図４８に示すように、ｎＭＯＳ３ｎを構成するｎ-
形半導体領域３ｎｌａ、ｎ+ 形半導体領域３ｎｌｂおよ
びｐ- 形半導体領域４ｐ、ｐＭＯＳ３ｐを構成するｐ-
形半導体領域３ｐｌａ、ｐ+ 形半導体領域３ｐｌｂおよ
びｎ- 形半導体領域４ｎ、ｐウエル給電領域１０ｐ，１
０ｐ’におけるｐ+ 形半導体領域１０ｐｂ、ｎウエル給
電領域１０ｎにおけるｎ+ 形半導体領域１０ｎｂ、メモ
リセル領域Ｍにおけるｎ- 形半導体領域１３ｎｌａ1,１
３ｎｌｂ１を形成する。
【０２６１】続いて、図４９に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａ1 を
ＣＶＤ法によって形成した後、図５０に示すように、そ
の層間絶縁膜５ａ1 においてメモリセル領域Ｍに絶縁膜
２１およびキャップ絶縁膜１５をエッチングストッパと
して、絶縁膜２１の上面が露出するまで接続孔１７ａ1,
１７ｂ1 をフォトリソグラフィ技術およびドライエッチ
ング技術によって穿孔する。ここでは、ＳｉＯ2 のエッ
チング速度の方が窒化シリコンのエッチング速度よりも
速くなるようにエッチング選択比を大きくした状態でエ
ッチング処理を施す。
【０２６２】続いて、今度は窒化シリコンのエッチング
速度の方がＳｉＯ2 のエッチング速度よりも速くなるよ
うにエッチング選択比を大きくした状態にエッチング条
件を切り換えて接続孔１７ａ1,１７ｂ1 の底部に残され
ている絶縁膜２１を除去することにより、図５１に示す
ように、半導体基板１の上面が露出するような接続孔１
７ａ, １７ｂを穿孔する。このようにするのは、絶縁膜
２１を設けない構造の場合において、半導体基板１の上
面が露出するような接続孔１７ａ, １７ｂをＳｉＯ2 が
エッチングされ易い条件で穿孔する場合に、その接続孔
１７ａ, １７ｂの底部から素子分離部２の分離用絶縁膜
（通常ＳｉＯ2 からなる）が露出すると、その分離用絶
縁膜も除去され不良の原因となるので、それを防ぐべ
く、エッチング条件を上述のように２回に分けて行うよ
うにしている。
【０２６３】その後、その接続孔１７ａ, １７ｂを通じ
て、例えばｎ形不純物のリンまたはＡｓをイオン注入法
等によって半導体基板１に注入する。この不純物導入工
程は、電界緩和用のｎ- 形半導体領域を形成するための
不純物の導入工程である。この際、ここでは、その不純
物を半導体基板１の主面に対して垂直に、かつ、ｎ-形
半導体領域１３ｎｌａ1,１３ｎｌｂ1 よりも若干深い位
置まで打ち込む。
【０２６４】次いで、半導体基板１上に、例えばリン等
のようなｎ形不純物を含有する低抵抗ポリシリコンをＣ
ＶＤ法で堆積した後、これを異方性のドライエッチング
またはＣＭＰ（Chemical Mechanical Polishing ）技術
によってエッチバックすることにより、図５２に示すよ
うに、その接続孔１７ａ, １７ｂ内に、例えばリン等の
ようなｎ形不純物を含有する低抵抗ポリシリコンからな
る導体膜１８を埋め込む。そして、その半導体基板１に
対して熱処理を施す。これにより、上記イオン注入によ
って半導体基板１に注入したｎ形不純物を活性化および
拡散させて電界緩和用のｎ- 形半導体領域１３ｎｌａ3,
１３ｎｌｂ3 を形成するとともに、導体膜１８中のｎ形
不純物のリンを半導体基板１側に拡散させてｎ+ 形半導
体領域１３ｎｌａ2,１３ｎｌｂ2 を形成する。これによ
り、選択ＭＯＳ１３を形成する。
【０２６５】ただし、導体膜１８の形成方法としては、
これに限定されるものではなく、例えば次のようにして
も良い。まず、接続孔１７ａ, １７ｂを穿孔した後、半
導体基板１上にノンドープのポリシリコンをＣＶＤ法に
よって堆積した後、その上部を上記と同様にエッチバッ
クすることにより接続孔１７ａ, １７ｂ内にノンドープ
のポリシリコン膜を埋め込む。続いて、例えばリンまた
はＡｓ等のようなｎ形不純物をノンドープのポリシリコ
ン膜にイオン注入法によって打ち込む。その後、熱処理
によってノンドープのポリシリコン膜に注入した不純物
を活性化させて導体膜１８を形成する。
【０２６６】続いて、図５３に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａ2 を
ＣＶＤ法等によって形成した後、層間絶縁膜５ａ（５ａ
1,５ａ2 ）の一部に、半導体基板１の主面に達する接続
孔６および導体膜１８の上部に達する接続孔１９をフォ
トリソグラフィ技術およびドライエッチング技術によっ
て穿孔する。
【０２６７】その後、層間絶縁膜５ａ上に、例えばＷの
単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
等によってパターニングすることにより電極７ａ〜７ｅ
およびビット線ＢＬを形成する。
【０２６８】その後、図５４に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ｂをＣ
ＶＤ法等によって形成することにより、電極７ａ〜７ｅ
およびビット線ＢＬを被覆した後、例えばクラウン形の
キャパシタ１４を形成する。
【０２６９】次に、本実施の形態５の半導体集積回路装
置の各部の不純物濃度分布を図５５〜図５８によって説
明する。
【０２７０】図５５はｎＭＯＳ３ｎのソース・ドレイン
部分における不純物濃度分布を示している。ｎ- 形半導
体領域３ｎｌａの不純物濃度分布は、メモリセル用のｎ
- 形半導体領域１３ｎｌの不純物分布よりも高い濃度
で、かつ、深い位置まで広がっている。短チャネル抑制
用のｐ- 形半導体領域４ｐの不純物濃度分布は、ｎ- 形
半導体領域３ｎｌａの不純物濃度分布よりも深い位置ま
で広がっている。さらに、ｎ+ 形半導体領域３ｎｌｂ
は、ｎ- 形半導体領域３ｎｌａおよびｐ- 形半導体領域
４ｐの不純物濃度分布よりも高濃度で、かつ、深い位置
まで広がっている。なお、ｎ- 形半導体領域３ｎｌａ、
短チャネル抑制用のｐ- 形半導体領域４ｐおよびｎ+ 形
半導体領域３ｎｌｂの不純物濃度分布は、それらの不純
物を絶縁膜２１を通じて半導体基板１に打ち込んでいる
ので絶縁膜２１にも存在している。
【０２７１】図５６はｎウエル給電領域１０ｎにおける
不純物濃度分布を示している。ｐ-形半導体領域１１ｐ
の不純物分布は、ｎ- 形半導体領域１０ｎａの不純物分
布よりもも深い位置まで広がっている。しかし、ｎ+ 形
半導体領域１０ｎｂは、そのｐ- 形半導体領域１１ｐの
不純物分布よりも高濃度で、かつ、深い位置まで広がっ
ている。したがって、ｎウエルＮＷに対してウエル電位
を良好に供給することが可能となっている。なお、ｐ--
（Channel ）はｐＭＯＳ３ｐのしきい電圧設定のために
チャネルに導入した不純物の濃度分布である。また、ｎ
- 形半導体領域１０ｎａ、ｐ- 形半導体領域１１ｐおよ
びｎ+ 形半導体領域１０ｎｂの不純物濃度分布は、それ
らの不純物を絶縁膜２１を通じて半導体基板１に打ち込
んでいるので絶縁膜２１にも存在している。
【０２７２】図５７はｐＭＯＳ３ｐのソース・ドレイン
部分における不純物濃度分布を示している。ｐ- 形半導
体領域３ｐｌａの不純物濃度分布は、メモリセル用のｎ
- 形半導体領域１３ｎｌの不純物分布よりも高い濃度
で、かつ、深い位置まで広がっている。短チャネル抑制
用のｎ- 形半導体領域４ｎの不純物濃度分布は、ｐ- 形
半導体領域３ｐｌａの不純物濃度分布よりも深い位置ま
で広がっている。さらに、ｐ+ 形半導体領域３ｐｌｂ
は、ｐ- 形半導体領域３ｐｌａおよびＮ- 形半導体領域
４Ｎの不純物濃度分布よりも高濃度で、かつ、深い位置
まで広がっている。なお、ｐ--（Channel ）はｐＭＯＳ
３ｐのしきい電圧設定のためにチャネルに導入した不純
物の濃度分布である。また、ｐ- 形半導体領域３ｐｌ
ａ、短チャネル抑制用のｎ- 形半導体領域４ｎおよびｐ
+ 形半導体領域３ｐｌｂの不純物濃度分布は、それらの
不純物を絶縁膜２１を通じて半導体基板１に打ち込んで
いるので絶縁膜２１にも存在している。
【０２７３】図５８はｐウエル給電領域１０ｐにおける
不純物濃度分布を示している。ｎ-形半導体領域１１ｎ
の不純物分布は、ｐ- 形半導体領域１０ｐａの不純物分
布よりもも深い位置まで広がっている。しかし、ｐ+ 形
半導体領域１０ｐｂは、そのｎ- 形半導体領域１１ｎの
不純物分布よりも高濃度で、かつ、深い位置まで広がっ
ている。したがって、ｐウエルＰＷに対してもウエル電
位を良好に供給することが可能となっている。なお、ｐ
- 形半導体領域１０ｐａ、ｎ- 形半導体領域１１ｎおよ
びｐ+ 形半導体領域１０ｐｂの不純物濃度分布は、それ
らの不純物を絶縁膜２１を通じて半導体基板１に打ち込
んでいるので絶縁膜２１にも存在している。
【０２７４】メモリセル領域Ｍにおける構造および不純
物濃度分布については、絶縁膜２１を設けたこと以外は
前記実施の形態４と同じなので説明を省略する。
【０２７５】このような本実施の形態５においては、前
記実施の形態１, ２, ４で得られた効果の他に、以下の
効果を得ることが可能となる。
【０２７６】(1).ゲート電極３ｎｇ, ３ｐｇ、キャップ
絶縁膜８、ゲート電極１３ｎｇ（ワード線ＷＬ）および
キャップ絶縁膜１５の側面にサイドウォールを形成する
ためのドライエッチング工程および洗浄・乾燥工程を削
減することにより、半導体集積回路装置の製造時間の短
縮および製造コストの低減とともに、異物発生に起因す
る不良発生率を低減でき半導体集積回路装置の歩留まり
および信頼性を向上させることが可能となる。
【０２７７】(2).選択ＭＯＳ１３の半導体領域１３ｎｌ
ａ, １３ｎｌｂが露出する接続孔１７ａ, １７ｂの穿孔
処理を２回に分けて行うことにより、半導体基板１の上
部の素子分離部２の分離用絶縁膜の上部が接続孔１７
ａ, １７ｂの形成時に部分的に除去されるのを防止でき
るので、それに起因するメモリセルでの特性不良を防止
することが可能となる。
【０２７８】(3).上記(3) により、その接続孔１７ａ,
１７ｂの平面的な位置合わせ余裕を小さくできるので、
メモリセルの微細化が可能となり、素子集積度の向上お
よびこれに伴う半導体集積回路装置の機能の向上を図る
ことが可能となる。
【０２７９】（実施の形態６）図５９〜図７３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図、図７４〜図７７は本実施の形態
の半導体集積回路装置の各部の不純物濃度分布を説明す
るための説明図、図７８は本実施の形態の半導体集積回
路装置のメモリセル領域の要部拡大断面図、図７９は図
７８のメモリセル選択ＭＯＳ・ＦＥＴのソース・ドレイ
ンの不純物濃度分布を説明するための説明図である。
【０２８０】図５９は本実施の形態６における半導体集
積回路装置の製造工程中の要部断面図を示している。半
導体基板１には、ｐウエルＰＷ、ｎウエルＮＷ、素子分
離部２、ゲート電極３ｎｇ, ３ｐｇ, １３ｎｇおよびキ
ャップ絶縁膜８, １５が形成されている。このゲート電
極３ｎｇ, ３ｐｇ, １３ｎｇは、例えば低抵抗ポリシリ
コン膜の単体膜、低抵抗ポリシリコン膜上にタングステ
ンシリサイド等のようなシリサイド膜を積み重ねてな
る、いわゆるポリサイド構造または低抵抗ポリシリコン
膜上に窒化チタンや窒化タングステン等のようなバリア
金属膜を介してタングステン等のような金属膜を積み重
ねてなる、いわゆるポリメタル構造で構成されている。
【０２８１】なお、キャップ絶縁膜８は、例えば窒化シ
リコンからなる。また、この段階では前記実施の形態
４, ５で説明したメモリセル選択ＭＯＳ・ＦＥＴ用のｎ
- 形の半導体領域１３ｎｌａ1,１３ｎｌｂ1 を形成する
ための不純物注入工程は行われていない。
【０２８２】まず、このような半導体基板１上に、図６
０に示すように、例えば窒化シリコンからなる絶縁膜２
１をＣＶＤ法等によって形成することにより、素子分離
部２を含む半導体基板１の上面、ゲート電極３ｎｇ, ３
ｐｇ、キャップ絶縁膜８、ゲート電極１３ｎｇ（ワード
線ＷＬ）およびキャップ絶縁膜１５の表面（側面および
上面）を被覆する。
【０２８３】続いて、メモリセル選択ＭＯＳ・ＦＥＴ用
のｎ- 形の半導体領域１３ｎｌａ1,１３ｎｌｂ1 を形成
するための不純物注入工程およびゲート電極３ｎｇ, ３
ｐｇ、キャップ絶縁膜８、ゲート電極１３ｎｇ（ワード
線ＷＬ）およびキャップ絶縁膜１５の側面にサイドウォ
ールを形成する工程を経ることなく、図６１に示すよう
に、絶縁膜２１上に、周辺回路領域ＰにおけるｎＭＯＳ
形成領域およびｎウエル給電領域１０ｎが露出し、周辺
回路領域ＰにおけるｐＭＯＳ形成領域、周辺回路領域ｐ
およびメモリセル領域Ｍにおけるｐウエル給電領域１０
ｐ，１０ｐ’さらにはメモリセル領域Ｍを被覆するよう
なフォトレジスト（第１マスク）１２ｃをフォトリソグ
ラフィ技術によって形成する。
【０２８４】すなわち、メモリセル選択ＭＯＳ・ＦＥＴ
用のｎ- 形の半導体領域１３ｎｌａ1,１３ｎｌｂ1 を形
成するための不純物注入工程を行わないことにより、半
導体集積回路装置の製造時間の短縮および製造コストの
低減を図ることが可能となる。また、メモリセル選択Ｍ
ＯＳ・ＦＥＴの短チャネル特性が改善され、より短いゲ
ート長が使用可能となる。
【０２８５】また、ゲート電極３ｎｇ, ３ｐｇ、キャッ
プ絶縁膜８、ゲート電極１３ｎｇ（ワード線ＷＬ）およ
びキャップ絶縁膜１５の側面の絶縁膜２１部分が前記実
施の形態４等で説明したサイドウォールの役目を果たす
ので、特にサイドウォールを形成する工程が必要ない。
したがって、そのサイドウォールを形成するためのドラ
イエッチング工程および洗浄・乾燥工程を削減できるの
で、半導体集積回路装置の製造時間の短縮とともに、異
物発生に起因する不良発生率を低減でき半導体集積回路
装置の歩留まりおよび信頼性を向上させることが可能と
なる。
【０２８６】続いて、前記実施の形態５と同様に、その
フォトレジスト１２ｃをマスクとして、例えばｐ形不純
物のホウ素を絶縁膜２１を通してイオン注入法等によっ
て半導体基板１に注入する。この不純物のドーズ量は、
例えば４×１０12個／ｃｍ2程度である。この不純物導
入工程は、周辺回路領域ＰにおけるｎＭＯＳの短チャネ
ル抑制用のｐ- 形半導体領域４ｐを形成するための工程
である。
【０２８７】この際、半導体基板１を傾けることによ
り、その不純物を半導体基板１の主面に対して斜めに注
入する。これは、その不純物をゲート電極端に到達さ
せ、かつ、ゲート電極によるシャドウィング効果を防止
するためである。これにより、ｎＭＯＳ形成領域におい
ては不純物をゲート電極３ｎｇ端部の下層にもぐり込む
ように導入できるとともに、ｎウエル給電領域１０ｎに
おいてはｐ- 形半導体領域１１ｐの深さを比較的浅くす
ることが可能となっている。その不純物の注入方向は、
特限定されないが４方向以上とする。
【０２８８】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐは形成されていないが、説明を分かり易くするために
図示する。
【０２８９】その後、図６２に示すように、ｐ- 形半導
体領域４ｐ, １１ｐ形成用の不純物の導入時に用いたフ
ォトレジスト１２ｃをマスクとして、例えばｎ形不純物
のリンまたはＡｓを絶縁膜２１を通じてイオン注入法等
によって半導体基板１に注入する。この不純物のドーズ
量は、例えば１×１０14個／ｃｍ2 程度である。この不
純物導入工程は、ｎＭＯＳのｎ- 形半導体領域３ｎｌａ
およびｎウエル給電領域のｎ- 形半導体領域１０ｎａを
形成するための工程である。
【０２９０】この際、そのｎ形不純物をゲート電極端に
到達させ、かつ、ゲート電極によるシャドウィング効果
を防止すべく、そのｎ形不純物を半導体基板１の主面に
対して斜め方向から注入するが、その注入角度は、上記
したｐ- 形半導体領域４ｐ,１１ｐを形成するための不
純物の注入角度と同一とする。すなわち、そのｎ形不純
物（低不純物濃度領域）の注入時には、半導体基板１の
傾斜角度を上記したｐ形不純物（短チャネル抑制用）注
入時のまま行う。そのｎ形不純物の注入方向は、特に限
定されないが４方向以上とする。
【０２９１】このようなイオン注入により、ｎＭＯＳ形
成領域においては、ｐ形不純物の方がｎ形不純物よりも
拡散係数が大きいので、ｎ- 形半導体領域３ｎｌａのチ
ャネル側端部にｐ- 形半導体領域４ｐを形成することが
できる。また、ｎウエル給電領域においては、ｎ- 形半
導体領域１０ｎａがｐ- 形半導体領域１１ｐよりも浅く
形成されるようになる。
【０２９２】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, １０ｎａは形成されていないが、説明を
分かり易くするために図示する。
【０２９３】その後、図６３に示すように、ｐ- 形半導
体領域４ｐ, １１ｐ形成用の不純物の導入時およびｎ-
形半導体領域３ｎｌａ, １０ｎａ形成用の不純物の導入
時に用いたフォトレジスト１２ｃをマスクとして、例え
ばｎ形不純物のリンまたはＡｓを絶縁膜２１を通じてイ
オン注入法等によって半導体基板１に注入する。この不
純物のドーズ量は、例えば３×１０15個／ｃｍ2 程度で
ある。この不純物注入工程は、ｎＭＯＳのｎ+ 形半導体
領域３ｎｌｂおよびｎウエル給電領域のｎ+ 形半導体領
域１０ｎｂを形成するための工程である。
【０２９４】ただし、この際、そのｎ形不純物を半導体
基板１の主面に対して垂直に注入する。また、そのｎ形
不純物を、ｎウエル給電領域１０ｎのｐ- 半導体領域１
１ｐよりも深く、かつ、隣接する素子と分離可能な深さ
にイオン注入する。このようにｎ形不純物をｐ- 半導体
領域１１ｐよりも深く打ち込むのは、上記したように、
ｎウエル給電領域１０ｎにおいてはｎウエルＮＷとは逆
導電形のｐ- 形半導体領域１１ｐがｎ- 形半導体領域１
０ｎａよりも深く形成されており、このままだと良好な
ウエル接続ができなくなってしまうので、そのｎ形不純
物の導入時には、ｐ- 半導体領域１１ｐがｎウエル給電
領域１０ｎに形成されないように、そのｎ形不純物をｐ
- 半導体領域１１ｐよりも深く注入する。これにより、
良好なウエル接続が可能となる。
【０２９５】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １０ｎｂは形成さ
れていないが、説明を分かり易くするために図示する。
【０２９６】このように本実施の形態６においては、ｎ
ＭＯＳ３ｎが必要とするｎ形半導体領域３ｎｌおよびｐ
- 形半導体領域４ｐ、さらにはｎウエル給電領域１０ｎ
を同一のフォトレジストをマスクとしたイオン注入によ
って形成することができる。したがって、フォトレジス
ト膜の塗布、露光および現像等の一連のフォトリソグラ
フィ工程を大幅に低減できる。また、フォトマスクの枚
数も低減できる。
【０２９７】次いで、フォトレジスト１２ｃを除去した
後、図６４に示すように、半導体基板１上に、周辺回路
領域ＰにおけるｐＭＯＳ形成領域およびｐウエル給電領
域１０ｐ、メモリセル領域Ｍにおけるｐウエル給電領域
１０ｐ’が露出し、周辺回路領域ＰにおけるｎＭＯＳ形
成領域およびｎウエル給電領域１０ｎを被覆するような
フォトレジスト（第２マスク）１２ｄをフォトリソグラ
フィ技術によって形成する。
【０２９８】続いて、前記実施の形態５と同様に、その
フォトレジスト１２ｄをマスクとして、例えばｎ形不純
物のリンまたはＡｓを絶縁膜２１を通じてイオン注入法
等によって半導体基板１に注入する。この不純物のドー
ズ量は、例えば３×１０12個／ｃｍ2 程度である。この
不純物導入工程は、周辺回路領域ＰにおけるｐＭＯＳの
短チャネル抑制用のｎ- 形半導体領域４ｎを形成するた
めの工程である。
【０２９９】この際、半導体基板１を傾けることによ
り、その不純物を半導体基板１の主面に対して斜めに注
入する。これは、その不純物をゲート電極端に到達さ
せ、かつ、ゲート電極によるシャドウィング効果を防止
するためである。これにより、ｐＭＯＳ形成領域におい
ては不純物をゲート電極３ｐｇ端部の下にもぐり込むよ
うに導入できるとともに、ｐウエル給電領域１０ｐ，１
０ｐ’においてはｎ- 形半導体領域１１ｎの深さを比較
的浅くすることが可能となっている。その不純物の注入
方向は、特限定されないが４方向以上とする。
【０３００】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, １１
ｐ, ４ｎ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, １０ｎａ, １
０ｎｂは形成されていないが、説明を分かり易くするた
めに図示する。
【０３０１】その後、図６５に示すように、ｎ- 形半導
体領域４ｎ, １１ｎ形成用の不純物の導入時に用いたフ
ォトレジスト１２ｄをマスクとして、例えばｐ形不純物
のホウ素を絶縁膜２１を通じてイオン注入法等によって
半導体基板１に注入する。この不純物のドーズ量は、例
えば３×１０13個／ｃｍ2 程度である。この不純物導入
工程は、ｐＭＯＳのｐ- 形半導体領域３ｐｌａおよびｐ
ウエル給電領域のｐ-形半導体領域１０ｐａを形成する
ための工程である。
【０３０２】この際、そのｐ形不純物をゲート電極端に
到達させ、かつ、ゲート電極によるシャドウィング効果
を防止すべく、そのｐ形不純物を半導体基板１の主面に
対して斜め方向から注入するが、その注入角度は、上記
したｎ- 形半導体領域４ｎ,１１ｎを形成するための不
純物の注入角度と同一とする。すなわち、そのｐ形不純
物（低不純物濃度領域）の注入時には、半導体基板１の
傾斜角度をｎ形不純物（短チャネル抑制用）注入時のま
ま行う。そのｐ形不純物の注入方向は、特に限定されな
いが４方向以上とする。
【０３０３】ただし、ここでは、ｐＭＯＳ形成領域にお
いて、そのｐ形不純物のゲート電極３ｐｇ端部下層への
もぐり込み量が、上記したｎ- 形半導体領域４ｎよりも
小さくなるようにイオン打ち込みエネルギーを設定す
る。したがって、ｐＭＯＳ形成領域においては、ｐ- 形
半導体領域３ｐｌａのチャネル側端部にｎ- 形半導体領
域４ｎが残るようにすることができる。また、ｐウエル
給電領域においては、ｐ- 形半導体領域１０ｐａがｎ-
形半導体領域１１ｎよりも浅く形成されるようになる。
【０３０４】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
１０ｎａ, １０ｎｂ, １０ｐａは形成されていないが、
説明を分かり易くするために図示する。
【０３０５】その後、図６６に示すように、ｎ- 形半導
体領域４ｎ, １１ｎ形成用の不純物の導入時およびｐ-
形半導体領域３ｐｌａ, １０ｐａ形成用の不純物の導入
時に用いたフォトレジスト１２ｄをマスクとして、例え
ばｐ形不純物のホウ素を絶縁膜２１を通じてイオン注入
法等によって半導体基板１に注入する。この不純物のド
ーズ量は、例えば３×１０15個／ｃｍ2 程度である。こ
の不純物注入工程は、ｐＭＯＳ３ｐのｐ+ 形半導体領域
３ｐｌｂおよびｐウエル給電領域のｐ+ 形半導体領域１
０ｐｂを形成するための工程である。
【０３０６】ただし、この際、そのｐ形不純物を半導体
基板１の主面に対して垂直に注入する。また、ここで
は、そのｐ形不純物を、ｐウエル給電領域１０ｐのｎ-
半導体領域１１ｎよりも深く、かつ、隣接する素子と分
離可能な深さにイオン注入する。このようにｐ形不純物
をｎ- 半導体領域１１ｎよりも深く打ち込むのは、上記
したように、ｐウエル給電領域１０ｐ，１０ｐ’におい
てはｐウエルＰＷとは逆導電形のｎ- 形半導体領域１１
ｎがｐ- 形半導体領域１０ｐａよりも深く形成されてお
り、このままだと良好なウエル接続ができなくなってし
まうので、そのｐ形不純物の導入時には、ｎ- 半導体領
域１１ｎがｐウエル給電領域１０ｐ，１０ｐ’に形成さ
れないように、そのｐ形不純物をｎ- 半導体領域１１ｎ
よりも深く注入する。これにより、良好なウエル接続が
可能となる。
【０３０７】なお、この段階では、不純物を活性化する
ための熱処理を行っていないので半導体領域４ｐ, ４
ｎ, １１ｐ, １１ｎ, ３ｎｌａ, ３ｎｌｂ, ３ｐｌａ,
３ｐｌｂ, １０ｎａ, １０ｎｂ, １０ｐａ, １０ｐｂは
形成されていないが、説明を分かり易くするために図示
する。
【０３０８】このように本実施の形態６においては、ｐ
ＭＯＳ３ｐが必要とするｐ形半導体領域３ｐｌおよびｎ
- 形半導体領域４ｎ、さらにはｐウエル給電領域１０
ｐ，１０ｐ’を同一のフォトレジストをマスクとしたイ
オン注入によって形成することができる。したがって、
フォトレジスト膜の塗布、露光および現像等の一連のフ
ォトリソグラフィ工程を大幅に低減できる。また、フォ
トマスクの枚数も低減できる。
【０３０９】次いで、フォトレジスト１２ｄを除去した
後、半導体基板１に対して熱処理を施すことにより、半
導体基板１に導入した不純物の活性化および拡散させ
て、図６７に示すように、ｎＭＯＳ３ｎを構成するｎ-
形半導体領域３ｎｌａ、ｎ+ 形半導体領域３ｎｌｂおよ
びｐ- 形半導体領域４ｐ、ｐＭＯＳ３ｐを構成するｐ-
形半導体領域３ｐｌａ、ｐ+ 形半導体領域３ｐｌｂおよ
びｎ- 形半導体領域４ｎ、ｐウエル給電領域１０ｐにお
けるｐ+ 形半導体領域１０ｐｂ、ｎウエル給電領域１０
ｎにおけるｎ+ 形半導体領域１０ｎｂを形成する。
【０３１０】続いて、図６８に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａ1 を
ＣＶＤ法によって形成した後、図６９に示すように、そ
の層間絶縁膜５ａ1 においてメモリセル領域Ｍに絶縁膜
２１およびキャップ絶縁膜１５をエッチングストッパと
して、絶縁膜２１の上面が露出するまで接続孔１７ａ1,
１７ｂ1 をフォトリソグラフィ技術およびドライエッチ
ング技術によって穿孔する。ここでは、ＳｉＯ2 のエッ
チング速度の方が窒化シリコンのエッチング速度よりも
速くなるようにエッチング選択比を大きくした状態でエ
ッチング処理を施す。
【０３１１】続いて、今度は窒化シリコンのエッチング
速度の方がＳｉＯ2 のエッチング速度よりも速くなるよ
うにエッチング選択比を大きくした状態にエッチング条
件を切り換えて接続孔１７ａ1,１７ｂ1 の底部に残され
ている絶縁膜２１を除去することにより、図７０に示す
ように、半導体基板１の上面が露出するような接続孔１
７ａ, １７ｂを穿孔する。このようにするのは、絶縁膜
２１を設けない構造の場合において、半導体基板１の上
面が露出するような接続孔１７ａ, １７ｂをＳｉＯ2 が
エッチングされ易い条件で穿孔する場合に、その接続孔
１７ａ, １７ｂの底部から素子分離部２の分離用絶縁膜
（通常ＳｉＯ2 からなる）が露出すると、その分離用絶
縁膜も除去され不良の原因となるので、それを防ぐべ
く、エッチング条件を上述のように２回に分けて行うよ
うにしている。
【０３１２】その後、その接続孔１７ａ, １７ｂを通じ
て、例えばｎ形不純物のリンまたはＡｓをイオン注入法
等によって半導体基板１に注入する。この不純物導入工
程は、電界緩和用のｎ- 形半導体領域（第１１半導体領
域）１３ｎｌａ3,１３ｎｂ3を形成するための不純物の
導入工程である。この際、ここでは、その不純物を半導
体基板１の主面に対して垂直に打ち込む。なお、この段
階では、不純物を活性化するための熱処理を行っていな
いのでｎ- 形半導体領域１３ｎｌａ3,１３ｎｂ3 は形成
されていないが、説明を分かり易くするために図示す
る。
【０３１３】次いで、半導体基板１上に、例えばリン等
のようなｎ形不純物を含有する低抵抗ポリシリコンをＣ
ＶＤ法で堆積した後、これを異方性のドライエッチング
またはＣＭＰ（Chemical Mechanical Polishing ）技術
によってエッチバックすることにより、図７１に示すよ
うに、その接続孔１７ａ, １７ｂ内に、例えばリン等の
ようなｎ形不純物を含有する低抵抗ポリシリコンからな
る導体膜１８を埋め込む。そして、その半導体基板１に
対して熱処理を施す。これにより、上記イオン注入によ
って半導体基板１に注入したｎ形不純物を活性化および
拡散させて電界緩和用のｎ- 形半導体領域１３ｎｌａ3,
１３ｎｌｂ3 を形成するとともに、導体膜１８中のｎ形
不純物のリンを半導体基板１側に拡散させてｎ+ 形半導
体領域１３ｎｌａ2,１３ｎｌｂ2 を形成する。これによ
り、選択ＭＯＳ１３を形成する。
【０３１４】ただし、導体膜１８の形成方法としては、
これに限定されるものではなく、例えば次のようにして
も良い。まず、接続孔１７ａ, １７ｂを穿孔した後、半
導体基板１上にノンドープのポリシリコンをＣＶＤ法に
よって堆積した後、その上部を上記と同様にエッチバッ
クすることにより接続孔１７ａ, １７ｂ内にノンドープ
のポリシリコン膜を埋め込む。続いて、例えばリンまた
はＡｓ等のようなｎ形不純物をノンドープのポリシリコ
ン膜にイオン注入法によって打ち込む。その後、熱処理
によってノンドープのポリシリコン膜に注入した不純物
を活性化させて導体膜１８を形成する。
【０３１５】続いて、図７２に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ａ2 を
ＣＶＤ法等によって形成した後、層間絶縁膜５ａ（５ａ
1,５ａ2 ）の一部に、半導体基板１の主面に達する接続
孔６および導体膜１８の上部に達する接続孔１９をフォ
トリソグラフィ技術およびドライエッチング技術によっ
て穿孔する。
【０３１６】その後、層間絶縁膜５ａ上に、例えばＷの
単体膜またはＴｉ／ＴｉＮ／Ｗの積層膜からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術およびドライエッチング技術
等によってパターニングすることにより電極７ａ〜７ｅ
およびビット線ＢＬを形成する。
【０３１７】その後、図７３に示すように、半導体基板
１上に、例えばＳｉＯ2 等からなる層間絶縁膜５ｂをＣ
ＶＤ法等によって形成することにより、電極７ａ〜７ｅ
およびビット線ＢＬを被覆した後、例えばクラウン形の
キャパシタ１４を形成する。
【０３１８】次に、本実施の形態６の半導体集積回路装
置の各部の不純物濃度分布を図７４〜図７９によって説
明する。
【０３１９】図７４は短チャネル抑制用のｐ- 形半導体
領域４ｐの不純物濃度分布は、ｎ-形半導体領域３ｎｌ
ａの不純物濃度分布よりも深い位置まで広がっている。
ｎ+形半導体領域３ｎｌｂは、ｎ- 形半導体領域３ｎｌ
ａおよびｐ- 形半導体領域４ｐの不純物濃度分布よりも
高濃度で、かつ、深い位置まで広がっている。なお、ｎ
- 形半導体領域３ｎｌａ、短チャネル抑制用のｐ- 形半
導体領域４ｐおよびｎ+ 形半導体領域３ｎｌｂの不純物
濃度分布は、それらの不純物を絶縁膜２１を通じて半導
体基板１に打ち込んでいるので絶縁膜２１にも存在して
いる。
【０３２０】図７５はｎウエル給電領域１０ｎにおける
不純物濃度分布を示している。ｐ-形半導体領域１１ｐ
の不純物分布は、ｎ- 形半導体領域１０ｎａの不純物分
布よりもも深い位置まで広がっている。しかし、ｎ+ 形
半導体領域１０ｎｂは、そのｐ- 形半導体領域１１ｐの
不純物分布よりも高濃度で、かつ、深い位置まで広がっ
ている。したがって、ｎウエルＮＷに対してウエル電位
を良好に供給することが可能となっている。なお、ｐ--
（Channel ）はｐＭＯＳ３ｐのしきい電圧設定のために
チャネルに導入した不純物の濃度分布である。また、ｎ
- 形半導体領域１０ｎａ、ｐ- 形半導体領域１１ｐおよ
びｎ+ 形半導体領域１０ｎｂの不純物濃度分布は、それ
らの不純物を絶縁膜２１を通じて半導体基板１に打ち込
んでいるので絶縁膜２１にも存在している。
【０３２１】図７６はｐＭＯＳ３ｐのソース・ドレイン
部分における不純物濃度分布を示している。短チャネル
抑制用のｎ- 形半導体領域４ｎの不純物濃度分布は、ｐ
- 形半導体領域３ｐｌａの不純物濃度分布よりも深い位
置まで広がっている。ｐ+ 形半導体領域３ｐｌｂは、ｐ
- 形半導体領域３ｐｌａおよびＮ- 形半導体領域４Ｎの
不純物濃度分布よりも高濃度で、かつ、深い位置まで広
がっている。なお、ｐ--（Channel ）はｐＭＯＳ３ｐの
しきい電圧設定のためにチャネルに導入した不純物の濃
度分布である。また、ｐ- 形半導体領域３ｐｌａ、短チ
ャネル抑制用のｎ- 形半導体領域４ｎおよびｐ+ 形半導
体領域３ｐｌｂの不純物濃度分布は、それらの不純物を
絶縁膜２１を通じて半導体基板１に打ち込んでいるので
絶縁膜２１にも存在している。
【０３２２】図７７はｐウエル給電領域１０ｐにおける
不純物濃度分布を示している。ｎ-形半導体領域１１ｎ
の不純物分布は、ｐ- 形半導体領域１０ｐａの不純物分
布よりもも深い位置まで広がっている。しかし、ｐ+ 形
半導体領域１０ｐｂは、そのｎ- 形半導体領域１１ｎの
不純物分布よりも高濃度で、かつ、深い位置まで広がっ
ている。したがって、ｐウエルＰＷに対してもウエル電
位を良好に供給することが可能となっている。なお、ｐ
- 形半導体領域１０ｐａ、ｎ- 形半導体領域１１ｎおよ
びｐ+ 形半導体領域１０ｐｂの不純物濃度分布は、それ
らの不純物を絶縁膜２１を通じて半導体基板１に打ち込
んでいるので絶縁膜２１にも存在している。
【０３２３】図７８は図７３のメモリセル領域Ｍの要部
拡大断面図を模式的に示し、図７９はこの図７８の選択
ＭＯＳ１３のソース・ドレイン部分における不純物濃度
分布を示している。なお、図７８においては図面を分か
りやすくするために半導体領域１３ｎｌａ, １３ｎｌｂ
にはハッチングを付していない。
【０３２４】ｎ- 形半導体領域１３ｎｌａ3 （１３ｎｌ
ｂ3 ）は図７８に示すように半導体基板１の横方向およ
び厚さ方向に広い不純物濃度分布の広がりを有してい
る。ｎ+ 形半導体領域１３ｎｌａ2 （１３ｎｌｂ2 ）
は、そのｎ- 形半導体領域１３ｎｌａ3 （１３ｎｌｂ3
）の不純物濃度分布よりも高濃度となっているが、相
対的に不純部濃度の低いｎ- 形半導体領域１３ｎｌａ3
（１３ｎｌｂ3 ）によって全体的に取り囲まれている。
これにより、高い電界がｎ+ 形半導体領域１３ｎｌａ2
（１３ｎｌｂ2 ）に局部的に印加されてしまう現象を抑
制することが可能となり、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となっている。
【０３２５】このような本実施の形態６においても、前
記実施の形態１, ２, ４, ５で得られた効果の他に以下
の効果を得ることが可能となる。
【０３２６】(1).メモリセル選択ＭＯＳ・ＦＥＴ用のｎ
- 形の半導体領域１３ｎｌａ1,１３ｎｌｂ1 を形成する
ための不純物注入工程を行わないことにより、半導体集
積回路装置の製造時間の短縮および製造コストの低減を
図ることが可能となる。
【０３２７】(2).メモリセル選択ＭＯＳ・ＦＥＴ用のｎ
- 形の半導体領域１３ｎｌａ1,１３ｎｌｂ1 を形成する
ための不純物注入工程を行わないことにより、半導体基
板１に導入される不純物濃度を低減することができるの
で、接合容量を低減でき、半導体集積回路装置の動作速
度の向上を図ることが可能となる。
【０３２８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜６に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０３２９】例えば前記実施の形態１〜６においては、
素子分離部を溝掘り埋込形の素子分離部を形成した場合
について説明したが、これに限定されるものではなく、
例えばフィールド絶縁膜による素子分離部を形成しても
良い。
【０３３０】また、前記実施の形態１〜３においては、
ゲート電極をポリシリコンとシリサイドとの積層構造と
した場合について説明したが、これに限定されるもので
はなく、例えばゲート電極をポリシリコンの単体膜、ま
たは低抵抗ポリシリコン上に窒化チタンや窒化タングス
テン等のようなバリア金属膜を介してタングステン等の
ような金属膜を積み重ねてなる、いわゆるポリメタル構
造で構成しても良い。
【０３３１】また、前記実施の形態１〜３においては、
半導体基板にｐウエルおよびｎウエルを有する構造に適
用した場合について説明したが、これに限定されるもの
ではなく、例えばｐウエルまたはｎウエルのいずれか一
方を有する場合でｎチャネル形のＭＯＳ・ＦＥＴおよび
ｐチャネル形のＭＯＳ・ＦＥＴを同一半導体基板に設け
る構造の場合にも適用できる。
【０３３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍの製造技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば情報蓄積用のキャパ
シタの容量絶縁膜として強誘電体薄膜を用いるＦＲＡＭ
（Ferroelctric RAM）の製造技術等に適用できる。この
ＦＲＡＭの構造は前記実施の形態１〜６で説明したＤＲ
ＡＭと同じである。なお、この場合、キャパシタの蓄積
電極は、例えば白金（Ｐｔ）等のような耐酸化性の高
い、反応性の低い、しかも加工性の良い材料で構成され
ている。また、その容量絶縁膜は、例えばＰｂＺｒx Ｔ
ｉ1-X Ｏ3 系の誘電体材料からなる。プレート電極（容
量絶縁膜と接する電極）は、蓄積電極と同じ理由から、
例えばＰｔによって構成されている。
【０３３３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０３３４】(1).本発明の半導体集積回路装置の製造方
法によれば、１つの第１マスクを用いて、ｎチャネル形
のＭＩＳトランジスタのソース・ドレイン領域用のｎ+
形半導体領域、ｎチャネル形のＭＩＳトランジスタでの
短チャネル効果抑制用のｐ- 形半導体領域およびｎウエ
ル給電領域を形成するための不純物導入工程を行い、か
つ、１つの第２マスクを用いてｐチャネル形のＭＩＳト
ランジスタのソース・ドレイン領域用のｐ+ 形半導体領
域、ｐチャネル形のＭＩＳトランジスタでの短チャネル
効果抑制用のｎ- 形半導体領域およびｐウエル給電領域
を形成するための不純物導入工程を行うことにより、フ
ォトレジストの形成および除去工程数を大幅に低減する
ことができるので、ｎチャネル形のＭＩＳトランジスタ
およびｐチャネル形のＭＩＳトランジスタを同一半導体
基板上に設ける構造を有する半導体集積回路装置の製造
工程を低減することが可能となる。
【０３３５】(2).本発明の半導体集積回路装置の製造方
法によれば、１つの第１マスクを用いてｎチャネル形の
ＭＩＳトランジスタのソース・ドレイン領域用のｎ+ 形
半導体領域、ｎ- 形半導体領域、ｎチャネル形のＭＩＳ
トランジスタでの短チャネル効果抑制用のｐ- 形半導体
領域およびｎウエル給電領域を形成するための不純物イ
オン導入工程を行い、かつ、１つの第２マスクを用いて
ｐチャネル形のＭＩＳトランジスタのソース・ドレイン
領域用のｐ+ 形半導体領域、ｐ- 形半導体領域、ｐチャ
ネル形のＭＩＳトランジスタでの短チャネル効果抑制用
のｎ- 形半導体領域およびｐウエル給電領域を形成する
ための不純物イオン導入工程を行うことにより、フォト
レジストの形成および除去工程数を大幅に低減すること
ができる。このため、ｎチャネル形のＭＩＳトランジス
タおよびｐチャネル形のＭＩＳトランジスタを同一半導
体基板上に設ける構造を有する半導体集積回路装置の製
造工程を低減することが可能となる。
【０３３６】(3).本発明の半導体集積回路装置の製造方
法によれば、ｎチャネル形ＭＩＳ・ＦＥＴ形成領域が露
出する１つの第１マスクを用いて第３半導体領域、第４
半導体領域および第５半導体領域を形成するための不純
物導入工程を行い、かつ、ｐチャネル形ＭＩＳ・ＦＥＴ
形成領域が露出する１つの第２マスクを用いて第６半導
体領域、第７半導体領域および第８半導体領域を形成す
るための不純物導入工程を行うことにより、同一半導体
基板上にｎチャネル形ＭＩＳ・ＦＥＴおよびｐチャネル
形ＭＩＳ・ＦＥＴを形成する場合に、フォトレジストの
形成および除去工程数を大幅に低減することができる。
このため、ｎチャネル形のＭＩＳトランジスタおよびｐ
チャネル形のＭＩＳトランジスタを同一半導体基板上に
設ける構造を有する半導体集積回路装置の製造工程数を
低減することが可能となる。
【０３３７】(4).本発明の半導体集積回路装置の製造方
法によれば、ｎチャネル形ＭＩＳ・ＦＥＴ形成領域およ
び第２給電領域が露出する１つの第１マスクを用いて第
３半導体領域、第４半導体領域および第５半導体領域を
形成するための不純物導入工程を行い、かつ、ｐチャネ
ル形ＭＩＳ・ＦＥＴ形成領域および第１給電領域が露出
する１つの第２マスクを用いて第６半導体領域、第７半
導体領域および第８半導体領域を形成するための不純物
導入工程を行うことにより、同一半導体基板上にｎチャ
ネル形ＭＩＳ・ＦＥＴおよびｐチャネル形ＭＩＳ・ＦＥ
Ｔを形成する場合に、ｎチャネル形ＭＩＳ・ＦＥＴおよ
びｐチャネル形ＭＩＳ・ＦＥＴを構成する半導体領域の
形成と同時に第１給電領域および第２給電領域を構成す
る半導体領域を形成することができるとともに、フォト
レジストの形成および除去工程数を大幅に低減すること
ができる。このため、ｎチャネル形のＭＩＳトランジス
タ、ｐチャネル形のＭＩＳトランジスタ、第１給電領域
および第２給電領域を同一半導体基板上に設ける構造を
有する半導体集積回路装置の製造工程を低減することが
可能となる。
【０３３８】(5).本発明の半導体集積回路装置の製造方
法によれば、前記ｎ形の第３不純物は、前記半導体基板
の主面に対して垂直な方向に対して第１の傾きを持って
イオン打ち込みし、前記ｐ形の第１不純物およびｎ形の
第２不純物は、前記半導体基板の主面に対して垂直な方
向に対して第２の傾きを持ってイオン打ち込みし、前記
第２の傾きは、前記第１の傾きよりも大きく、前記ｐ形
の第６不純物は、前記半導体基板の主面に対して垂直な
方向に対して第３の傾きを持ってイオン打ち込みし、前
記ｎ形の第４不純物およびｐ形の第５不純物は、前記半
導体基板の主面に対して垂直な方向に対して第４の傾き
を持ってイオン打ち込みし、前記第４の傾きは、前記第
３の傾きよりも大きいことにより、第１給電領域および
第２給電領域において接合不良を生じることなく、第１
給電領域および第２給電領域を構成する半導体領域を形
成することが可能となる。
【０３３９】(6).本発明の半導体集積回路装置の製造方
法によれば、前記第１給電領域および第３給電領域にお
いて、前記第８半導体領域は、前記第６半導体領域およ
び第７半導体領域を覆うように形成され、前記第２給電
領域において、前記第５半導体領域は、前記第３半導体
領域および第４半導体領域を覆うように形成されている
ことにより、第１給電領域および第２給電領域において
接合不良を生じることなく、第１給電領域および第２給
電領域を構成する半導体領域を形成することが可能とな
る。
【０３４０】(7).上記(1) 、(2) 、(3) または(4) によ
り、その半導体集積回路装置の製造プロセスを簡略化す
ることができ半導体集積回路装置の製造時間の短縮およ
び製造コストの低減を図ることが可能となるとともに、
異物の付着率を低減することができるので、その半導体
集積回路装置の歩留りおよび信頼性を向上させることが
可能となる。
【０３４１】(8).上記(1) 、(2) 、(3) または(4) によ
り、ｎチャネル形のＭＩＳトランジスタおよびｐチャネ
ル形のＭＩＳトランジスタを同一半導体基板上に設ける
構造を有する半導体集積回路装置の製造工程で用いるフ
ォトマスクの枚数を低減することが可能となる。したが
って、その半導体集積回路装置の製造コストの低減を図
ることが可能となる。
【０３４２】(9).本発明の半導体集積回路装置の製造方
法によれば、ｐチャネル形のＭＩＳトランジスタおよび
ｎチャネル形のＭＩＳトランジスタ等における不純物イ
オン導入工程において、メモリセル領域にマスクを形成
しておくことにより、メモリセルにおける接合リークの
増加を抑えることができ、それに起因するリフレッシュ
特性の劣化を抑制することができるとともに、周辺回路
領域における短チャネル効果を抑制でき、電流駆動能力
を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の要部断面図であ
る。
【図２】図１の半導体集積回路装置のウエル給電領域に
おける半導体領域の分布を示すグラフ図である。
【図３】本発明者が検討したウエル給電領域における半
導体領域の分布を示すグラフ図である。
【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
【図１３】図１２の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図１４】図１２の半導体集積回路装置の図１３に続く
製造工程中における要部断面図である。
【図１５】図１２の半導体集積回路装置の図１４に続く
製造工程中における要部断面図である。
【図１６】図１２の半導体集積回路装置の図１５に続く
製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２２】図２１半導体集積回路装置の製造工程中にお
ける要部断面図である。
【図２３】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２４】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２５】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２６】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２７】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２８】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図２９】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３０】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３１】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３２】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３３】図２１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３４】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図３５】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図３６】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図３７】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図３８】本実施の形態の半導体集積回路装置のメモリ
セル領域の要部拡大断面図である。
【図３９】図３８のメモリセル選択ＭＯＳ・ＦＥＴのソ
ース・ドレインの不純物濃度分布を説明するための説明
図である。
【図４０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図４１】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４２】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４３】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４４】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４５】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４６】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４７】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４８】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図４９】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５０】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５１】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５２】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５３】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５４】図４０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図５５】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図５６】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図５７】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図５８】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図５９】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図６０】図５９半導体集積回路装置の製造工程中にお
ける要部断面図である。
【図６１】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６２】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６３】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６４】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６５】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６６】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６７】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６８】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図６９】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図７０】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図７１】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図７２】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図７３】図５９に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図７４】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図７５】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図７６】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図７７】本実施の形態の半導体集積回路装置の要部の
不純物濃度分布を説明するための説明図である。
【図７８】本実施の形態の半導体集積回路装置のメモリ
セル領域の要部拡大断面図である。
【図７９】図７８のメモリセル選択ＭＯＳ・ＦＥＴのソ
ース・ドレインの不純物濃度分布を説明するための説明
図である。
【符号の説明】
１ 半導体基板 ２ 素子分離部 ２ａ 溝 ２ｂ 絶縁膜（分離膜） ３ｎ ｎチャネル形のＭＯＳ・ＦＥＴ ３ｎｌ ｎ形半導体領域 ３ｎｌａ ｎ- 形半導体領域（第４半導体領域） ３ｎｌｂ ｎ+ 形半導体領域（第５半導体領域） ３ｎｉ ゲート絶縁膜 ３ｎｇ ゲート電極 ３ｐ ｐチャネル形のＭＯＳ・ＦＥＴ ３ｐｌ ｐ形半導体領域 ３ｐｌａ ｐ- 形半導体領域（第７半導体領域） ３ｐｌｂ ｐ+ 形半導体領域（第８半導体領域） ３ｐｉ ゲート絶縁膜 ３ｐｇ ゲート電極 ４ｐ ｐ- 形半導体領域（第３半導体領域） ４ｎ ｎ- 形半導体領域（第６半導体領域） ５ａ, ５ｂ 層間絶縁膜 ６ 接続孔 ７ａ〜７ｅ 電極 ８ キャップ絶縁膜 ９ サイドウォール １０ｐ ｐウエル給電領域 １０ｐａ ｐ- 形半導体領域（第７半導体領域） １０ｐｂ ｐ+ 形半導体領域（第８半導体領域） １０ｎ ｎウエル給電領域 １０ｎａ ｎ- 形半導体領域（第４半導体領域） １０ｎｂ ｎ+ 形半導体領域（第５半導体領域） １１ｐ ｐ- 形半導体領域（第３半導体領域） １１ｎ ｎ- 形半導体領域（第６半導体領域） １２ａ フォトレジスト（第１マスク） １２ｂ フォトレジスト（第２マスク） １２ｃ フォトレジスト（第１マスク） １２ｄ フォトレジスト（第２マスク） １２ｅ フォトレジスト（第１マスク） １２ｆ フォトレジスト（第２マスク） １３ メモリセル選択ＭＯＳ・ＦＥＴ １３ｎｌ ｎ形半導体領域 １３ｎｌａ 半導体領域 １３ｎｌａ1 ｎ- 形半導体領域（第１０半導体領域） １３ｎｌａ2 ｎ+ 形半導体領域（第１２半導体領域） １３ｎｌａ3 ｎ- 形半導体領域（第１１半導体領域） １３ｎｌｂ 半導体領域 １３ｎｌｂ1 ｎ- 形半導体領域（第１０半導体領域） １３ｎｌｂ2 ｎ+ 形半導体領域（第１２半導体領域） １３ｎｌｂ3 ｎ- 形半導体領域（第１１半導体領域） １３ｎｉ ゲート絶縁膜 １３ｎｇ ゲート電極 １４ キャパシタ １４ａ 第１電極 １４ｂ キャパシタ絶縁膜 １４ｃ 第２電極 １５ キャップ絶縁膜 １６ サイドウォール １７ａ, １７ｂ 接続孔 １８ 導体膜 １９ 接続孔 ２０ 接続孔 ２１ 絶縁膜 ＰＷ ｐウエル（第１半導体領域、第９半導体領域） ＮＷ ｎウエル（第２半導体領域） Ｍ メモリセル領域 ＭＣ メモリセル Ｐ 周辺回路領域

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にｎチャネル形のＭＩＳト
    ランジスタおよびｐチャネル形のＭＩＳトランジスタを
    形成してなる半導体集積回路装置の製造方法であって、
    （ａ）前記半導体基板にｐウエルおよびｎウエルを形成
    する工程と、（ｂ）前記半導体基板上に、ｐチャネル形
    のＭＩＳトランジスタ形成領域およびｐウエル給電領域
    を被覆し、かつ、ｎチャネル形のＭＩＳトランジスタ形
    成領域およびｎウエル給電領域を露出させる第１マスク
    を形成する工程と、（ｃ）前記第１マスクから露出した
    領域の半導体基板にｐ- 形半導体領域を形成するための
    ｐ形不純物を半導体基板の主面に対して斜め方向から導
    入する工程と、（ｄ）前記第１マスクから露出した領域
    の半導体基板にｎ+ 形半導体領域を形成するためのｎ形
    不純物を導入する工程と、（ｅ）前記半導体基板上に、
    ｎチャネル形のＭＩＳトランジスタ形成領域およびｎウ
    エル給電領域を被覆し、かつ、ｐチャネル形のＭＩＳト
    ランジスタ形成領域およびｐウエル給電領域を露出させ
    る第２マスクを形成する工程と、（ｆ）前記第２マスク
    から露出した領域の半導体基板にｎ- 形半導体領域を形
    成するためのｎ形不純物を半導体基板の主面に対して斜
    め方向から導入する工程と、（ｇ）前記第２マスクから
    露出した領域の半導体基板にｐ+ 形半導体領域を形成す
    るためのｐ形不純物を導入する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、（ａ）前記第１マスクから露出した領
    域の半導体基板にｎ- 形半導体領域を形成するためのｎ
    形不純物を導入する工程と、（ｂ）前記第２マスクから
    露出した領域の半導体基板にｐ- 形半導体領域を形成す
    るためのｐ形不純物を導入する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置の製造方法において、（ａ）前記第１マスクの形成
    工程に際して前記半導体基板のメモリセル領域も被覆す
    るように第１マスクを形成する工程と、（ｂ）前記第２
    マスクの形成工程に際して前記半導体基板のメモリセル
    領域においてウエル給電領域以外が被覆されるように第
    ２マスクを形成する工程とを有することを特徴とする半
    導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置の製造方法において、前記半導体基板に溝を掘
    った後、その溝内に分離膜を埋め込む工程を有すること
    を特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 半導体基板のｐウエルに形成されたｎチ
    ャネル形のＭＩＳトランジスタと、半導体基板のｎウエ
    ルに形成されたｐチャネル形のＭＩＳトランジスタとを
    有する半導体集積回路装置であって、 前記ｎチャネル形のＭＩＳトランジスタのソース・ドレ
    イン領域における深さ方向の不純物濃度分布が、ｎウエ
    ル給電領域における深さ方向の不純物濃度分布と同一で
    あり、 前記ｐチャネル形のＭＩＳトランジスタのソース・ドレ
    イン領域における深さ方向の不純物濃度分布が、ｐウエ
    ル給電領域における深さ方向の不純物濃度分布と同一で
    あることを特徴とする半導体集積回路装置。
  6. 【請求項６】 半導体基板にｐ形の第１半導体領域とｎ
    形の第２半導体領域とを有し、前記ｐ形の第１半導体領
    域には、ｎチャネル形ＭＩＳ・ＦＥＴと前記ｐ形の第１
    半導体領域に第１固定電位を供給するための第１給電領
    域とを有し、前記ｎ形の第２半導体領域には、ｐチャネ
    ル形ＭＩＳ・ＦＥＴと前記ｎ形の第２半導体領域に第２
    固定電位を供給するための第２給電領域とを有する半導
    体集積回路装置の製造方法であって、（ａ）前記半導体
    基板の主面上にゲート絶縁膜を形成する工程と、（ｂ）
    前記ｐ形の第１半導体領域の主面上の前記ゲート絶縁膜
    上に、側壁を有するゲート電極を形成する工程と、
    （ｃ）前記ゲート電極の側壁に側壁絶縁膜を形成する工
    程と、（ｄ）前記半導体基板上に、前記ｎチャネル形Ｍ
    ＩＳ・ＦＥＴ形成領域と前記第２給電領域とが露出する
    第１マスクを形成する工程と、（ｅ）前記半導体基板に
    おいて前記第１マスクから露出した領域に、第３半導体
    領域を形成するためのｐ形の第１不純物、第４半導体領
    域を形成するためのｎ形の第２不純物および第５半導体
    領域を形成するためのｎ形の第３不純物をイオン打ち込
    みする工程とを有し、 前記ｎ形の第３不純物は、前記ｐ形の第１不純物よりも
    深い位置にイオン打ち込みすることを特徴とする半導体
    集積回路装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法において、 前記ｎ形の第３不純物は、前記ｎ形の第２不純物よりも
    高濃度にイオン打ち込みすることを特徴とする半導体集
    積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法において、 前記ｎ形の第３不純物は、前記半導体基板の主面に対し
    て垂直な方向に対して第１の傾きを持ってイオン打ち込
    みし、 前記ｐ形の第１不純物およびｎ形の第２不純物は、前記
    半導体基板の主面に対して垂直な方向に対して第２の傾
    きを持ってイオン打ち込みし、 前記第２の傾きは、前記第１の傾きよりも大きいことを
    特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項７記載の半導体集積回路装置の製
    造方法において、 前記工程（ｃ）は、前記半導体基板の主面上に前記ゲー
    ト電極を被覆するように絶縁膜を堆積する工程と、前記
    絶縁膜を異方性エッチング処理をする工程とを有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項７記載の半導体集積回路装置の
    製造方法において、前記工程（ｅ）の後に、前記半導体
    基板に対して熱処理を施すことにより、前記第３半導体
    領域、前記第４半導体領域および前記第５半導体領域を
    形成することを特徴とする半導体集積回路装置の製造方
    法。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法において、前記第３半導体領域、前記第４半
    導体領域および前記第５半導体領域は、前記側壁絶縁膜
    に対して自己整合的に形成されることを特徴とする半導
    体集積回路装置の製造方法。
  12. 【請求項１２】 半導体基板にｐ形の第１半導体領域と
    ｎ形の第２半導体領域とを有し、前記ｐ形の第１半導体
    領域には、ｎチャネル形ＭＩＳ・ＦＥＴを有し、前記ｎ
    形の第２半導体領域には、ｐチャネル形ＭＩＳ・ＦＥＴ
    を有する半導体集積回路装置の製造方法であって、
    （ａ）前記半導体基板の主面上にゲート絶縁膜を形成す
    る工程と、（ｂ）前記ｐ形の第１半導体領域および前記
    ｎ形の第２半導体領域の主面上の前記ゲート絶縁膜上
    に、側壁を有するゲート電極を形成する工程と、（ｃ）
    前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
    （ｄ）前記半導体基板上に、前記ｎチャネル形ＭＩＳ・
    ＦＥＴ形成領域が露出され、前記ｐチャネル形ＭＩＳ・
    ＦＥＴ形成領域が覆われる第１マスクを形成する工程
    と、（ｅ）前記半導体基板において前記第１マスクから
    露出した領域に、第３半導体領域を形成するためのｐ形
    の第１不純物、第４半導体領域を形成するためのｎ形の
    第２不純物および第５半導体領域を形成するためのｎ形
    の第３不純物をイオン打ち込みする工程と、（ｆ）前記
    半導体基板上に、前記ｐチャネル形ＭＩＳ・ＦＥＴ形成
    領域が露出され、前記ｎチャネル形ＭＩＳ・ＦＥＴ形成
    領域が覆われる第２マスクを形成する工程と、（ｇ）前
    記半導体基板において前記第２マスクから露出した領域
    に、第６半導体領域を形成するためのｎ形の第４不純
    物、第７半導体領域を形成するためのｐ形の第５不純物
    および第８半導体領域を形成するためのｐ形の第６不純
    物をイオン打ち込みする工程とを有することを特徴とす
    る半導体集積回路装置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記ｎ形の第３不純物は、前記ｐ
    形の第１不純物よりも深い位置にイオン打ち込みし、前
    記ｐ形の第６不純物は、前記ｎ形の第４不純物よりも深
    い位置にイオン打ち込みすることを特徴とする半導体集
    積回路装置の製造方法。
  14. 【請求項１４】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記ｎ形の第３不純物は、前記ｎ
    形の第２不純物よりも高濃度にイオン打ち込みし、前記
    ｐ形の第６不純物は、前記ｐ形の第５不純物よりも高濃
    度にイオン打ち込みすることを特徴とする半導体集積回
    路装置の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法において、 前記ｎ形の第３不純物は、前記半導体基板の主面に対し
    て垂直な方向に対して第１の傾きを持ってイオン打ち込
    みし、前記ｐ形の第１不純物およびｎ形の第２不純物
    は、前記半導体基板の主面に対して垂直な方向に対して
    第２の傾きを持ってイオン打ち込みし、前記第２の傾き
    は、前記第１の傾きよりも大きく、 前記ｐ形の第６不純物は、前記半導体基板の主面に対し
    て垂直な方向に対して第３の傾きを持ってイオン打ち込
    みし、前記ｎ形の第４不純物およびｐ形の第５不純物
    は、前記半導体基板の主面に対して垂直な方向に対して
    第４の傾きを持ってイオン打ち込みし、前記第４の傾き
    は、前記第３の傾きよりも大きいことを特徴とする半導
    体集積回路装置の製造方法。
  16. 【請求項１６】 請求項１４記載の半導体集積回路装置
    の製造方法において、前記工程（ｃ）は、前記半導体基
    板の主面上に前記ゲート電極を被覆するように絶縁膜を
    堆積する工程と、前記絶縁膜を異方性エッチング処理を
    する工程とを有することを特徴とする半導体集積回路装
    置の製造方法。
  17. 【請求項１７】 請求項１４記載の半導体集積回路装置
    の製造方法において、前記工程（ｇ）の後に、前記半導
    体基板に対して熱処理を施すことにより、前記第３半導
    体領域、前記第４半導体領域、前記第５半導体領域、前
    記第６半導体領域、前記第７半導体領域および前記第８
    半導体領域を形成することを特徴とする半導体集積回路
    装置の製造方法。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法において、前記第３半導体領域、前記第４半
    導体領域および前記第５半導体領域は、前記ｐ形の第１
    半導体領域上のゲート電極の側壁の側壁絶縁膜に対して
    自己整合的に形成され、前記第６半導体領域、前記第７
    半導体領域および前記第８半導体領域は、前記ｎ形の第
    ２半導体領域上のゲート電極の側壁の側壁絶縁膜に対し
    て自己整合的に形成されることを特徴とする半導体集積
    回路装置の製造方法。
  19. 【請求項１９】 半導体基板にｐ形の第１半導体領域と
    ｎ形の第２半導体領域とを有し、前記ｐ形の第１半導体
    領域には、ｎチャネル形ＭＩＳ・ＦＥＴと前記ｐ形の第
    １半導体領域に第１固定電位を供給するための第１給電
    領域とを有し、前記ｎ形の第２半導体領域には、ｐチャ
    ネル形ＭＩＳ・ＦＥＴと前記ｎ形の第２半導体領域に第
    ２固定電位を供給するための第２給電領域とを有する半
    導体集積回路装置の製造方法であって、（ａ）前記半導
    体基板の主面上にゲート絶縁膜を形成する工程と、
    （ｂ）前記ｐ形の第１半導体領域および前記ｎ形の第２
    半導体領域の主面上の前記ゲート絶縁膜上に、側壁を有
    するゲート電極を形成する工程と、（ｃ）前記ゲート電
    極の側壁に側壁絶縁膜を形成する工程と、（ｄ）前記半
    導体基板上に、前記ｎチャネル形ＭＩＳ・ＦＥＴ形成領
    域と前記第２給電領域とが露出され、前記ｐチャネル形
    ＭＩＳ・ＦＥＴ形成領域と前記第１給電領域とが覆われ
    る第１マスクを形成する工程と、（ｅ）前記半導体基板
    において前記第１マスクから露出した領域に、第３半導
    体領域を形成するためのｐ形の第１不純物、第４半導体
    領域を形成するためのｎ形の第２不純物および第５半導
    体領域を形成するためのｎ形の第３不純物をイオン打ち
    込みする工程と、（ｆ）前記半導体基板上に、前記ｐチ
    ャネル形ＭＩＳ・ＦＥＴ形成領域と前記第１給電領域と
    が露出され、前記ｎチャネル形ＭＩＳ・ＦＥＴ形成領域
    と前記第２給電領域とが覆われる第２マスクを形成する
    工程と、（ｇ）前記半導体基板において前記第２マスク
    から露出した領域に、第６半導体領域を形成するための
    ｎ形の第４不純物、第７半導体領域を形成するためのｐ
    形の第５不純物および第８半導体領域を形成するための
    ｐ形の第６不純物をイオン打ち込みする工程とを有し、 前記ｎ形の第３不純物は、前記ｐ形の第１不純物よりも
    深い位置にイオン打ち込みし、前記ｐ形の第６不純物
    は、前記ｎ形の第４不純物よりも深い位置にイオン打ち
    込みすることを特徴とする半導体集積回路装置の製造方
    法。
  20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    の製造方法において、前記ｎ形の第３不純物は、前記ｎ
    形の第２不純物よりも高濃度にイオン打ち込みし、前記
    ｐ形の第６不純物は、前記ｐ形の第５不純物よりも高濃
    度にイオン打ち込みすることを特徴とする半導体集積回
    路装置の製造方法。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法において、 前記ｎ形の第３不純物は、前記半導体基板の主面に対し
    て垂直または垂直な方向に対して第１の傾きを持ってイ
    オン打ち込みし、前記ｐ形の第１不純物およびｎ形の第
    ２不純物は、前記半導体基板の主面に対して垂直な方向
    に対して第２の傾きを持ってイオン打ち込みし、前記第
    ２の傾きは、前記第１の傾きよりも大きく、 前記ｐ形の第６不純物は、前記半導体基板の主面に対し
    て垂直または垂直な方向に対して第３の傾きを持ってイ
    オン打ち込みし、前記ｎ形の第４不純物およびｐ形の第
    ５不純物は、前記半導体基板の主面に対して垂直な方向
    に対して第４の傾きを持ってイオン打ち込みし、前記第
    ４の傾きは、前記第３の傾きよりも大きいことを特徴と
    する半導体集積回路装置の製造方法。
  22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    の製造方法において、前記第１給電領域において、前記
    第８半導体領域は、前記第６半導体領域を覆うように形
    成され、前記第２給電領域において、前記第５半導体領
    域は、前記第３半導体領域を覆うように形成されている
    ことを特徴とする半導体集積回路装置の製造方法。
  23. 【請求項２３】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記工程（ｃ）は、前記半導体基
    板の主面上に前記ゲート電極を被覆するように絶縁膜を
    堆積する工程と、前記絶縁膜を異方性エッチング処理に
    よりエッチバックする工程とを有することを特徴とする
    半導体集積回路装置の製造方法。
  24. 【請求項２４】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記工程（ｇ）の後に、前記半導
    体基板に対して熱処理を施すことにより、前記第３半導
    体領域、前記第４半導体領域、前記第５半導体領域、前
    記第６半導体領域、前記第７半導体領域および前記第８
    半導体領域を形成することを特徴とする半導体集積回路
    装置の製造方法。
  25. 【請求項２５】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記第３半導体領域、前記第４半
    導体領域および前記第５半導体領域は、前記ｐ形の第１
    半導体領域上のゲート電極の側壁の側壁絶縁膜に対して
    自己整合的に形成され、前記第６半導体領域、前記第７
    半導体領域および前記第８半導体領域は、前記ｎ形の第
    ２半導体領域上のゲート電極の側壁の側壁絶縁膜に対し
    て自己整合的に形成されることを特徴とする半導体集積
    回路装置の製造方法。
  26. 【請求項２６】 請求項２０記載の半導体集積回路装置
    の製造方法において、 前記ｎ形の第２不純物は、前記半導体基板の主面に対し
    て垂直な方向に対して第１の傾きを持ってイオン打ち込
    みし、前記ｐ形の第１不純物は、前記半導体基板の主面
    に対して垂直な方向に対して第２の傾きを持ってイオン
    打ち込みし、前記第２の傾きは、前記第１の傾きよりも
    大きく、 前記ｎ形の第４不純物は、前記半導体基板の主面に対し
    て垂直な方向に対して第３の傾きを持ってイオン打ち込
    みし、前記ｐ形の第５不純物は、前記半導体基板の主面
    に対して垂直な方向に対して第４の傾きを持ってイオン
    打ち込みし、前記第３の傾きは、前記第４の傾きよりも
    大きいことを特徴とする半導体集積回路装置の製造方
    法。
  27. 【請求項２７】 請求項２６記載の半導体集積回路装置
    の製造方法において、前記第１給電領域において、前記
    第７半導体領域は、前記第６半導体領域を覆うように形
    成され、前記第２給電領域において、前記第４半導体領
    域は、前記第３半導体領域を覆うように形成されている
    ことを特徴とする半導体集積回路装置の製造方法。
  28. 【請求項２８】 半導体基板にｐ形の第１半導体領域と
    ｎ形の第２半導体領域とｐ形の第９半導体領域を有し、
    前記ｐ形の第１半導体領域には、ｎチャネル形ＭＩＳ・
    ＦＥＴと前記ｐ形の第１半導体領域に第１固定電位を供
    給するための第１給電領域とを有し、前記ｎ形の第２半
    導体領域には、ｐチャネル形ＭＩＳ・ＦＥＴと前記ｎ形
    の第２半導体領域に第２固定電位を供給するための第２
    給電領域とを有し、前記ｐ形の第９半導体領域には、メ
    モリセル領域と前記ｐ形の第９半導体領域に第３固定電
    位を供給するための第３給電領域とを有する半導体集積
    回路装置の製造方法であって、（ａ）前記半導体基板の
    主面上にゲート絶縁膜を形成する工程と、（ｂ）前記ｐ
    形の第１半導体領域、前記ｎ形の第２半導体領域および
    前記ｐ形の第９半導体領域の主面上の前記ゲート絶縁膜
    上に、側壁を有するゲート電極を形成する工程と、
    （ｃ）前記ゲート電極の側壁に側壁絶縁膜を形成する工
    程と、（ｄ）前記半導体基板上に、前記ｎチャネル形Ｍ
    ＩＳ・ＦＥＴ形成領域と前記第２給電領域とが露出さ
    れ、前記ｐチャネル形ＭＩＳ・ＦＥＴ形成領域と前記第
    １給電領域と前記第３給電領域と前記メモリセル領域と
    が覆われる第１マスクを形成する工程と、（ｅ）前記半
    導体基板において前記第１マスクから露出した領域に、
    第３半導体領域を形成するためのｐ形の第１不純物、第
    ４半導体領域を形成するためのｎ形の第２不純物および
    第５半導体領域を形成するためのｎ形の第３不純物をイ
    オン打ち込みする工程と、（ｆ）前記半導体基板上に、
    前記ｐチャネル形ＭＩＳ・ＦＥＴ形成領域と前記第１給
    電領域と前記第３給電領域とが露出され、前記ｎチャネ
    ル形ＭＩＳ・ＦＥＴ形成領域と前記第２給電領域と前記
    メモリセル領域とが覆われる第２マスクを形成する工程
    と、（ｇ）前記半導体基板において前記第２マスクから
    露出した領域に、第６半導体領域を形成するためのｎ形
    の第４不純物、第７半導体領域を形成するためのｐ形の
    第５不純物および第８半導体領域を形成するためのｐ形
    の第６不純物をイオン打ち込みする工程とを有し、 前記ｎ形の第３不純物は、前記ｐ形の第１不純物よりも
    深い位置にイオン打ち込みし、前記ｐ形の第６不純物
    は、前記ｎ形の第４不純物よりも深い位置にイオン打ち
    込みすることを特徴とする半導体集積回路装置の製造方
    法。
  29. 【請求項２９】 請求項２８記載の半導体集積回路装置
    の製造方法において、前記ｎ形の第３不純物は、前記ｎ
    形の第２不純物よりも高濃度にイオン打ち込みし、前記
    ｐ形の第６不純物は、前記ｐ形の第５不純物よりも高濃
    度にイオン打ち込みすることを特徴とする半導体集積回
    路装置の製造方法。
  30. 【請求項３０】 請求項２９記載の半導体集積回路装置
    の製造方法において、 前記ｎ形の第３不純物は、前記半導体基板の主面に対し
    て垂直または垂直な方向に対して第１の傾きを持ってイ
    オン打ち込みし、前記ｐ形の第１不純物およびｎ形の第
    ２不純物は、前記半導体基板の主面に対して垂直な方向
    に対して第２の傾きを持ってイオン打ち込みし、前記第
    ２の傾きは、前記第１の傾きよりも大きく、 前記ｐ形の第６不純物は、前記半導体基板の主面に対し
    て垂直または垂直な方向に対して第３の傾きを持ってイ
    オン打ち込みし、前記ｎ形の第４不純物およびｐ形の第
    ５不純物は、前記半導体基板の主面に対して垂直な方向
    に対して第４の傾きを持ってイオン打ち込みし、前記第
    ４の傾きは、前記第３の傾きよりも大きいことを特徴と
    する半導体集積回路装置の製造方法。
  31. 【請求項３１】 請求項３０記載の半導体集積回路装置
    の製造方法において、前記第１給電領域および第３給電
    領域において、前記第８半導体領域は、前記第６半導体
    領域を覆うように形成され、前記第２給電領域におい
    て、前記第５半導体領域は、前記第３半導体領域を覆う
    ように形成されていることを特徴とする半導体集積回路
    装置の製造方法。
  32. 【請求項３２】 請求項２９記載の半導体集積回路装置
    の製造方法において、前記工程（ｃ）は、前記半導体基
    板の主面上に前記ゲート電極を被覆するように絶縁膜を
    堆積する工程と、前記絶縁膜を異方性エッチング処理す
    る工程とを有することを特徴とする半導体集積回路装置
    の製造方法。
  33. 【請求項３３】 請求項２９記載の半導体集積回路装置
    の製造方法において、前記工程（ｇ）の後に、前記半導
    体基板に対して熱処理を施すことにより、前記第３半導
    体領域、前記第４半導体領域、前記第５半導体領域、前
    記第６半導体領域、前記第７半導体領域および前記第８
    半導体領域を形成することを特徴とする半導体集積回路
    装置の製造方法。
  34. 【請求項３４】 請求項２９記載の半導体集積回路装置
    の製造方法において、前記第３半導体領域、前記第４半
    導体領域および前記第５半導体領域は、前記ｐ形の第１
    半導体領域上のゲート電極の側壁の側壁絶縁膜に対して
    自己整合的に形成され、前記第６半導体領域、前記第７
    半導体領域および前記第８半導体領域は、前記ｎ形の第
    ２半導体領域上のゲート電極の側壁の側壁絶縁膜に対し
    て自己整合的に形成されることを特徴とする半導体集積
    回路装置の製造方法。
  35. 【請求項３５】 請求項２８記載の半導体集積回路装置
    の製造方法において、前記ゲート電極を形成工程後であ
    って前記側壁絶縁膜の形成工程前に、前記半導体基板の
    全面に、前記メモリセル領域のメモリセル選択ＭＩＳ・
    ＦＥＴのソース・ドレインを形成する第１０半導体領域
    を形成するためのｎ形の第７不純物を導入する工程を有
    することを特徴とする半導体集積回路装置の製造方法。
  36. 【請求項３６】 請求項３５記載の半導体集積回路装置
    の製造方法において、（ａ）前記第１不純物、第２不純
    物、第３不純物、第４不純物、第５不純物および第６不
    純物の導入工程後、前記半導体基板上に半導体基板の上
    面および前記ゲート電極を被覆する層間絶縁膜を堆積す
    る工程と、（ｂ）前記メモリセル領域における前記層間
    絶縁膜に前記メモリセル選択ＭＩＳ・ＦＥＴのソース・
    ドレイン領域の一方が露出するような開孔を形成する工
    程と、（ｃ）前記開孔を通じて前記メモリセル領域のメ
    モリセル選択ＭＩＳ・ＦＥＴのソース・ドレインより深
    い位置に第１１半導体領域を形成するためのｎ形の第８
    不純物を導入する工程とを有することを特徴とする半導
    体集積回路装置の製造方法。
  37. 【請求項３７】 請求項３６記載の半導体集積回路装置
    の製造方法において、（ａ）前記接続孔内に第９不純物
    を含有する導体膜を埋め込む工程と、（ｂ）前記半導体
    基板に対して熱処理を施すことにより、前記導体膜中の
    第９不純物を半導体基板に拡散させて半導体基板に第１
    ２半導体領域を形成する工程とを有することを特徴とす
    る半導体集積回路装置の製造方法。
  38. 【請求項３８】 請求項２８記載の半導体集積回路装置
    の製造方法において、前記工程（ｃ）は、前記半導体基
    板の主面上に前記ゲート電極を被覆するように絶縁膜を
    堆積することにより、その絶縁膜において前記ゲート電
    極の側壁部分を側壁絶縁膜とすることを特徴とする半導
    体集積回路装置の製造方法。
  39. 【請求項３９】 請求項３８記載の半導体集積回路装置
    の製造方法において、前記第１不純物、第２不純物、第
    ３不純物、第４不純物、第５不純物および第６不純物
    を、前記絶縁膜を通して前記半導体基板にイオン打ち込
    みすることを特徴とする半導体集積回路装置の製造方
    法。
  40. 【請求項４０】 請求項３８記載の半導体集積回路装置
    の製造方法において、前記絶縁膜は窒化シリコン膜から
    なることを特徴とする半導体集積回路装置の製造方法。
  41. 【請求項４１】 請求項４０記載の半導体集積回路装置
    の製造方法において、（ａ）前記第１不純物、第２不純
    物、第３不純物、第４不純物、第５不純物および第６不
    純物の導入工程後、前記半導体基板上に、前記絶縁膜に
    対してエッチング選択比を大きくとれる材料からなり、
    前記半導体基板の上面および前記ゲート電極を被覆する
    層間絶縁膜を堆積する工程と、（ｂ）前記メモリセル領
    域における前記層間絶縁膜に前記メモリセル選択ＭＩＳ
    ・ＦＥＴのソース・ドレイン領域の一方が露出するよう
    な接続孔を穿孔する工程とを有し、前記接続孔の穿孔工
    程に際しては、前記層間絶縁膜のエッチング速度の方が
    前記絶縁膜のエッチング速度よりも速くなるように前記
    層間絶縁膜と前記絶縁膜とのエッチング選択比を大きく
    した状態で前記絶縁膜の上面が露出するまでエッチング
    処理した後、前記絶縁膜のエッチング速度の方が前記層
    間絶縁膜のエッチング速度よりも速くなるように前記層
    間絶縁膜と前記絶縁膜とのエッチング選択比を大きくし
    た状態で前記半導体基板の主面が露出するまでエッチン
    グ処理を施すことを特徴とする半導体集積回路装置の製
    造方法。
  42. 【請求項４２】 請求項２８記載の半導体集積回路装置
    の製造方法において、 工程（ｃ）と（ｄ）の間に、前記半導体基板の全面に、
    前記メモリセル選択ＭＩＳＦＥＴのソース・ドレインを
    形成する第１０半導体領域を形成するためのｎ形の第７
    不純物を導入する工程を有することを特徴とする半導体
    集積回路装置の製造方法。
  43. 【請求項４３】 請求項４２記載の半導体集積回路装置
    の製造方法において、 工程（ｃ）は、前記半導体基板の主面上に前記ゲート電
    極を被覆するように絶縁膜を堆積する工程と、前記絶縁
    膜を異方性エッチング処理する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
  44. 【請求項４４】 請求項４２記載の半導体集積回路装置
    の製造方法において、 工程（ｃ）は、前記半導体基板の主面上に前記ゲート電
    極を被覆するように絶縁膜を堆積する工程を有し、前記
    第１不純物、前記第２不純物、前記第３不純物、前記第
    ４不純物、前記第５不純物及び前記第６不純物は、前記
    絶縁膜を通して半導体基板にイオン打ち込みすることを
    特徴とする半導体集積回路装置の製造方法。
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