JP2009206318A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP2009206318A JP2009206318A JP2008047400A JP2008047400A JP2009206318A JP 2009206318 A JP2009206318 A JP 2009206318A JP 2008047400 A JP2008047400 A JP 2008047400A JP 2008047400 A JP2008047400 A JP 2008047400A JP 2009206318 A JP2009206318 A JP 2009206318A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- operating voltage
- circuit device
- semiconductor integrated
- channel misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 237
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 150
- 238000000034 method Methods 0.000 claims abstract description 242
- 230000008569 process Effects 0.000 claims abstract description 156
- 238000002513 implantation Methods 0.000 claims abstract description 96
- 125000006850 spacer group Chemical group 0.000 claims abstract description 69
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 63
- 239000012535 impurity Substances 0.000 claims description 86
- 238000005468 ion implantation Methods 0.000 claims description 79
- 239000000758 substrate Substances 0.000 claims description 60
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000005259 measurement Methods 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 abstract description 6
- 238000000491 multivariate analysis Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 124
- 238000012937 correction Methods 0.000 description 44
- 239000010410 layer Substances 0.000 description 20
- 238000001459 lithography Methods 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000000137 annealing Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 238000005121 nitriding Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000004627 transmission electron microscopy Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 241000080590 Niso Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000572 ellipsometry Methods 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012314 multivariate regression analysis Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】本願発明は、ゲート電極パターニング工程およびオフセット・スペーサ成膜工程の結果に基づいて、多変量解析の手法により、ハロー注入量を調整するものである。
【選択図】図31
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(x1)第1の主面を有する半導体基板;
(x2)前記半導体基板の前記第1の主面のチップ領域に設けられた第1の動作電圧を有する第1のCMIS集積回路部;
(x3)前記第1のCMIS集積回路部に設けられた第1のNチャネルMISFET群;
(x4)前記第1のCMIS集積回路部に設けられた第1のPチャネルMISFET群、
ここで、前記半導体集積回路装置の製造方法は以下の工程を含む:
(a)前記半導体基板の前記第1の主面の上方に、前記第1のNチャネルMISFET群および第1のPチャネルMISFET群のそれぞれのゲート電極を形成する工程;
(b)前記半導体基板の前記第1の主面上において、前記ゲート電極に対応するゲート長を計測する工程;
(c)前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第1の主面上に、オフセット・スペーサ絶縁膜となるべき第1の絶縁膜を成膜する工程;
(d)成膜された前記第1の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程;
(e)前記半導体基板の前記第1の主面上において、前記オフセット・スペーサ絶縁膜の膜厚に対応する前記第1の絶縁膜の膜厚を計測する工程;
(f)計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第1のNチャネルMISFET群に対するPハロー・イオン注入を実行する工程;
(g)計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第1のPチャネルMISFET群に対するNハロー・イオン注入を実行する工程。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記第2のCMIS集積回路部に対するハロー・イオン注入は、前記工程(c)よりも前に実行される。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記第2のCMIS集積回路部は第2のNチャネルMISFET群を含み、この第2のNチャネルMISFET群は閾値電圧の異なる複数のNチャネルMISFET下位群を含む。
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2及び第3のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。
(x1)第1の主面を有する半導体基板;
(x2)前記半導体基板の前記第1の主面のチップ領域に設けられた第1の動作電圧を有する第1のCMIS集積回路部;
(x3)前記第1のCMIS集積回路部に設けられた第1のNチャネルMISFET群;
(x4)前記第1のCMIS集積回路部に設けられた第1のPチャネルMISFET群、
ここで、前記半導体集積回路装置の製造方法は以下の工程を含む:
(a)前記半導体基板の前記第1の主面上に、ゲート絶縁膜を形成する工程;
(b)前記半導体基板の前記第1の主面上において、前記ゲート絶縁膜の膜厚を計測する工程;
(c)前記ゲート絶縁膜上に、前記第1のNチャネルMISFET群および第1のPチャネルMISFET群のそれぞれのゲート電極を形成する工程;
(d)前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第1の主面上に、オフセット・スペーサ絶縁膜となるべき第1の絶縁膜を成膜する工程;
(e)成膜された前記第1の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程;
(f)計測された前記ゲート絶縁膜の前記膜厚に対応して定められるドーズ量にしたがって、前記第1のNチャネルMISFET群に対するPハロー・イオン注入を実行する工程;
(g)計測された前記ゲート絶縁膜の前記膜厚に対応して定められるドーズ量にしたがって、前記第1のPチャネルMISFET群に対するNハロー・イオン注入を実行する工程。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2及び第3のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
図34は本願の一実施の形態の半導体集積回路装置の製造方法による半導体集積回路チップ(SOC)内のデバイス系統分類図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法による半導体集積回路チップ内のデバイス系統の分類を説明する。以下では、65nmテクノロジ・ノードのSOC(System on Chip)型デバイスを例にとり説明する。
図1は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(Pウエル・イオン注入工程)である。図2は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(NチャネルMISFETの閾値電圧調整イオン注入工程)である。図3は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(Nウエル・イオン注入工程)である。図4は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(PチャネルMISFETの閾値電圧調整イオン注入工程)である。図5は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(ポリ・シリコン成膜工程)である。図6は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(ポリ・シリコンへのP型不純物イオン注入工程)である。図7は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(ポリ・シリコンへのN型不純物イオン注入工程)である。図8は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(ゲート電極パターニング注入工程)である。図9は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(中動作電圧のNチャネルMISFETのLDD領域イオン注入工程)である。図10は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(中動作電圧のPチャネルMISFETのLDD領域イオン注入工程)である。なお、図10から図16の要部13の詳細図は図22から図29に示されている。図11は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(オフセット・スペーサ形成工程)である。図12は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(低動作電圧のNチャネルMISFETへのP型ハロー注入工程)である。図13は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(低動作電圧のPチャネルMISFETへのN型ハロー注入工程)である。図14は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(サイド・ウォール形成工程)である。図15は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(低動作電圧および中動作電圧のPチャネルMISFETへの高濃度ソース・ドレイン領域イオン注入工程)である。このとき、同時に高動作電圧のPチャネルMISFETへの高濃度ソース・ドレイン領域イオン注入も行われる。図16は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(低動作電圧および中動作電圧のNチャネルMISFETへの高濃度ソース・ドレイン領域イオン注入工程)である。このとき、同時に高動作電圧のNチャネルMISFETへの高濃度ソース・ドレイン領域イオン注入も行われる。図17は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(サリサイド工程)である。図18は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(コンタクト・ホール形成工程)である。図19は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(タングステン・プラグ形成工程)である。図20は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(M1ダマシン配線溝形成工程)である。図21は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程デバイス断面図(M1ダマシン配線形成工程)である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ工程のプロセス・フローを説明する。
図22は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(ゲート電極パターニング工程、図8に対応)である。図23は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(オフセット・スペーサ膜成膜工程、図11に対応)である。図24は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(オフセット・スペーサ形成工程、図11に対応)である。図25は(主に図25(a))本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(LDDおよびHaloイオン注入工程、図12に対応)である。ここで、図25(b)は図25(c)のX−X’断面またはY−Y’断面である。図26は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(LDDおよびHaloイオン注入後アニール工程、図12に対応)である。図27は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(サイド・ウォール成膜工程、図14に対応)である。図28は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(サイド・ウォール成膜および高濃度ソース・ドレインイオン注入工程、図14&図16に対応)である。図29は本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部を例にとった要部詳細ウエハ工程デバイス断面図(高濃度ソース・ドレインイオン注入後の熱処理工程、図16等に対応)である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における低動作電圧NチャネルMISFET部(中VthのMISFET)を例にとって、要部13(図10から図16)の詳細ウエハ工程を説明する。
以下のVthばらつき補正は、セクション5も含めて、低動作電圧デバイス系統、すなわち第1のCMIS集積回路部101(たとえば動作電圧1から1.2ボルト程度、「コア・デバイス系統」とも言う)に対してのみ実施する。これは、中動作電圧デバイス系統等と異なり、低動作電圧デバイス系統は、プロセス・パラメータの変動に起因するVth等の電気特性のばらつきが、もっとも激しいからである。更に、低動作電圧デバイス系統のみが、オフセット・スペーサ絶縁膜の成膜後にハロー注入注入するプロセスとなっているため、低動作電圧デバイス系統以外では、オフセット・スペーサ絶縁膜の膜厚の情報を有効に活用できないからである。また、ハロー注入で、補正する理由は、高濃度ソース・ドレイン注入が中動作電圧デバイス系統等まで共通に行われる野と異なり、ハロー注入は低動作電圧デバイス系統、中動作電圧デバイス系統等の区分ごとに別々に行われるため、各系統ごとの微妙な調整が可能であるためである(各系統間のトレードオフが生じない)。以上は、セクション5においても同様である。
これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるVthばらつき補正(ゲート長等に基づくもの)の手順を説明する。
以下では、Vthばらつき補正を低動作電圧デバイス系統、すなわち第1のCMIS集積回路部101(たとえば動作電圧1から1.2ボルト程度、「コア・デバイス系統」とも言う)に対してのみ適用した例を示す。しかし、この方法は、必要に応じて、中動作電圧デバイス系統にも適用できることは言うまでもない(この例では高動作電圧デバイス系統にはハロー注入がないので、適用できないが、高動作電圧デバイス系統ハロー注入がある場合には同様に適用できる)。これは、セクション4の例と異なり、オフセット・スペーサ膜の成膜前にハロー注入を行うものにもデバイス系統にも適用できるからである。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハまたはチップの第1の主面(デバイス面)
7cn 第1のNチャネルMISFET群のNチャネルMISFETのゲート電極
7cp 第1のPチャネルMISFET群のPチャネルMISFETのゲート電極
14 第1の絶縁膜(オフセット・スペーサ絶縁膜)
41 チップ領域
101 第1のCMIS集積回路部
Dcnh 第1のPチャネルMISFET群へのNハロー・イオン注入
Dcph 第1のNチャネルMISFET群へのPハロー・イオン注入
Lg ゲート長
Tos オフセット・スペーサ絶縁膜の膜厚
Claims (20)
- (x1)第1の主面を有する半導体基板;
(x2)前記半導体基板の前記第1の主面のチップ領域に設けられた第1の動作電圧を有する第1のCMIS集積回路部;
(x3)前記第1のCMIS集積回路部に設けられた第1のNチャネルMISFET群;
(x4)前記第1のCMIS集積回路部に設けられた第1のPチャネルMISFET群、
を含む半導体集積回路装置の製造方法であって、
(a)前記半導体基板の前記第1の主面の上方に、前記第1のNチャネルMISFET群および第1のPチャネルMISFET群のそれぞれのゲート電極を形成する工程;
(b)前記半導体基板の前記第1の主面上において、前記ゲート電極に対応するゲート長を計測する工程;
(c)前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第1の主面上に、オフセット・スペーサ絶縁膜となるべき第1の絶縁膜を成膜する工程;
(d)成膜された前記第1の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程;
(e)前記半導体基板の前記第1の主面上において、前記オフセット・スペーサ絶縁膜の膜厚に対応する前記第1の絶縁膜の膜厚を計測する工程;
(f)計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第1のNチャネルMISFET群において、P型不純物からなるPハロー領域を形成するためのイオン注入を実行する工程;
(g)計測された前記ゲート長および前記膜厚に対応して定められるドーズ量にしたがって、前記第1のPチャネルMISFET群において、N型不純物からなるNハロー領域を形成するためのイオン注入を実行する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部。 - 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部。 - 前記1項の半導体集積回路装置の製造方法において、前記工程(f)および(g)は、前記工程(c)よりも後に、実行される。
- 前記1項の半導体集積回路装置の製造方法において、前記工程(e)は、前記工程(c)の後であって、前記工程(d)よりも前に、実行される。
- 前記1項の半導体集積回路装置の製造方法において、前記工程(b)は、前記工程(a)の後であって、前記工程(c)よりも前に、実行される。
- 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記第2のCMIS集積回路部に対するハロー・イオン注入は、前記工程(c)よりも前に実行される。 - 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記第2のCMIS集積回路部は第2のNチャネルMISFET群を含み、この第2のNチャネルMISFET群は閾値電圧の異なる複数のNチャネルMISFET下位群を含む。 - 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程。 - 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。 - 前記1項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2及び第3のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。 - 前記1項の半導体集積回路装置の製造方法において、前記第1のNチャネルMISFET群は閾値電圧の異なる複数のNチャネルMISFET下位群を含む。
- (x1)第1の主面を有する半導体基板;
(x2)前記半導体基板の前記第1の主面のチップ領域に設けられた第1の動作電圧を有する第1のCMIS集積回路部;
(x3)前記第1のCMIS集積回路部に設けられた第1のNチャネルMISFET群;
(x4)前記第1のCMIS集積回路部に設けられた第1のPチャネルMISFET群、
を含む半導体集積回路装置の製造方法であって、
(a)前記半導体基板の前記第1の主面上に、ゲート絶縁膜を形成する工程;
(b)前記半導体基板の前記第1の主面上において、前記ゲート絶縁膜の膜厚を計測する工程;
(c)前記ゲート絶縁膜上に、前記第1のNチャネルMISFET群および第1のPチャネルMISFET群のそれぞれのゲート電極を形成する工程;
(d)前記ゲート電極の上面及び両側面を含む前記半導体基板の前記第1の主面上に、オフセット・スペーサ絶縁膜となるべき第1の絶縁膜を成膜する工程;
(e)成膜された前記第1の絶縁膜に対して、前記ゲート電極の前記両側面に前記オフセット・スペーサ絶縁膜を残すように、異方性ドライ・エッチングを施す工程;
(f)計測された前記ゲート絶縁膜の前記膜厚に対応して定められるドーズ量にしたがって、前記第1のNチャネルMISFET群において、P型不純物からなるPハロー領域を形成するためのイオン注入を実行する工程;
(g)計測された前記ゲート絶縁膜の前記膜厚に対応して定められるドーズ量にしたがって、前記第1のPチャネルMISFET群において、N型不純物からなるNハロー領域を形成するためのイオン注入を実行する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記13項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部。 - 前記13項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部。 - 前記13項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程。 - 前記13項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。 - 前記13項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に以下を含む:
(x5)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第1の動作電圧よりも高い第2の動作電圧を有する第2のCMIS集積回路部;
(x6)前記半導体基板の前記第1の主面の前記チップ領域に設けられた前記第2の動作電圧よりも高い第3の動作電圧を有する第3のCMIS集積回路部、
ここで、前記半導体集積回路装置の製造方法は更に以下の工程を含む:
(h)前記工程(g)の後、前記ゲート電極の前記両側面の前記オフセット・スペーサ絶縁膜の両側面にサイド・ウォール・スペーサ絶縁膜を形成する工程;
(i)前記工程(g)の後、前記第1のPチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入を実行する工程;
(j)前記工程(g)の後、前記第1のNチャネルMISFET群に対して、高濃度ソース・ドレイン領域形成のためのN型高濃度不純物注入を実行する工程、
更に、ここで、前記P型高濃度不純物注入およびN型高濃度不純物注入の際に、それぞれ前記第2及び第3のCMIS集積回路部のPチャネルMISFET群およびNチャネルMISFET群の高濃度ソース・ドレイン領域形成のためのP型高濃度不純物注入およびN型高濃度不純物注入が実行される。 - 前記13項の半導体集積回路装置の製造方法において、前記ゲート絶縁膜の前記膜厚の計測は、前記工程(a)の後であって、ゲート電極膜の成膜よりも前に実行する。
- 前記13項の半導体集積回路装置の製造方法において、前記第1のNチャネルMISFET群は閾値電圧の異なる複数のNチャネルMISFET下位群を含む。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008047400A JP5203748B2 (ja) | 2008-02-28 | 2008-02-28 | 半導体集積回路装置の製造方法 |
US12/393,087 US7871871B2 (en) | 2008-02-28 | 2009-02-26 | Manufacturing method for semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008047400A JP5203748B2 (ja) | 2008-02-28 | 2008-02-28 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009206318A true JP2009206318A (ja) | 2009-09-10 |
JP5203748B2 JP5203748B2 (ja) | 2013-06-05 |
Family
ID=41013494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008047400A Expired - Fee Related JP5203748B2 (ja) | 2008-02-28 | 2008-02-28 | 半導体集積回路装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7871871B2 (ja) |
JP (1) | JP5203748B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010125819A1 (ja) * | 2009-04-30 | 2010-11-04 | パナソニック株式会社 | 半導体素子、半導体装置および電力変換器 |
US8609483B2 (en) * | 2009-06-26 | 2013-12-17 | Texas Instruments Incorporated | Method of building compensated isolated P-well devices |
US8778767B2 (en) | 2010-11-18 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and fabrication methods thereof |
US9136187B2 (en) | 2013-07-12 | 2015-09-15 | Samsung Electronics Co., Ltd. | Method of adjusting a threshold voltage of a transistor in the forming of a semiconductor device including the transistor |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10229134A (ja) * | 1996-12-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
JP2001308317A (ja) * | 2000-04-18 | 2001-11-02 | Nec Corp | 半導体装置の製造方法 |
JP2004363348A (ja) * | 2003-06-05 | 2004-12-24 | Trecenti Technologies Inc | 半導体装置の製造方法 |
JP2005093580A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2005223341A (ja) * | 2004-02-06 | 2005-08-18 | Samsung Electronics Co Ltd | スレッショルド電圧調節が可能な電子素子の製造方法とこれに使用されるイオン注入器調節器及びイオン注入システム |
JP2005228868A (ja) * | 2004-02-12 | 2005-08-25 | Sony Corp | 半導体装置およびその製造方法 |
JP2006108498A (ja) * | 2004-10-07 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
JP2006295071A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | 半導体装置の製造方法 |
JP2007158090A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007227536A (ja) * | 2006-02-22 | 2007-09-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007266335A (ja) * | 2006-03-29 | 2007-10-11 | Hitachi Ltd | 半導体装置の製造方法 |
JP2008042045A (ja) * | 2006-08-09 | 2008-02-21 | Seiko Epson Corp | 半導体装置の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001196580A (ja) | 2000-01-12 | 2001-07-19 | Kmt Semiconductor Ltd | 電界効果トランジスタの製造方法 |
JP2001332723A (ja) | 2000-05-19 | 2001-11-30 | Nec Corp | 半導体装置の製造方法 |
US6974737B2 (en) * | 2002-05-16 | 2005-12-13 | Spinnaker Semiconductor, Inc. | Schottky barrier CMOS fabrication method |
US7230302B2 (en) * | 2004-01-29 | 2007-06-12 | Enpirion, Inc. | Laterally diffused metal oxide semiconductor device and method of forming the same |
JP2006190795A (ja) | 2005-01-06 | 2006-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および急速熱処理装置 |
US20070158743A1 (en) * | 2006-01-11 | 2007-07-12 | International Business Machines Corporation | Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners |
US8003454B2 (en) * | 2008-05-22 | 2011-08-23 | Freescale Semiconductor, Inc. | CMOS process with optimized PMOS and NMOS transistor devices |
-
2008
- 2008-02-28 JP JP2008047400A patent/JP5203748B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-26 US US12/393,087 patent/US7871871B2/en active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10229134A (ja) * | 1996-12-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
JP2001308317A (ja) * | 2000-04-18 | 2001-11-02 | Nec Corp | 半導体装置の製造方法 |
JP2004363348A (ja) * | 2003-06-05 | 2004-12-24 | Trecenti Technologies Inc | 半導体装置の製造方法 |
JP2005093580A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2005223341A (ja) * | 2004-02-06 | 2005-08-18 | Samsung Electronics Co Ltd | スレッショルド電圧調節が可能な電子素子の製造方法とこれに使用されるイオン注入器調節器及びイオン注入システム |
JP2005228868A (ja) * | 2004-02-12 | 2005-08-25 | Sony Corp | 半導体装置およびその製造方法 |
JP2006108498A (ja) * | 2004-10-07 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
JP2006295071A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | 半導体装置の製造方法 |
JP2007158090A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007227536A (ja) * | 2006-02-22 | 2007-09-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007266335A (ja) * | 2006-03-29 | 2007-10-11 | Hitachi Ltd | 半導体装置の製造方法 |
JP2008042045A (ja) * | 2006-08-09 | 2008-02-21 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7871871B2 (en) | 2011-01-18 |
JP5203748B2 (ja) | 2013-06-05 |
US20090221105A1 (en) | 2009-09-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10056406B2 (en) | Semiconductor integrated circuit device comprising MISFETs in SOI and bulk subtrate regions | |
US8652955B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
US7906389B2 (en) | Butted source contact and well strap | |
US7115526B2 (en) | Method for wet etching of high k thin film at low temperature | |
US20060154428A1 (en) | Increasing doping of well compensating dopant region according to increasing gate length | |
JP5125036B2 (ja) | 半導体装置の製造方法 | |
US20160035720A1 (en) | Combining ztcr resistor with laser anneal for high performance pmos transistor | |
TWI440162B (zh) | 半導體元件及其製法 | |
JP2012129292A (ja) | 半導体集積回路装置 | |
US6780730B2 (en) | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation | |
JP5203748B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2013182991A (ja) | 半導体集積回路装置の製造方法 | |
US7344929B2 (en) | Method for manufacturing an integrated circuit using a capping layer having a degree of reflectivity | |
US8012821B2 (en) | Semiconductor embedded resistor generation | |
KR20010098638A (ko) | 반도체장치의 제조방법 | |
JP5684371B2 (ja) | 半導体集積回路装置の製造方法 | |
US6544853B1 (en) | Reduction of negative bias temperature instability using fluorine implantation | |
US20070045695A1 (en) | Method for fabricating semiconductor device and semiconductor device | |
JP2018526821A (ja) | 金属ゲートプロセスに基づく低コストのフラッシュメモリ製造フロー | |
JP2007227536A (ja) | 半導体装置およびその製造方法 | |
US8076193B2 (en) | CMOS device fabrication method with PMOS interface insulating film formed concurrently with sidewall insulating film | |
US20080290424A1 (en) | Transistor design self-aligned to contact | |
JP2003318176A (ja) | シリコン酸化窒化膜の形成方法ならびに半導体装置およびその製造方法 | |
TWI495104B (zh) | 金屬氧化半導體元件及其製造方法 | |
JP2000077661A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100527 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130131 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5203748 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160222 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |