JP2005223341A - スレッショルド電圧調節が可能な電子素子の製造方法とこれに使用されるイオン注入器調節器及びイオン注入システム - Google Patents
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- 238000005468 ion implantation Methods 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 150000002500 ions Chemical class 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000005259 measurement Methods 0.000 claims description 46
- 230000007704 transition Effects 0.000 claims description 11
- 238000013178 mathematical model Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000012935 Averaging Methods 0.000 claims 6
- 230000008569 process Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 18
- 230000008859 change Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000004630 atomic force microscopy Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- -1 Ta 2 O 5 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16L—PIPES; JOINTS OR FITTINGS FOR PIPES; SUPPORTS FOR PIPES, CABLES OR PROTECTIVE TUBING; MEANS FOR THERMAL INSULATION IN GENERAL
- F16L59/00—Thermal insulation in general
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- C—CHEMISTRY; METALLURGY
- C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
- C08J—WORKING-UP; GENERAL PROCESSES OF COMPOUNDING; AFTER-TREATMENT NOT COVERED BY SUBCLASSES C08B, C08C, C08F, C08G or C08H
- C08J7/00—Chemical treatment or coating of shaped articles made of macromolecular substances
- C08J7/04—Coating
-
- C—CHEMISTRY; METALLURGY
- C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
- C08J—WORKING-UP; GENERAL PROCESSES OF COMPOUNDING; AFTER-TREATMENT NOT COVERED BY SUBCLASSES C08B, C08C, C08F, C08G or C08H
- C08J2367/00—Characterised by the use of polyesters obtained by reactions forming a carboxylic ester link in the main chain; Derivatives of such polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
- H01J2237/30—Electron or ion beam tubes for processing objects
- H01J2237/304—Controlling tubes
- H01J2237/30455—Correction during exposure
-
- H—ELECTRICITY
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
- H01J2237/30—Electron or ion beam tubes for processing objects
- H01J2237/317—Processing objects on a microscale
- H01J2237/31701—Ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- General Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Health & Medical Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Medicinal Chemistry (AREA)
- Polymers & Plastics (AREA)
- Organic Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】 ゲート電極の臨界ディメンションの変化によるスレッショルド電圧変動を補償して工程マージン確保と不良減少が可能な電子素子の製造方法を提供する。
【解決手段】 ウェーハ上に形成されたゲート電極の計測された臨界ディメンションに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整した後（Ｓ３）、調整されたジャンクションコンタクトプラグイオン注入レシピを使用してジャンクションコンタクトプラグイオンを注入する（Ｓ５）。
【選択図】 図１
【解決手段】 ウェーハ上に形成されたゲート電極の計測された臨界ディメンションに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整した後（Ｓ３）、調整されたジャンクションコンタクトプラグイオン注入レシピを使用してジャンクションコンタクトプラグイオンを注入する（Ｓ５）。
【選択図】 図１
Description
本発明は、スレッショルド電圧調節が可能な電子素子の製造方法及びこれに使用されるイオン注入器調節器（Ｉｏｎ Ｉｍｐｌａｎｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）及びイオン注入システムに関する。
電子素子を製造するためのイオン注入工程は、イオン注入以前に形成されたゲート電極の臨界ディメンション（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ；以下、“ＣＤ”と称する。）の変移と相関なしで固定されたイオン注入変数から構成されたレシピ（ｒｅｃｉｐｅ）により進行される。しかしながら、ゲート電極のＣＤの変移値により電子素子の静的（Ｓｔａｔｉｃ）及び／又は動的（Ｄｙｎａｍｉｃ）性能が顕著に変動される。
このような問題点を解決するための方法が米国特許第６，４８２，６６０号及び米国公開特許第２００３／０１８０９７２号に開示されている。
前述した特許では、ウェーハ上にゲート電極を形成した後、ゲート電極のＣＤを計測し、計測されたゲート電極のＣＤに基づいて有効チャネル長さに影響を及ぼす不純物領域、すなわちハロー、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；以下、“ＬＤＤ”と称する。）及びソース／ドレーン領域形成のためのイオン注入レシピを調整した後、この調整されたイオン注入レシピによりイオン注入を行う。
ところで、前述した特許は、ＣＤの変移により変動する有効チャネル長さの変化を補償する方法についてのみ開示している。しかしながら、ＣＤの変移は、有効チャネル長さの変化のみを誘発するのではなく、スレッショルド電圧の変化も誘発する。従って、有効チャネル長さに影響を及ぼすイオン注入レシピの調整のみではＣＤの変移に起因したスレッショルド電圧の変動を十分に補償することができない。その結果、ＣＤの変移に起因した静的及び／又は動的リフレッシュフェイルが発生する。
米国特許第６，４８２，６６０号
米国公開特許第２００３／０１８０９７２号
本発明の技術的課題は、ＣＤの変移によるスレッショルド電圧の変動を効果的に補償することができる電子素子の製造方法を提供するところにある。
本発明の他の技術的課題は、前述した電子素子の製造方法に使用されるイオン注入器調節器を提供するところにある。
本発明のさらに他の技術的課題は、前述した電子素子の製造方法に使用されるイオン注入システムを提供するところにある。
前述した技術的課題を達成するための本発明に従う電子素子の製造方法は、ウェーハ上に形成されたゲート電極の臨界ディメンションを計測した後、計測された臨界ディメンションに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整し、調整されたジャンクションコンタクトプラグイオン注入レシピを使用してジャンクションコンタクトプラグイオンを注入する。
前述した他の技術的課題を達成するための本発明に従うイオン注入器調節器は、ウェーハ上に形成されたゲート電極の計測された臨界ディメンション値に基づいて、トランジスタのジャンクションコンタクトプラグイオン注入レシピを調整する手段と、調整されたジャンクションコンタクトプラグイオン注入レシピにより修正された動作命令をイオン注入器に伝達する伝達手段と、を含む。
前述したさらに他の技術的課題を達成するための本発明に従うイオン注入システムは、ウェーハ上に形成されたゲート電極の計測された臨界ディメンションに基づいて、トランジスタのジャンクションコンタクトプラグイオン注入レシピを調整して、調整されたジャンクションコンタクトプラグイオン注入レシピによる動作命令をイオン注入器に伝達するイオン注入器調節器と、イオン注入器調節器の動作命令に応じてジャンクションコンタクトプラグイオン注入を行うイオン注入器と、を含む。
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
ゲート電極のＣＤの変移によるスレッショルド電圧の変動を効果的に調節することによって、性能が良好なトランジスタを製造することができる。特に、ジャンクションコンタクトプラグイオン注入は、ドーズ変化によるセル電流変化が大きくないため調節が容易である。また、トランジスタのジャンクション形成が完了された後、トランジスタ形成最終段階でスレッショルド電圧を調節するため先行段階で発生した欠陥を全て補償することができるため工程マージンを増加させ得る。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。 従って、以下の実施形態で、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は本発明の明確性を担保するため具体的には説明しない。また、本明細書で“第１の導電型”と“第２の導電型”という用語は、Ｎ形又はＰ形のように互いに反対の導電型を示し、ここに説明され例示される各実施形態は、それの相補的な実施形態も含む。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
本発明の実施形態では、電子素子、特に半導体基板に形成されたトランジスタのスレッショルド電圧を調節する方法、イオン注入システム及びこのシステムを構成する調節器を開示するものである。
本発明によれば、ゲート電極を形成した後、ゲート電極の臨界ディメンション（ＣＤ）を計測する。ゲート電極のＣＤを計測した後、計測されたＣＤはイオン注入器調節器にフィード−フォワード（ｆｅｅｄ ｆｏｒｗａｒｄ）される。フィード−フォワードされたイオン注入器調節器では、計測されたゲート電極のＣＤに基づいて調整されたイオン注入レシピを決定する。
望ましくは、ゲート電極を形成した後、ゲート電極線幅のＣＤを測定し、この計測されたＣＤ値に基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整する。調整されたジャンクションコンタクトプラグイオン注入レシピは、イオン注入器へ入力される。イオン注入器は、調整されたジャンクションコンタクトプラグイオン注入レシピによりジャンクションコンタクトプラグイオン注入を実施してトランジスタのスレッショルド電圧をターゲットスレッショルド電圧に調節する。
本発明に従う電子素子の製造方法を適用することができる電子素子は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭなどの高集積半導体メモリ素子、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）、ＣＰＵ、ＤＳＰなどのプロセッサなどを含む。
電子素子が形成されるウェーハとしては、シリコン、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、ガリウム砒素、シリコンゲルマニウム、セラミック、石英ウェーハなどがあるが、これは例示的なものに過ぎない。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
本発明の好適な実施形態は、図１〜図７を参照することによってよく理解されることができるものである。図１は、本発明の一実施形態によるメモリ素子の製造方法の流れ図であり、図２及び図３は、図１の第１及び第２の段階別対応図面であり、図４は図１の製造方法に使用されるイオン注入システムのブロック図であり、図５Ａ及び図５Ｂは、イオン注入システムを構成するイオン注入器調節器の第１及び第２の実施形態のブロック図であり、図６及び図７は、図１の第４及び第５の段階別対応図面である。実施形態では、電子素子としてメモリ素子を、ウェーハとしてはシリコンウェーハを例に挙げて説明する。
図１及び図２を参照すれば、先ずウェーハ上にゲート電極を形成する（Ｓ１）。
図２に示されたように、第１の導電型、例えばＰ形導電型のウェーハ１０内にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域１２を形成して活性領域を定義した後、ゲート絶縁膜２１及びゲート電極２５を形成する。ゲート絶縁膜２１としては、酸化膜、熱的成長されたシリコン二酸化膜、シルク、ポリイミド又は高誘電率物質などを使用することができる。酸化膜は、１０００℃〜１１００℃の温度でＯ２ガスを用いた乾式酸化、１０００℃〜１１００℃の温度で水蒸気雰囲気を使用する湿式酸化、Ｏ２ガスとＨＣｌガスの混合ガスを使用するＨＣｌ酸化、Ｏ２ガスとＣ２Ｈ３Ｃｌ３ガスの混合ガスを使用する酸化、Ｏ２ガスとＣ２Ｈ２Ｃｌ２ガスの混合ガスを使用する酸化などで形成する。高誘電率物質は、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ハフニウムシリケート、ジルコニウムシリケート又はこれらの調合膜などを原子層蒸着法で形成する。
次いで、ゲート電極用導電膜を形成する。ゲート電極用導電膜は、ドープされたポリシリコン膜又は金属膜のみで形成するか、或いはドープされたポリシリコン膜と金属膜を順次積層して形成するか、或いはドープされたポリシリコン膜と金属シリサイド膜を順次積層して形成する。金属膜は、タングステン膜、コバルト膜、ニッケル膜などで形成し、金属シリサイド膜としては、タングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜などが適する。現在広く使用されるドープされたポリシリコン膜は、ＳｉＨ２Ｃｌ２とＰＨ３ガスを使用してＬＰＣＶＤで形成する。タングステンシリサイド膜は、ＳｉＨ２Ｃｌ２とＷＦ６ガスを使用してＬＰＣＶＤで形成する。図２には、ドープされたポリシリコン膜２２とシリサイド膜２３が示されている。
ゲート電極用導電膜上にキャッピング膜２４を形成した後、通常使用される写真エッチング工程を使用してパターニングし、最終ゲート電極２５を形成する。
次いで、ゲート電極２５のＣＤを計測する（図１のＳ２）。
計測は、ゲート電極をパターニングし、洗浄を経た後に行われる。ＣＤ計測は、一つのロット（Ｌｏｔ）当たり１〜２のウェーハをサンプリングしてサンプリングされたウェーハ上に形成された一つ以上のゲート電極のＣＤを計測する。具体的に、図３に示されたように、ウェーハ１０上に複数の計測位置Ｐを設定する。計測位置Ｐの数は基板の大きさにより適切に設定する。例えば、８インチ基板である場合には、５個程度の計測位置を設定し、１２インチ基板である場合には、１３個程度の計測位置を設定することができるが、これは一例に過ぎない。
さらに、設定された各計測位置（Ｐ）別にそれぞれ二つ以上の隣接するゲート電極のＣＤを測定する。より望ましくは各計測位置（Ｐ）別に四つの隣接するゲート電極２５ａ，２５ｂ，２５ｃ，２５ｄのＣＤを測定してこれらの平均値を計測されたＣＤとして使用することによって計測値の正確度を高める。この際、ゲート電極の計測されたＣＤはゲート電極線幅のＣＤであるものが望ましい。
ＣＤの計測は、図４のようなイオン注入システム１００を構成する計測装置１２０で行われる。計測装置１２０としては、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）、反射率測定装置（ｒｅｆｌｅｃｔａｎｃｅ ｍｅａｓｕｒｅｍｅｎｔｓ）、干渉測定装置（ｉｎｔｅｒｆｅｒｅｎｃｅ ｍｅａｓｕｒｅｍｅｎｔｓ）などの機械的（ｍｅｃｈａｎｉｃａｌ）計測装置などを使用することができるが、計測装置１２０は、これに限定されなく、適切な形態の非−機械的計測装置も使用することができるのは勿論である。
次いで、計測ＣＤに基づいてジャンクションコンタクトプラグイオン注入レシピを調整する（図１のＳ３）。
レシピ調整は、図４のようなイオン注入システム１００を構成するイオン注入器調節器１３０で行われる。
計測装置１２０で計測されたまま加工されないＣＤ値は、装備を調節する装備サーバー（ＥＱｕｉｐｍｅｎｔ Ｓｅｒｖｅｒ；以下、“ＥＱサーバー”と称する。）１２５に伝送されて収集される。
ＥＱサーバー１２５に伝送されて収集されたゲート電極のＣＤ値は、イオン注入器調節器１３０に入力される。イオン注入器調節器１３０は、計測されたＣＤに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整する。調整されるイオン注入レシピは、イオン注入ドーズ、エネルギー、チルト角度又はこれらの組合であり得る。
例えば、イオン注入器調節器１３０は、実際の実験値に基づいて計算したＣＤ別イオン注入ドーズの相関関係を示す一つ以上の方程式及び／又はグラフ、及び／又はコンピュータシミュレーションパッケージなどにより生成された参照テーブルなどを使用して計測されたＣＤ値に適当なジャンクションコンタクトプラグイオン注入ドーズレシピを決定し、レシピ修正命令をイオン注入装備に下す。スレッショルド電圧調節をするときには、イオン注入ドーズの調節が望ましい。
具体的に、イオン注入器調節器１３０は、図５Ａ及び図５Ｂに示されたように多様に具現されることができる。
図５Ａを参照すれば、第１の実施形態によるイオン注入器調節器１３０ａは、イオン注入レシピ調整手段３３５及び動作命令伝達手段３４０から構成される。
イオン注入レシピ調整手段３３５は、入力される手段３００と、第１の演算手段３１０と、第２の演算手段３２０と、レシピ選択手段３３０と、から構成されるが、これは例示的なものに過ぎない。各手段は、バス（図示せず）により互いに連結されてデータ貯蔵、引き出し及び処理などを遂行する。
入力される手段３００は、計測装置１２０からＥＱサーバー１２５へ収集された複数の計測位置（Ｐ）別に二つ以上の隣接するゲート電極２５のＣＤを測定した値が入力される。第１の演算手段３１０は、各計測位置（Ｐ）別に測定された二つ以上の計測ＣＤの平均値を求めた後、各計測位置（Ｐ）別に得られたＣＤ値を平均してウェーハ１０上に形成されたゲート電極２５の最終ＣＤを求める。第２の演算手段３２０は、最終ＣＤとターゲットＣＤとの差異、すなわちΔＣＤを求める。レシピ選択手段２４０は、製造明細（ｓｐｅｃｉｆｉｃａｔｉｏｎ）範囲内で発生可能な臨界ディメンションの最大変移値を所定間隔に均分した後、分割された区間別にスレッショルド電圧を補償することができるように予め定量化されてイオン注入レシピ調整手段３３５に予め入力された離散的なイオン注入レシピセット４００（Ｒ１，Ｒ２，．．．，Ｒｎ）、例えばイオン注入レシピテーブルからΔＣＤに対応するイオン注入レシピ（例、Ｒ３）を選択する。動作命令伝達手段３４０は、調整されたイオン注入レシピ（例、Ｒ３）をイオン注入器（図４の１５０）に伝達する。
図５Ｂを参照すれば、第２の実施形態によるイオン注入器調節器１３０ｂは、イオン注入レシピ調整手段３３６及び動作命令伝達手段３４０から構成される。
イオン注入レシピ調整手段３３６は、第１の演算手段３１０で計算された最終ＣＤを挿入変数として使用し、ゲート電極２５のターゲットＣＤと同一なジャンクションコンタクトプラグイオン注入効果を得させることができる数学的モデルより成った第２の演算手段３３１を含むという点においてのみ第１の実施形態と差異がある。
第２の演算手段３３１を構成する数学的モデルは、実際の実験値に基づいて計算したＣＤ別ドーズの相関関係を示す一つ以上の方程式及び／又はグラフで成ることができる。例えば、ＤＲＡＭの自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；以下、“ＳＡＣ”と称する。）プラグイオン注入の場合には下記の通りの方程式を例示的に使用することができる。
[式１]
ジャンクションコンタクトプラグイオン注入ドーズ ＝（（０．５×前述したゲート電極の実計測臨界ディメンション（ｎｍ））−６７．３）×Ｅ１２
イオン注入レシピを調整する段階（図１のＳ３）と同時に又はその後にウェーハ１０上にジャンクションコンタクトホール形成工程が進行される（図１のＳ４）。
ジャンクションコンタクトプラグイオン注入ドーズ ＝（（０．５×前述したゲート電極の実計測臨界ディメンション（ｎｍ））−６７．３）×Ｅ１２
イオン注入レシピを調整する段階（図１のＳ３）と同時に又はその後にウェーハ１０上にジャンクションコンタクトホール形成工程が進行される（図１のＳ４）。
図６を参照すれば、先ずトランジスタのジャンクション領域２７を形成する。ジャンクション領域２７というのは、トランジスタのソース／ドレーン領域を示す。
具体的に、ゲート電極２５をマスクとして第１の導電型であるＰ形導電型のウェーハ１０に第２の導電型であるＮ形の不純物をイオン注入してＬＤＤ領域を形成する。次いで、ゲート電極２５の側壁にスペーサ２５Ｓを形成した後、ＬＤＤを形成するためのイオン注入より高いエネルギーでＮ形の不純物をイオン注入してＮ＋ソース／ドレーン領域を形成してジャンクション領域２７を完成する。
次いで、ウェーハ１０の全面を覆った層間絶縁膜３０を形成した後、これを平坦化する。続いて、写真エッチング工程を通じてスペーサ２５Ｓにより自己整列され、ジャンクション領域２７を露出させる自己整列コンタクトホール（ＳＡＣ）４０を形成する。
図６では、ＳＡＣを形成する場合を説明したが、ＳＡＣではなく、層間絶縁膜３０内に形成され、ジャンクション領域２７を露出させるコンタクトホールも本発明の適用対象になるものは勿論である。
最後に、調整されたイオン注入レシピを使用してジャンクションコンタクトプラグイオンを注入する（図１のＳ５）。
図７を参照すれば、ＳＡＣ４０により露出されたジャンクション領域２７にジャンクションコンタクトプラグイオン５０を注入する。ジャンクションコンタクトプラグイオン５０としては、ジャンクション領域２７と同一の導電型であるＮ形の不純物イオンを注入して形成する。
この際、Ｎ形の不純物イオン注入は、イオン注入器調節器（図４の１３０）の調整されたイオン注入レシピ動作命令が伝達されるイオン注入器（図５の１５０）により遂行される。
前述した実施形態では、イオン注入システム１００が計測装置１２０、ＥＱサーバー１２５、イオン注入器調節器１３０及びイオン注入器１５０を全て含む場合を例示したが、イオン注入器調節器及びイオン注入器のみにイオン注入システムを構成し、計測及びＥＱサーバーは、別途のシステムから構成することができるものは勿論である。また、イオン注入器の外部に別途のイオン注入器調節器を設けることもでき、イオン注入器の内部にイオン注入器調節器を設けることもできる。
以下では、ＣＤの変移によるスレッショルド電圧の変動がジャンクションコンタクトプラグイオン注入レシピの調整により効果的に調節されることができるものを具体的な実験例を挙げて説明する。ここに記載されない内容は、当業者であれば、十分に技術的に類推することができるため説明を省略する。
図８Ａと図８Ｂは、ＣＤの変移によるトランジスタのフェイル発生頻度をそれぞれ測定したグラフである。
図８Ａを参照すれば、ＣＤが減少するほどＯＲＳ（Ｏｃｔａｌ Ｒｏｗ Ｓｔｒｉｐｅ；以下、“ＯＲＳ”と称する。）フェイルが増加する傾向を示していることが分かる。ＯＲＳフェイルは、トランジスタの動作と連関されて発生する動的リフレッシュフェイル（Ｄｙｎａｍｉｃ Ｒｅｆｒｅｓｈ Ｆａｉｌ）を示す指標である。ＯＲＳは、第１のトランジスタにデータを書き取り、消去を反復しつつ隣接する第２のトランジスタのデータを読み取って第２のトランジスタのデータが第１のトランジスタの影響を受けるか、すなわち第２のトランジスタのデータが第１のトランジスタのデータと連動されるか可否を測定した値である。ＯＲＳが大きいというのは第２のトランジスタのスレッショルド電圧が小さくて第１のトランジスタの動作のとき第２のトランジスタと同時にターンオンされるということを意味する。従って、ＯＲＳは、１ビット（ｂｉｔ）以内で管理されるものは収率に影響を与えない。
図８Ｂを参照すれば、ＣＤが増加するほどＸＭＨ（Ｘ−Ｍａｒｃｈ）フェイルが増加する傾向を示しているものが分かる。ＸＭＨフェイルは、トランジスタの動作と相関なしで発生する静的リフレッシュフェイル（Ｓｔａｔｉｃ Ｒｅｆｒｅｓｈ Ｆａｉｌ）を示す指標である。ＸＭＨは、複数のセルに全て”１”を書き込んだ後、１００ｍｓ〜１６０ｍｓの速度で各セルのデータを読み取るとき”０”データが読み出されたビットを測定した値である。ＸＭＨ値が７０ビット以上であれば、品質に影響がある。ＸＭＨ値が大きいというのは、トランジスタの漏洩電流が大きいか、或いはトランジスタのスレッショルド電圧が大きくてトランジスタ駆動が満足に遂行されないか、或いはトランジスタと共にメモリセルを構成するキャパシタの容量が小さいものを意味する。
図８Ａと図８Ｂの結果から計測されたＣＤの大きさがターゲットＣＤより小さい場合には、スレッショルド電圧が小さくなってフェイルが発生するためスレッショルド電圧を高める必要があり、計測されたＣＤの大きさがターゲットＣＤより大きい場合には、スレッショルド電圧が大きくなってフェイルが発生するためスレッショルド電圧を低める必要があるものを類推することができる。
スレッショルド電圧を調節するための試図の一環にＮ−ＬＤＤ領域のイオン注入を調節する方法を考慮して見ることができる。しかしながら、図９に示されたようにイオン注入ドーズ（ａｔｏｍｓ／ｃｍ２）が０．８Ｅ１３である場合のＸＭＨ平均が１０９であり、１．０Ｅ１３である場合のＸＭＨ平均が１１５でイオン注入ドーズを異にしてもＸＭＨ値が７０ビット以上でスレッショルド電圧の改善が効果的に成されないことが分かる。図９のグラフは、ターゲットＣＤを１４４ｎｍにし、１４４±５ｎｍの製造明細でトランジスタを実際形成した場合ゲートＣＤが１４８ｎｍである場合について１１個のウェーハをサンプリングした後、イオン注入ドーズを異にして測定した結果を示す。
また、実際計測ＣＤがターゲットＣＤより小さい場合スレッショルド電圧を調節するためにＮ−ＬＤＤ領域のドーズ量を増加させれば、空乏領域が減少して電気場が増大し、その結果熱電子（ｈｏｔ ｅｌｅｃｔｒｏｎ）が多量発生するためセル電流の変化が大きくなる問題が発生する。
反面、下記表１及び図１０に示されたように、ゲートＣＤが大きくなるほどＳＡＣプラグイオン注入ドーズ量を増加させれば、ＸＭＨフェイルが顕著に減少することが分かる。
これは、ＳＡＣプラグイオン注入ドーズの調節を通じてスレッショルド電圧調節が効果的に起こることを示唆する。
そして、下記表２及び図１１は、ゲート電極のＣＤが１３８ｎｍ−１４０ｎｍ範囲にある場合ＳＡＣプラグイオン注入ドーズとの関係を示す。全てのＳＡＣイオン注入ドーズについてＸＭＨは、基準範囲以内の値を示すが、ＳＡＣイオン注入ドーズが５Ｅ１２の条件ではＯＲＳが増加することが分かる。
また、下記表３及び図１２は、ゲート電極のＣＤが１４７ｎｍ−１４９ｎｍ範囲にある場合ＳＡＣプラグイオン注入ドーズとの関係を示す。ＳＡＣプラグイオン注入ドーズ増加によりＸＭＨは減少し、ＯＲＳは安定されることが分かる。
図１１及び図１２の結果からＣＤによりＳＡＣプラグイオン注入ドーズの変動がＣＤ変動によるスレッショルド電圧調節の効果的な手段であることが分かる。
そして、ＣＤが小さい帯域では、ＳＡＣプラグイオン注入ドーズを小さく、ＣＤが大きい帯域では、ＳＡＣプラグイオン注入ドーズを大きく進行しなければならないことが分かる。その理由は、図１３を参照すれば容易に理解できる。
前述したように、ターゲットＣＤ（ＣＤＴ）よりαほど小さいＣＤ（ＣＤ１）で形成されたゲート電極を備えるトランジスタの場合にはスレッショルド電圧が小さくなる。従って、ターゲットＣＤ（ＣＤＴ）について設定されたイオン注入ドーズより小さいドーズでＳＡＣプラグイオン注入５０′を行わなければならない。小さいドーズでＳＡＣプラグ領域５７′を形成するもののみＳＡＣプラグ領域５７′を構成するイオンの拡散度（ｄｉｆｆｕｓｉｖｉｔｙ）がターゲットＣＤ（ＣＤＴ）について形成したＳＡＣプラグ領域５７を構成するイオンの拡散度より低くなる。その結果、チャネル領域１５に注入されてスレッショルド電圧を調節する機能を行うＰ形イオンをカウンタードーピングさせる確率が低くなる。従って、最上部の正常トランジスタよりチャネル領域１５を構成するＰ形イオンの量が相対的に多くなってスレッショルド電圧が増加されるためＣＤ減少によるスレッショルド電圧減少を補償することができる。
同様に、ターゲットＣＤ（ＣＤＴ）よりβほど大きいＣＤ（ＣＤ２）で形成されたゲート電極を備えるトランジスタの場合には、スレッショルド電圧が大きくなる。従って、ターゲットＣＤ（ＣＤＴ）について設定されたイオン注入ドーズより大きいドーズでＳＡＣプラグイオン注入５０″を行わなければならない。大きいドーズでＳＡＣプラグ領域５７″を形成するもののみＳＡＣプラグ領域５７″を構成するイオンの拡散度がターゲットＣＤ（ＣＤＴ）について形成したＳＡＣプラグ領域５７を構成するイオンの拡散度より大きくなる。その結果、チャネル領域１５に注入されてスレッショルド電圧を調節する機能をするＰ形イオンをカウンタードーピングさせる確率が高くなる。従って、最上部の正常トランジスタよりチャネル領域１５を構成するＰ形イオンの量が相対的に小さくなってスレッショルド電圧が減少されるためＣＤ増加によるスレッショルド電圧増加を補償、すなわち相殺させ得る。
図１４は、固定されたイオン注入ドーズでＳＡＣプラグイオン注入を行った場合と本発明の一実施形態により調整されたイオン注入ドーズでＳＡＣプラグイオン注入を行った場合との収率を示すグラフである。本発明の一実施形態により調整されたイオン注入ドーズでＳＡＣプラグイオン注入を実施すれば、収率が顕著に増加するものが分かる。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、半導体素子の製造工程及びこれに使用されるイオン注入器調節器及びイオン注入システムに適用されうる。
１０：ウェーハ
１２：ＳＴＩ領域
２１：ゲート絶縁膜
２２：ポリシリコン膜
２３：シリサイド膜
２５：ゲート電極
１２：ＳＴＩ領域
２１：ゲート絶縁膜
２２：ポリシリコン膜
２３：シリサイド膜
２５：ゲート電極
Claims (27)
- （ａ）ウェーハ上に形成されたゲート電極の臨界ディメンションを計測する段階と、
（ｂ）前記計測された臨界ディメンションに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整する段階と、
（ｃ）前記調整されたジャンクションコンタクトプラグイオン注入レシピを使用して前記ジャンクションコンタクトプラグイオンを注入する段階と、
を含むことを特徴とする電子素子の製造方法。 - 前記段階（ｂ）は、ターゲットの臨界ディメンションと前記計測された臨界ディメンションとの差異により発生するスレッショルド電圧変動を補償することができるように前記ジャンクションコンタクトプラグイオン注入レシピを調整する段階であることを特徴とする請求項１に記載の電子素子の製造方法。
- 前記調整されたジャンクションコンタクトプラグイオン注入レシピは、調整されたイオン注入ドーズを含むことを特徴とする請求項１に記載の電子素子の製造方法。
- 前記臨界ディメンションは、前記ゲート電極線幅の臨界ディメンションであることを特徴とする請求項１に記載の電子素子の製造方法。
- 前記段階（ａ）は、前記ウェーハ上にゲート電極を形成する段階と、
前記ウェーハ上に複数の計測位置を設定する段階と、
前記各計測位置別に二つ以上の隣接するゲート電極の臨界ディメンションをそれぞれ測定した後、平均値を求めて各計測位置別の臨界ディメンションを求める段階と、
前記各計測位置別に得られた臨界ディメンション値を平均して最終臨界ディメンションを求める段階と、
を含むことを特徴とする請求項１に記載の電子素子の製造方法。 - 前記各計測位置別臨界ディメンションを求める段階は、
前記各計測位置別に四つの隣接するゲート電極の臨界ディメンションをそれぞれ測定する段階と、
前記測定された四つのゲート電極の臨界ディメンションを平均する段階と、
を含むことを特徴とする請求項５に記載の電子素子の製造方法。 - 前記調整されたジャンクションコンタクトプラグイオン注入レシピは、製造明細範囲内で発生可能な臨界ディメンションの最大変移値を所定間隔に均分した後、区間別にスレッショルド電圧を補償することができるように予め定量化された離散的なイオン注入レシピセットから選択されたことを特徴とする請求項１に記載の電子素子の製造方法。
- 前記ジャンクションコンタクトプラグイオン注入レシピは、ターゲットの臨界ディメンションと同一なスレッショルド電圧を得させることができる数学的モデルに前記計測された臨界ディメンションを変数として入力して得られた出力値であることを特徴とする請求項１に記載の電子素子の製造方法。
- 前記数学的モデルは、
ジャンクションコンタクトプラグイオン注入ドーズ＝（（０．５×前記ゲート電極の実計測臨界ディメンション（ｎｍ））−６７．３）×Ｅ１２で表示される方程式であることを特徴とする請求項８に記載の電子素子の製造方法。 - 前記段階（ａ）は、前記ゲート電極の臨界ディメンションを計測する計測装置により遂行され、
前記段階（ｂ）は、前記計測装置の計測値を使用して前記トランジスタのジャンクションコンタクトプラグイオン注入レシピを調整するイオン注入器調節器により遂行されること
を特徴とする請求項１に記載の電子素子の製造方法。 - 前記段階（ｃ）は、
前記ウェーハ内にトランジスタのジャンクション領域を形成する段階と、
前記ジャンクション領域が形成された結果物の全面に絶縁膜を形成する段階と、
前記ジャンクション領域を露出させるコンタクトホールを前記絶縁膜内に形成する段階と、
前記調整されたジャンクションコンタクトプラグイオン注入レシピを使用して前記コンタクトホールにより露出された前記ジャンクション領域にジャンクションコンタクトプラグイオンを注入する段階と、
を含むことを特徴とする請求項１に記載の電子素子の製造方法。 - 前記段階（ｃ）は、
前記ゲート電極の側壁にスペーサを形成し、前記ウェーハ内にトランジスタのジャンクション領域を形成する段階と、
結果物の全面に絶縁膜を形成する段階と、
前記スペーサにより自己整列され、前記ジャンクション領域を露出させる自己整列コンタクトホールを前記絶縁膜内に形成する段階と、
前記調整されたジャンクションコンタクトプラグイオン注入レシピを使用して前記自己整列コンタクトホールにより露出された前記ジャンクション領域にジャンクションコンタクトプラグイオンを注入する段階と、
を含むことを特徴とする請求項１に記載の電子素子の製造方法。 - 前記ゲート電極は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ又はこれらの組合より成ったメモリセルのゲート電極であること
を特徴とする請求項１に記載の電子素子の製造方法。 - ウェーハ上に形成されたゲート電極の臨界ディメンション値を計測する測定装置と、
前記計測臨界ディメンション値に基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整する手段と、
前記調整されたジャンクションコンタクトプラグイオン注入レシピにより修正された動作命令をイオン注入器に伝達する伝達手段と、
を含むことを特徴とするイオン注入器調節器。 - 前記ジャンクションコンタクトプラグイオン注入レシピを調整する手段は、ターゲットの臨界ディメンションと前記計測された臨界ディメンションとの差異により発生するスレッショルド電圧変動を補償することができるように前記ジャンクションコンタクトプラグイオン注入レシピを調整する手段であることを特徴とする請求項１４に記載のイオン注入器調節器。
- 前記調整されたジャンクションコンタクトプラグイオン注入レシピは、調整されたイオン注入ドーズを含むことを特徴とする請求項１４に記載のイオン注入器調節器。
- 前記臨界ディメンションは、前記ゲート電極線幅の臨界ディメンションであることを特徴とする請求項１４に記載のイオン注入器調節器。
- 前記ジャンクションコンタクトプラグイオン注入レシピを調整する手段は、
計測装置で前記ウェーハ上に設定された複数の計測位置別に二つ以上の隣接するゲート電極の臨界ディメンションを測定した値が入力される手段と、
前記各計測位置別に測定された前記二つ以上の計測された臨界ディメンションの平均値を求めた後、前記各計測位置別に得られた臨界ディメンション値を平均して前記ウェーハ上に形成された前記ゲート電極の最終臨界ディメンションを求める第１の演算手段と、
前記最終臨界ディメンションと前記ゲート電極のターゲットの臨界ディメンションの差異を求める第２の演算手段と、
製造明細範囲内で発生可能な臨界ディメンションの最大変移値を所定間隔に均分した後、区間別にスレッショルド電圧を補償することができるように予め定量化された離散的なイオン注入レシピセットから前記調整されたイオン注入レシピを選択する選択手段と、
を含むことを特徴とする請求項１４に記載のイオン注入器調節器。 - 前記ジャンクションコンタクトプラグイオン注入レシピを調整する手段は、
計測装置で前記ウェーハ上に設定された複数の計測位置別に二つ以上の隣接するゲート電極の臨界ディメンションを測定した値が入力される手段と、
前記各計測位置別に測定された前記二つ以上の計測された臨界ディメンションの平均値を求めた後、前記各計測位置別に得られた臨界ディメンション値を平均して前記ウェーハ上に形成された前記ゲート電極の最終臨界ディメンションを求める第１の演算手段と、
前記最終臨界ディメンションを変数として使用し、前記ゲート電極のターゲットの臨界ディメンションと同一なスレッショルド電圧を得させることができる数学的モデルより成った第２の演算手段と、
を含むことを特徴とする請求項１４に記載のイオン注入器調節器。 - 前記ゲート電極は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ又はこれらの組合より成ったメモリセルのゲート電極であること
を特徴とする請求項１４に記載のイオン注入器調節器。 - ウェーハ上に形成されたゲート電極の臨界ディメンション値を計測する測定装置と、
前記計測された臨界ディメンションに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整して調整されたジャンクションコンタクトプラグイオン注入レシピによる動作命令をイオン注入器に伝達するイオン注入器調節器と、
前記イオン注入器調節器の前記動作命令に応じてジャンクションコンタクトプラグイオン注入を行うイオン注入器と、
を含むことを特徴とするイオン注入システム。 - 前記イオン注入器調節器は、ターゲットの臨界ディメンションと前記計測された臨界ディメンションとの差異により発生するスレッショルド電圧変動を補償することができるように前記イオン注入レシピを調整することを特徴とする請求項２１に記載のイオン注入システム。
- 前記調整されたジャンクションコンタクトプラグイオン注入レシピは、調整されたイオン注入ドーズを含むことを特徴とする請求項２１に記載のイオン注入システム。
- 前記臨界ディメンションは、前記ゲート電極線幅の臨界ディメンションであることを特徴とする請求項２１に記載のイオン注入システム。
- 前記イオン注入器調節器は、
前記ウェーハ上に設定された複数の計測位置別に二つ以上の隣接するゲート電極の臨界ディメンションを測定した値が入力される手段と、
前記各計測位置別に測定された前記二つ以上の計測された臨界ディメンションの平均値を求めた後、前記各計測位置別に得られた臨界ディメンション値を平均して前記ウェーハ上に形成された前記ゲート電極の最終臨界ディメンションを求める第１の演算手段と、
前記最終臨界ディメンションと前記ゲート電極のターゲットの臨界ディメンションの差異を求める第２の演算手段と、
製造明細範囲内で発生可能な臨界ディメンションの最大変移値を所定間隔に均分した後、区間別にスレッショルド電圧を補償することができるように予め定量化された離散的なイオン注入レシピセットから前記調整されたジャンクションコンタクトプラグイオン注入レシピを選択する選択手段と、
を含むことを特徴とする請求項２１に記載のイオン注入システム。 - 前記イオン注入器調節器は、
計測装置で前記ウェーハ上に設定された複数の計測位置別に二つ以上の隣接するゲート電極の臨界ディメンションを測定した値が入力される手段と、
前記各計測位置別に測定された前記二つ以上の計測された臨界ディメンションの平均値を求めた後、前記各計測位置別に得られた臨界ディメンション値を平均して前記ウェーハ上に形成された前記ゲート電極の最終臨界ディメンションを求める第１の演算手段と、
前記最終臨界ディメンションを変数として使用し、前記ゲート電極のターゲットの臨界ディメンションと同一なスレッショルド電圧を得させることができる数学的モデルより成った第２の演算手段と、
を含むことを特徴とする請求項２１に記載のイオン注入システム。 - 前記ゲート電極は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ又はこれらの組合より成ったメモリセルのゲート電極であることを特徴とする請求項２１に記載のイオン注入システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040008059A KR100568254B1 (ko) | 2004-02-06 | 2004-02-06 | 문턱 전압 조절이 가능한 전자 소자의 제조 방법과 이에사용되는 이온 주입기 조절기 및 이온 주입 시스템 |
| KR2004-008059 | 2004-02-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005223341A true JP2005223341A (ja) | 2005-08-18 |
| JP5037791B2 JP5037791B2 (ja) | 2012-10-03 |
Family
ID=34825109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005029605A Active JP5037791B2 (ja) | 2004-02-06 | 2005-02-04 | スレッショルド電圧調節が可能な電子素子の製造方法とこれに使用されるイオン注入器調節器及びイオン注入システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7537940B2 (ja) |
| JP (1) | JP5037791B2 (ja) |
| KR (1) | KR100568254B1 (ja) |
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| EP1770558A1 (en) | 2005-08-01 | 2007-04-04 | Sony Corporation | Information-processing apparatus, content reproduction apparatus, information-processing method, event-log creation method and computer programs |
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| US8735181B2 (en) | 2007-10-18 | 2014-05-27 | Kabushiki Kaisha Toshiba | Manufacturing system for semiconductor device capable of controlling variation in electrical property of element in wafer surface and method for manufacturing the semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| US7537940B2 (en) | 2009-05-26 |
| KR20050079569A (ko) | 2005-08-10 |
| JP5037791B2 (ja) | 2012-10-03 |
| KR100568254B1 (ko) | 2006-04-07 |
| US20050176225A1 (en) | 2005-08-11 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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