CN104282681A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底；在衬底内形成的第一有源区域，并且第一有源区域包括具有第一宽度的第一区域以及具有比第一宽度大的第二宽度的第二区域，并且第一有源区域沿第一方向延伸；在衬底内形成的第二有源区域，平行于第一有源区域的第二区域延伸；以及在衬底内形成的元件隔离绝缘膜，分别隔开第一有源区域和第二有源区域，其中第一有源区域的第二区域或第二有源区域包括在平面视图内沿垂直于第一方向的第二方向凹进的凹进部。本发明能够防止元件隔离绝缘膜内产生空隙。

Description

半导体器件
技术领域
本发明实施例涉及一种半导体器件。
背景技术
随着半导体集成电路的微型化，对半导体衬底内形成的有源区域、元件隔离绝缘膜和栅电极的微型化提出了要求。通过在半导体衬底内形成的凹槽内嵌入氧化膜而形成元件隔离绝缘膜。在半导体衬底内形成元件隔离绝缘膜，从而隔开有源区域。
[专利文献1]日本特开专利号2009-252825
[专利文献2]日本特开专利号2009-176407
发明内容
在氧化膜没有充分嵌入到半导体衬底的凹槽内的情况下，有时会在相邻于彼此形成的有源区域之间形成的元件隔离绝缘膜内产生空隙(空缺)。在元件隔离绝缘膜内产生空隙的情况下，当栅电极形成时，会有多晶硅嵌入在元件隔离绝缘膜的空隙中而因此引起相邻栅电极之间短路的情况。当在栅电极之间引起短路时，会出现半导体器件产量(yield)降低的问题。实施例的目的是防止元件隔离绝缘膜内产生空隙。
根据实施例的一方面，一种半导体器件包括：衬底；在衬底内形成的第一有源区域，第一有源区域包括具有第一宽度的第一区域和具有比第一宽度大的第二宽度的第二区域，并且第一有源区域沿第一方向延伸；在衬底内形成的第二有源区域，平行于第一有源区域的第二区域延伸；以及在衬底内形成的元件隔离绝缘膜，分别隔开第一有源区域和第二有源区域，其中第一有源区域的第二区域或第二有源区域包括在平面视图内沿垂直于第一方向的第二方向凹进的凹进部(depressed part)。
实施例的效果
根据实施例，可以防止在元件隔离绝缘膜内产生空隙。
附图说明
图1是根据示例1的半导体器件1的平面图。
图2是根据示例1的半导体器件1的截面图，并且示出沿图1的单点划线A-A’的截面。
图3是根据示例1的半导体器件1的截面图，并且示出沿图1的单点划线B-B’的截面。
图4是根据示例2的半导体器件1的平面图。
图5是示出根据实施例来制造半导体器件1的方法的截面图。
图6是示出根据实施例来制造半导体器件1的方法的截面图。
图7是示出根据实施例来制造半导体器件1的方法的截面图。
图8是示出根据实施例来制造半导体器件1的方法的截面图。
图9是示出根据实施例来制造半导体器件1的方法的截面图。
图10是示出根据实施例来制造半导体器件1的方法的截面图。
图11是示出根据实施例来制造半导体器件1的方法的截面图。
图12是示出根据实施例来制造半导体器件1的方法的截面图。
图13A是示出根据实施例来制造半导体器件1的方法的截面图。
图13B是示出根据实施例来制造半导体器件1的方法的截面图。
图13C是示出根据实施例来制造半导体器件1的方法的截面图。
图14A是示出根据实施例来制造半导体器件1的方法的截面图。
图14B是示出根据实施例来制造半导体器件1的方法的截面图。
图14C是示出根据实施例来制造半导体器件1的方法的截面图。
图15A是示出根据实施例来制造半导体器件1的方法的截面图。
图15B是示出根据实施例来制造半导体器件1的方法的截面图。
图15C是示出根据实施例来制造半导体器件1的方法的截面图。
图16A是示出根据实施例来制造半导体器件1的方法的截面图。
图16B是示出根据实施例来制造半导体器件1的方法的截面图。
图16C是示出根据实施例来制造半导体器件1的方法的截面图。
图17A是示出根据实施例来制造半导体器件1的方法的截面图。
图17B是示出根据实施例来制造半导体器件1的方法的截面图。
图17C是示出根据实施例来制造半导体器件1的方法的截面图。
图18是印刷线路板81的平面图。
图19是半导体器件201的平面图。
图20是半导体器件201的截面图，并且示出沿图19的单点划线E-E’的截面。
图21是半导体器件201的截面图，并且示出沿图19的单点划线F-F’的截面。
图22是SRAM101的局部平面图。
图23是SRAM101的截面图，并且示出沿图22的单点划线X-X’的截面。
图24是示出在图案化有源区域时的曝光量与SRAM的不合格率(percent defective)之间关系的曲线图。
具体实施方式
将要描述由本发明人的研究结果发现的问题。图22是SRAM(静态随机存取存储器)101的局部平面图。图23是SRAM101的截面图，并且示出沿图22的单点划线X-X’的截面。在图22和图23中，在说明中将要省略SRAM101的一部分组成元件。
SRAM101具有硅衬底102、有源区域103到105、元件隔离绝缘膜106、栅电极107A到107F、VSS触点108、VDD触点109和存储触点(storagecontact)110。在图22中，用虚线示出VSS触点108、VDD触点109和存储触点110。栅电极107A是包含在转移晶体管内的栅电极。栅电极107B和107C是包含在激励晶体管(driver transistor)内的栅电极。栅电极107D到107F是包含在负载晶体管内的栅电极。
如图22所示，有源区域103到105形成在硅衬底102内。此外，元件隔离绝缘膜106形成在半导体衬底102内。有源区域103到105由元件隔离绝缘膜106隔开。例如，通过在硅衬底102中形成的凹槽内嵌入(embed)氧化膜，在半导体衬底102内形成元件隔离绝缘膜106。有源区域103包括具有第一宽度的第一区域103A和具有比第一宽度大的第二宽度的第二区域103B。第一宽度和第二宽度都是在硅衬底102的平面方向上的长度。以横跨有源区域103的第一区域103A(在其上延伸)的方式，在半导体衬底102上形成栅电极107A。以横跨有源区域103的第二区域103B的方式，在半导体衬底102上形成栅电极107B和107C。以横跨有源区域105的方式，在半导体衬底102上形成栅电极107D。以横跨有源区域104的方式，在半导体衬底102上形成栅电极107E和107F。
当形成元件隔离绝缘膜106时，在氧化膜没有充分嵌入到有源区域103和有源区域104之间的凹槽内的情况下，在有源区域103和有源区域104之间形成的元件隔离绝缘膜106内产生空隙。在元件隔离绝缘膜106内具有空隙的情况下，当形成栅电极107A到107F时，多晶硅111被嵌入到元件隔离绝缘膜106的空隙内。由于这个原因，如图22所示，可能引起栅电极107B和栅电极107C之间的短路，或者可能引起栅电极107E和栅电极107F之间的短路。
本发明人发现在元件隔离绝缘膜106内产生空隙的位置具有以下趋势。
(1)在硅衬底102中平行地形成有具有长图案的有源区域103和具有短图案的有源区域104的情况下，在有源区域103和有源区域104之间的元件隔离绝缘膜106内产生空隙。
(2)在有源区域103包括具有第一宽度的第一区域103A和具有比第一宽度大的第二宽度的第二区域103B的情况下，在有源区域103的第二区域103B和有源区域104之间的元件隔离绝缘膜106内产生空隙。
(3)在激励晶体管的栅电极107B和激励晶体管的栅电极107C之间的元件隔离绝缘膜106内产生空隙。
(4)在负载晶体管的栅电极107E和负载晶体管的栅电极107F之间的元件隔离绝缘膜106内产生空隙。
已知在高浓度杂质层上形成外延硅层来由此降低阈值电压变化的技术。高浓度杂质层内部遗留有微晶体缺陷。当嵌入氧化膜时，由于膜形成室内的金属污染，会有金属被引入高浓度杂质层的情况。在这种情况下，通过之后执行的热处理，晶体缺陷大幅增长，从而引起源极和晶粒之间的漏电流。
例如，通过用高浓度等离子体(HDP：高浓度等离子体)CVD(化学气相沉积)方法重复执行膜形成工艺和蚀刻工艺，能够改善嵌入氧化膜的性能。当执行膜形成工艺和蚀刻工艺的次数增加时，引入到高浓度杂质层的金属数量增加，因此在一些情况下晶体缺陷更会被加大。由于这个原因，在高浓度杂质层形成在硅衬底102内的情况下，通过选择使执行膜形成工艺和蚀刻工艺的次数降低的膜形成方法，在硅衬底102内形成元件隔离绝缘膜106。但是，降低执行膜形成工艺和蚀刻工艺的次数的膜形成方法嵌入氧化膜的性能不好，因此容易在元件隔离绝缘膜106内产生空隙。
图24是表示在图案化有源区域时的曝光量与SRAM的不合格率(percentdefective)之间关系的曲线图。当曝光量降低时，用于形成元件隔离绝缘膜的抗蚀剂图案的宽度将会变窄。当抗蚀剂图案的宽度变窄时，在硅衬底内形成的凹槽的宽度变窄。结果是，嵌入的氧化膜的数量减少，并且因此在元件隔离绝缘膜内容易产生空隙，导致SRAM的不合格率增加。在这种方式下，SRAM的缺陷由元件隔离绝缘膜内产生的空隙引起。
下文中，将参照附图描述根据实施例的半导体器件和制造半导体器件的方法。通过示例的方式示出示例1和示例2的构造，并且根据实施例的半导体器件和制造半导体器件的方法不受限于示例1和示例2的构造。
[示例1]
参照图1到图3，将要描述根据示例1的半导体器件1。在示例1中，将要通过示例描述作为半导体器件1的示例的SRAM。图1是根据示例1的半导体器件1的平面图。图2是根据示例1的半导体器件1的截面图，并且示出沿图1的单点划线A-A’的截面。图3是根据示例1的半导体器件1的截面图，并且示出沿图1的单点划线B-B’的截面。在图1到图3中，在图示中将会省略半导体器件1的一部分组成元件。
如图1所示，半导体器件1具有半导体衬底2、有源区域3到6、元件隔离绝缘膜7、栅电极11A、11B、12A、12B、13A到13D、VSS触点14、VDD触点15和存储触点(storage contact)16A到16F。在图1中，用虚线来示出VSS触点14、VDD触点15和存储触点16A到16F。此外，如图2和图3所示，半导体1具有转移晶体管21A、21B、激励晶体管22A、22B和负载晶体管23A、23B。转移晶体管21A、21B和激励晶体管22A、22B是N沟道类型MOS(金属氧化物半导体)晶体管。负载晶体管23A、23B是P沟道类型MOS晶体管。
半导体衬底2是例如硅(Si)衬底。半导体衬底2是“衬底”的示例。如图1所示，有源区域3到6形成在半导体衬底2内。此外，元件隔离绝缘膜7形成在半导体衬底2内。有源区域3到6由元件隔离绝缘膜7隔开。例如，通过在半导体衬底2内形成的凹槽内嵌入氧化膜，在半导体衬底2内形成元件隔离绝缘膜7。有源区域3和4沿第一方向S延伸。有源区域3是“第一有源区域”的示例。有源区域4是“第二有源区域”的示例。第一方向S是半导体衬底2的一平面方向，并且垂直于栅电极11A、11B、12A、12B的方向。换句话说，第一方向S是栅电极11A、11B、12A和12B的栅长度方向。
有源区域3包括具有第一宽度的第一区域3A和具有比第一宽度大的第二宽度的第二区域3B。第一宽度和第二宽度都是在半导体器件2的平面方向上的长度。以横跨有源区域3的第一区域3A的方式，栅电极11A和11B形成在半导体衬底2上。以横跨有源区域3的第二区域3B的方式，栅电极12A和12B形成在半导体衬底2上。以横跨有源区域4的方式，栅电极13A和13B形成在半导体衬底2上。栅电极12A和栅电极13A彼此连接。也就是说，栅电极12A和栅电极13A一体形成。栅电极12B和栅电极13B彼此连接。也就是说，栅电极12B和栅电极13B一体形成。
在半导体衬底2内形成有源区域3和4，其方式为使得有源区域3的第二区域3B和有源区域4平行于彼此延伸。有源区域3的第二区域3B具有在平面视图内沿垂直于第一方向S的第二方向T凹进的凹进部8。第二方向T是半导体衬底2的一平面方向，并且是与有源区域4分离的方向。由于有源区域3的第二区域3B具有凹进部8，所以嵌入在有源区域3的第二区域3B和有源区域4之间的半导体衬底2凹槽内的氧化膜的量增加。由于嵌入在有源区域3的第二区域3B和有源区域4之间的半导体衬底2的凹槽内的氧化膜的量增加，所以可以防止在有源区域3的第二区域3B和有源区域4之间形成的元件隔离绝缘膜7内产生空隙。由于有源区域3的第二区域3B具有凹进部8，所以可以在确保栅电极12A、12B的沟道宽度的同时，防止在有源区域3的第二区域3B和有源区域4之间形成的元件隔离绝缘膜7内产生空隙。
如图2所示，栅电极11A在形成转移晶体管21A的区域(转移晶体管形成区域)51A内的半导体衬底2上形成。栅电极11B在形成转移晶体管21B的区域(转移晶体管形成区域)51B内的半导体衬底2上形成。栅电极12A在形成激励晶体管22A的区域(激励晶体管形成区域)52A内的半导体衬底2上形成。栅电极12B在形成激励晶体管22B的区域(激励晶体管形成区域)52B内的半导体衬底2上形成。
如图1所示，在有源区域3的第一区域3A上形成转移晶体管21A的栅电极11A和转移晶体管21B的栅电极11B。在有源区域3的第二区域3B上形成激励晶体管22A的栅电极12A和激励晶体管22B的栅电极12B。激励晶体管22A、22B的电流驱动能力分别比转移晶体管21A、21B的电流驱动能力大。由于这个原因，激励晶体管22A的栅电极12A和激励晶体管22B的栅电极12B的沟道宽度(栅宽度)分别比转移晶体管21A的栅电极11A和转移晶体管21B的栅电极11B的沟道宽度大。因此，有源区域3的第二区域3B的宽度比有源区域3的第一区域3A的宽度大。
如图3所示，栅电极13A在形成负载晶体管23A的区域(负载晶体管形成区域)53A内的半导体衬底2上形成。栅电极13B在形成负载晶体管23B的区域(负载晶体管形成区域)53B内的半导体衬底2上形成。转移晶体管21A、21B、激励晶体管22A、22B和负载晶体管23A、23B整体用作SRAM中的一个存储单元。如图1所示，栅电极13C以横跨有源区域5的方式形成在半导体衬底2上。栅电极13D以横跨有源区域6的方式形成在半导体衬底2上。栅电极13C和13D形成在负载晶体管形成区域内的半导体衬底2上。
如图2所示，有源区域3中形成有外延硅层20、P型高浓度杂质层31和N型源-漏区32。“外延硅层20”是“外延层”的示例。P型高浓度杂质层31是用于控制阈值电压的扩散层并且是用于防止穿通的穿通阻止层。如图3所示，有源区域4中形成有外延硅层20、N型高浓度杂质层41和P型源-漏区42。N型高浓度杂质层41是用于控制阈值电压的扩散层并且是用于防止穿通的穿通阻止层。
如图1所示，VSS触点14形成在栅电极12A和栅电极12B之间的有源区域3(3B)上。VSS触点14是把地电压(参考电压)加到有源区域3的N型源-漏区32上的地触点。VSS触点14电连接到在半导体衬底2内形成的地线(未示出)。VSS触点15形成在栅电极13A和栅电极13B之间的有源区域4上。VSS触点15是把电源电压加到有源区域4的P型源-漏区42上的电源触点。VSS触点15电连接到在半导体衬底2内形成的电源线(未示出)。
在栅电极11A和栅电极12A之间的有源区域3上形成有存储触点16A。在栅电极11B和栅电极12B之间的有源区域3上形成有存储触点16B。有源区域4和栅电极13C上形成有共同的存储触点16C。有源区域4和栅电极13D上形成有共同的存储触点16D。有源区域5和栅电极13A上形成有共同的存储触点16E。有源区域6和栅电极13B上形成有共同的存储触点16F。存储触点16A到16F是连接到存储节点(存储部)的触点。
[示例2]
参照图4，将要描述根据示例2的半导体器件1。在示例2中，将要通过示例的方式描述作为半导体器件1的示例的SRAM。在示例2中，用如示例1中相同的参考序号来表示和示例1中相同的组成元件，并且将省略它们的描述。
图4是根据示例2的半导体器件1的平面图。在图4中，在图示中将要省略半导体器件1的一部分组成元件。如图4所示，半导体器件1具有半导体衬底2、有源区域3到6、元件隔离绝缘膜7、栅电极11A、11B、12A、12B、13A到13D、VSS触点14、VDD触点15和存储触点16A到16F。在图4中，用虚线来示出VSS触点14、VDD触点15和存储触点16A到16F。
如图4所示，在半导体衬底2内形成有有源区域3到6。此外，半导体衬底2内形成有元件隔离绝缘膜7。由元件隔离绝缘膜7隔开有源区域3到6。有源区域3和4在第一方向S延伸。第一方向S是半导体衬底2的平面方向，并且垂直于栅电极11A、11B、12A、12B的方向。换句话说，第一方向S是栅电极11A、11B、12A、12B的栅长度方向。
有源区域3包括具有第一宽度的第一区域3A和具有比第一宽度大的第二宽度的第二区域3B。以横跨有源区域3的第一区域3A的方式，在半导体衬底2上形成栅电极11A、11B。以横跨有源区域3的第二区域3B的方式，在半导体衬底2上形成栅电极12A、12B。以横跨有源区域4的方式，在半导体衬底2上形成栅电极13A、13B。栅电极12A和栅电极13A彼此连接。也就是说，栅电极12A和栅电极13A一体形成。栅电极12B和栅电极13B彼此连接。也就是说，栅电极12B和栅电极13B一体形成。
在半导体衬底2内形成有源区域3和4，其方式为使得有源区域3的第二区域3B和有源区域4平行于彼此延伸。有源区域4具有在平面视图内沿垂直于第一方向S的第二方向U凹进的凹进部9。第二方向U是半导体衬底2的平面方向，并且是与有源区域3分离的方向。由于有源区域4具有凹进部9，所以嵌入在有源区域3的第二区域3B和有源区域4之间的半导体衬底2的凹槽内的氧化膜的量增加。由于嵌入在有源区域3的第二区域3B和有源区域4之间的半导体衬底2的凹槽内的氧化膜的量增加，所以可以防止在有源区域3的第二区域3B和有源区域4之间形成的元件隔离绝缘膜7内产生空隙。由于有源区域4具有凹进部9，所以可以在确保栅电极13A和13B沟道宽度的同时，防止在有源区域3的第二区域3B和有源区域4之间形成的元件隔离绝缘膜7内产生空隙。
<制造方法>
将要描述根据实施例的制造半导体器件1的方法。图5到图17C是示出根据实施例制造半导体器件1的方法的截面图。在根据实施例来制造半导体器件1的方法中，首先，在图5描述的过程中，例如，通过热氧化法在半导体衬底2的整个面上形成氧化硅膜(SiO2膜)。氧化硅膜61是半导体衬底2表面的保护膜。图5对应于沿图1的单点划线C-C’的截面部分，并且对应于沿图4的单点划线D-D’的截面部分。
接续，在图6描述的过程中，通过光刻法，在半导体衬底2内形成NMOS晶体管的区域(NMOS晶体管形成区域)被暴露，并且形成用于覆盖其他区域的光致抗蚀剂膜62。
接续，通过采用光致抗蚀剂膜62作为掩模植入离子，由此在半导体衬底2内的NMOS晶体管形成区域中形成嵌入式N型阱33。例如，通过在以下条件下植入离子，在半导体衬底2内可以形成嵌入式N型阱33。
-离子种类：磷离子(P+)，加速度能量：700keV，剂量：1.5×1013cm-2。
接续，例如，通过采用化学制剂的湿处理或者灰化处理，移除光致抗蚀剂膜62。接续，例如，通过采用氢氟酸溶液的湿蚀刻，移除氧化硅膜61。然后，在图7描述的过程中，通过光刻法，在半导体衬底2内的NMOS晶体管形成区域被暴露出来，并且形成用于覆盖其他区域的光致抗蚀剂膜63。
接续，通过采用光致抗蚀剂膜63作为掩模植入离子，由此在半导体衬底2的NMOS晶体管形成区域中形成P型阱34和P型高浓度杂质层31。例如，在以下条件下，分别从四个倾斜于衬底法线方向的方向植入离子，在半导体衬底2内可以形成P型阱34。
-离子种类：硼离子(B+)，加速度能量：150keV，剂量：7.5×1012cm-2。
例如，在以下条件下分别植入离子，在半导体衬底2内可以形成P型高浓度杂质层31。
(1)离子种类：锗离子(Ge+)，加速度能量：20到30keV，剂量：3.0到5.0×1014cm-2。
(2)离子种类：碳离子(C+)，加速度能量：3到6keV，剂量：3.0到5.0×1014cm-2。
(3)离子种类：硼离子，加速度能量：20keV，剂量：1.6到2.0×1013cm-2。
(4)离子种类：氟化硼，加速度能量：25keV，剂量：4.0到8.0×1012cm-2。
(5)离子种类：氟化硼，加速度能量：10keV，剂量：1.0到3.0×1012cm-2。
锗离子按以下方式运作：也就是，锗离子使得半导体衬底2成为非晶态，由此防止硼离子沟道效应(channeling)并且增加碳被布置在晶格点的概率。碳被布置在晶格点，起到的作用是防止硼离子的扩散。从这点来看，优选的是，在植入碳离子和硼离子之前植入锗离子。此外，优选的是，在形成P型高浓度杂质层31之前形成P型阱34。接续，例如，通过采用化学制剂的湿处理或者灰化处理，移除光致抗蚀剂膜63。
接续，在图8描述的过程中，在惰性氛围中执行热处理从而恢复半导体衬底2遭受离子植入的损伤。例如，在氮环境中，执行大约585℃到615℃处理温度和大约150秒处理时间的热处理。然后，通过ISSG(原位蒸汽生成)氧化法，在降低的压力下将半导体衬底2的表面湿氧化，由此在半导体衬底2上形成膜厚度为例如大约3nm的氧化硅膜64。关于ISSG氧化法的处理条件，可以设置例如大约750℃到810℃的处理温度和例如大约20分钟的处理时间。
接续，通过光刻法，在半导体衬底2内形成P型MOS晶体管的区域(PMOS晶体管形成区域)被暴露，并且形成用于覆盖其他区域的光致抗蚀剂膜65。
接续，通过采用光致抗蚀剂膜65作为掩模来植入离子，从而在半导体衬底2的PMOS晶体管形成区域中形成N型阱43和N型高浓度杂质层41。例如，在以下条件下，分别从四个倾斜于衬底法线方向的方向植入离子，在半导体衬底2内可以形成N型阱43。
-离子种类：磷离子，加速度能量：360keV，剂量：7.5×1012cm-2。
例如，通过在以下条件(1)和(2)下分别从四个倾斜于衬底法线方向的方向植入离子，并且随后在以下条件(3)下植入离子，在半导体衬底2内可以形成N型高浓度杂质层41。
(1)离子种类：锑离子(Sb+)，加速度能量：80keV，剂量：3.0×1012cm-2。
(2)离子种类：锑离子，加速度能量：130keV，剂量：1.5.×1012cm-2。
(3)离子种类：锑离子，加速度能量：20keV，剂量：4.0到8.0×1012cm-2。
接续，例如，通过采用化学制剂的湿处理或者灰化处理，移除光致抗蚀剂膜65。接续，例如，通过采用氢氟酸溶液的湿蚀刻，移除氧化硅膜64。然后，通过ISSG氧化法，在降低的压力下，将半导体衬底2的表面湿氧化，由此在半导体衬底2上形成膜厚度例如为大约3nm的氧化硅膜(未示出)。关于ISSG氧化法的处理条件，可以设置例如大约750℃到810℃的处理温度和例如大约20分钟的处理时间。在半导体衬底2上形成氧化硅膜的原因是用来恢复半导体衬底2遭受的损伤。接续，例如，通过采用氢氟酸溶液的湿蚀刻，移除氧化硅膜。
接续，在如图9描述的过程中，例如，通过采用TMAH(羟化四甲铵)的湿蚀刻，半导体衬底2的表面会被蚀刻大概3nm的厚度。然后，例如，通过CVD(化学气相沉积)方法，在半导体衬底2的表面上外延生长膜厚度例如为大约25nm的硅层。以这种方式，在半导体衬底2上形成硅外延层20。然后，通过ISSG氧化法，在降低的压力下，将硅层20的表面湿氧化，从而在硅外延层20上形成膜厚度例如为大约3nm的氧化硅膜66。关于ISSG氧化法的处理条件，可以设置例如大约750℃到810℃的处理温度和例如大约20秒的处理时间。然后，例如，通过LP(低压)CVD方法，在氧化硅膜66上形成膜厚度为例如大约50nm到90nm的氮化硅膜(SiN)67。关于LPCVD方法的处理条件，可以设置例如大约700℃的温度和例如大约150分钟的处理时间。
接续，如图10描述的过程，通过光刻法，在氮化硅膜67上形成光致抗蚀剂膜68。然后，采用光致抗蚀剂膜68作为掩模，执行各向异性的干法蚀刻，从而顺次蚀刻氮化硅膜67、氧化硅膜66、硅外延层20和半导体衬底2。以这种方式，在半导体衬底2中的各个晶体管形成区域之间形成元件隔离槽69。然后，例如，通过采用化学制剂的湿处理或者灰化处理，移除光致抗蚀剂膜68。
接续，如图11描述的过程，通过采用热氧化法，硅外延层20和半导体衬底2的表面被湿氧化，从而形成具有膜厚度为例如大约10nm的氧化硅膜，作为元件隔离槽69内壁的衬膜。关于形成元件隔离槽69内壁上氧化硅膜的处理条件，例如，可以设置大约650℃到750℃的处理温度和大约40分钟的处理时间。然后，例如，通过高浓度等离子体CVD方法，在半导体衬底2的整个表面上沉积具有膜厚度为例如大约500nm的氧化硅膜，从而氧化硅膜被嵌入在元件隔离槽69中。然后，例如，通过CMP(化学机械抛光)方法，移除氮化硅膜67上的氧化硅膜。通过所谓的STI(浅沟槽隔离)方法，将氧化硅膜嵌入到元件隔离槽69中，从而在半导体衬底2上形成元件隔离绝缘膜7。
接下来，在如图12所示的过程中，例如，通过采用热磷酸的湿蚀刻，移除氮化硅膜67。
接下来，在如图13A到图13C所示的过程中，例如，通过采用氢氟酸溶液的湿蚀刻，移除氧化硅膜66，并移除元件隔离绝缘膜7的顶部。以这种方式，使元件隔离绝缘膜7表面的高度几乎和硅外延层20表面的高度相同。图13A对应于沿图1单点划线C-C’的截面部分并且对应于沿图4单点划线D-D’的截面部分。图13B对应于沿图1单点划线A-A’的一部分截面。图13C对应于沿图1单点划线B-B’的一部分截面。
接下来，例如，通过热氧化法，在硅外延层20上形成具有膜厚度例如为大约2nm的栅绝缘膜71。栅绝缘膜71是例如氧化硅膜。关于形成栅绝缘膜71的处理条件，例如，可以设置大约810℃的处理温度和大约8秒的处理时间。然后，通过在NO环境中执行例如大约870℃的处理温度和大约13秒的处理时间的热处理，氮就可以被引入到栅绝缘膜71内。关于引入氮化物的方法，可以采用例如等离子氮化处理。然后，执行温度大约为1050℃和处理时间大约为3秒的热处理。栅绝缘膜71可以是高介电绝缘膜(高k膜)，例如，HfO2、HfSiO、HfAlON、Y2O3、ZrO、TiO、TaO等。
接下来，例如，通过LPCVD方法，在半导体衬底2的整个表面上沉积具有膜厚度为大约100nm的多晶硅膜。关于形成多晶硅膜的处理条件，可以设置例如大约600℃到610℃的处理温度。然后，通过光刻法和各向异性干法刻蚀，将多晶硅膜图案化。通过图案化多晶硅膜，在半导体衬底2内各个晶体管形成区域中形成栅电极11A、11B、12A、12B和13A到13D。
接下来，在图14A到图14C所示的过程中，通过光刻法，在半导体衬底2内的NMOS晶体管形成区被暴露(exposed)，并且形成用于覆盖其他区域的光致抗蚀剂膜(未示出)。然后，通过采用光致抗蚀剂膜和栅电极11A、11B、12A、12B作为掩模来植入离子。通过选择性地植入离子，在半导体衬底2内的NMOS晶体管形成区域形成N型延伸区35。例如，通过在以下条件下植入离子，在半导体衬底2内可以形成N型延伸区35。
-离子种类：砷离子，加速度能量：1.5keV，剂量：1.0×1015cm-2。
接下来，通过光刻法，在半导体衬底2内的PMOS晶体管形成区被暴露，并且形成用于覆盖其他区域的光致抗蚀剂膜(未示出)。然后，通过采用光致抗蚀剂膜和栅电极13A到13D作为掩模来植入离子。通过选择性地植入离子，在半导体衬底2内的PMOS晶体管形成区域形成P型延伸区44。例如，通过在以下条件下植入离子，在半导体衬底2内可以形成P型延伸区44。
-离子种类：硼离子，加速度能量：0.5keV，剂量：3.2×1014cm-2。
接下来，在如图15A到图15C所描述的过程中，例如，通过CVD方法，在半导体衬底2的整个表面上沉积膜厚度例如为大约80nm的氧化硅膜。关于形成氧化硅膜的处理条件，可以设置例如大约500℃到550℃的处理温度。然后，沉积在半导体衬底2整个表面上的氧化硅膜经受各向异性干法刻蚀，从而氧化硅膜被留在栅电极11A、11B、12A、12B和13A到13D的侧面(侧壁部分)上。以这种方式，在栅电极11A、11B、12A、12B和13A到13D的侧面形成侧壁72。
接下来，在如图16A到图16C所描述的过程中，利用光刻法，在半导体衬底2内的NMOS晶体管形成区被暴露，并且形成用于覆盖其他区域的光致抗蚀剂膜(未示出)。然后，通过采用光致抗蚀剂膜和栅电极11A、11B、12A、12B和侧壁72作为掩模来植入离子。以这种方式，在半导体衬底2内的NMOS晶体管形成区域形成N型源-漏区32，并且N型杂质被加入到栅电极11A、11B、12A和12B。例如，在以下条件下可以植入离子。
-离子种类：磷离子，加速度能量：8keV，剂量：1.2×1016cm-2。
接下来，利用光刻法，在半导体衬底2内的PMOS晶体管形成区被暴露，并且形成用于覆盖其他区域的光致抗蚀剂膜(未示出)。然后，通过采用光致抗蚀剂膜和栅电极13A到13D和侧壁72作为掩模来植入离子。以这种方式，在半导体衬底2内的PMOS晶体管形成区域形成P型源-漏区42，并且P型杂质被加入到栅电极13A到13D。例如，通过以下条件可以植入离子。
-离子种类：硼离子，加速度能量：4keV，剂量：6.0×1015cm-2。
接下来，在惰性气体氛围中，例如执行处理温度大约为1025℃和处理时间为0秒的短时热处理，由此在栅电极11A、11B、12A、12B和13A到13D内激活和扩散植入的杂质。大约为1025℃处理温度和0秒处理时间的短时热处理足够将杂质扩散到栅电极11A、11B、12A、12B、13A到13D与栅绝缘膜71的界面。
接下来，如图17A到图17C描述的过程，通过硅化(salicide)工艺，在栅电极11A、11B、12A、12B和13A到13D、N型源-漏区域32和P型源-漏区域42上形成金属硅化物膜73。金属硅化物膜73是例如钴硅化物膜。然后，例如，通过CVD方法，膜厚度例如为大约80nm的氮化硅膜被沉积在半导体衬底2的整个表面上。氮化硅膜用作蚀刻阻止膜。然后，例如，通过高浓度等离子体CVD方法，膜厚度例如为大约500nm的氧化硅膜被沉积在氮化硅膜上。以这种方式，在半导体衬底2上形成层间绝缘膜74，它是氮化硅膜和氧化硅膜的叠层膜。
接下来，例如，通过CMP方法，层间绝缘膜74的表面被抛光，由此使层间绝缘膜74平坦化。然后，通过光刻法和各向异性干法刻蚀，在层间绝缘膜74内形成接触孔。然后，VSS触点14、VDD触点15和存储触点16A、16B被嵌入和形成在形成于层间绝缘膜74内的接触孔中。然后，形成连接到VSS触点14、VDD触点15和存储触点16A、16B的布线75，并且然后执行所需的后端处理。以这种方式，制造出半导体器件1。
<安装示例>
图18是安装有半导体1和半导体器件201的印刷线路板81的平面图，其中半导体1具有硅外延层20，半导体器件201没有硅外延层20。图19是半导体器件201的平面图。图20是半导体器件201的截面图，并且示出沿图19的单点划线E-E’的截面。图21是半导体器件201的截面图，并且示出沿图19的单点划线F-F’的截面。在图19到图21中，在图示中将会省略半导体器件201的一部分组成元件。
如图19所述，半导体器件201具有半导体衬底202、有源区域203到206、元件隔离绝缘膜207、栅电极211A、211B、212A、212B和213A到213D。此外，半导体器件201具有VSS触点214、VDD触点215和存储触点216A到216F。在图19中，通过虚线来示出VSS触点214、VDD触点215和存储触点216A到216F。此外，如图20和图21所示，半导体器件201具有转移晶体管221A、221B、激励晶体管222A、222B和负载晶体管223A、223B。转移晶体管221A、221B和激励晶体管222A、222B是N沟道类型MOS晶体管。负载晶体管223A、223B是P沟道类型MOS晶体管。
半导体衬底202是例如硅衬底。半导体衬底202是“第二衬底”的示例。如图19所示，有源区域203到206形成在半导体衬底202内。此外，元件隔离绝缘膜207形成在半导体衬底202内。元件隔离绝缘膜207是“第二元件隔离绝缘膜”的示例。有源区域203到206由元件隔离绝缘膜207隔开。例如，通过在半导体衬底202内形成的凹槽内嵌入氧化膜，在半导体衬底202内形成元件隔离绝缘膜207。有源区域203和204在第三方向V延伸。有源区域203是“第三有源区域”的示例。有源区域204是“第四有源区域”的示例。第三方向V是半导体衬底202的平面方向，并且垂直于栅电极211A、211B、212A、212B的方向。换句话说，第三方向V是栅电极211A、211B、212A、212B的栅长度方向。
有源区域203包括具有第三宽度的第三区域203A和具有比第三宽度大的第四宽度的第四区域203B。第三宽度和第四宽度都是在半导体衬底202的平面方向上的长度。以横跨有源区域203的第三区域203A的方式，在半导体衬底202上形成栅电极211A、211B。以横跨有源区域203的第四区域203B的方式，在半导体衬底202上形成栅电极212A和212B。以横跨有源区域204的方式，在半导体衬底202上形成栅电极213A、213B。栅电极212A和栅电极213A彼此连接。也就是说，栅电极212A和栅电极213A一体形成。栅电极212B和栅电极213B彼此连接。也就是说，栅电极212B和栅电极213B一体形成。在半导体衬底202内形成有源区域203和204，其方式为使得有源区域203的第四区域203B和有源区域204平行于彼此延伸。
如图20所示，栅电极211A在形成转移晶体管221A的区域(转移晶体管形成区域)251A内的半导体衬底202上形成。栅电极211B在形成转移晶体管221B的区域(转移晶体管形成区域)251B内的半导体衬底202上形成。栅电极212A在形成激励晶体管222A的区域(激励晶体管形成区域)252A内的半导体衬底202上形成。栅电极212B在形成激励晶体管222B的区域(激励晶体管形成区域)252B内的半导体衬底202上形成。
如图19所示，在有源区域203的第三区域203A上形成转移晶体管221A的栅电极211A和转移晶体管221B的栅电极211B。在有源区域203的第四区域203B上形成激励晶体管222A的栅电极212A和激励晶体管222B的栅电极212B。激励晶体管222A、222B的电流驱动能力分别比转移晶体管221A、221B的电流驱动能力大。由于这个原因，激励晶体管222A的栅电极212A和激励晶体管222B的栅电极212B的沟道宽度分别比转移晶体管221A的栅电极211A和转移晶体管221B的栅电极211B的沟道宽度长。因此，有源区域203的第四区域203B的宽度比有源区域203的第三区域203A的宽度大。
如图21所示，栅电极213A在形成负载晶体管223A的区域(负载晶体管形成区域)253A内的半导体衬底202上形成。栅电极213B在形成负载晶体管223B的区域(负载晶体管形成区域)253B内的半导体衬底202上形成。转移晶体管221A、221B、激励晶体管222A、222B、和负载晶体管223A、223B整体用作SRAM内的一个存储单元。如图19所示，栅电极213C以横跨有源区域205的方式形成在半导体衬底202上。栅电极213D以横跨有源区域206的方式形成在半导体衬底202上。栅电极213C和213D形成在负载晶体管形成区域的半导体衬底202上。
如图20所示，有源区域203内形成有P型杂质层231和N型源-漏区232。P型杂质层231是用于控制阈值电压的扩散层。如图21所示，有源区域204内形成有N型杂质层241和P型源-漏区242。N型杂质层241是用于控制阈值电压的扩散层。
如图19所示，VSS触点214形成在栅电极212A和栅电极212B之间的有源区域203(203B)上。VSS触点214是把地电压(参考电压)加到有源区域203的N型源-漏区232的地触点。VSS触点214电连接到在半导体衬底202内形成的地线(未示出)。VDD触点215形成在栅电极213A和栅电极213B之间的有源区域204上。VDD触点215是把电源电压加到有源区域204的P型源-漏区242的电源触点。VDD触点215电连接到在半导体衬底202内形成的电源线(未示出)。
在栅电极211A和栅电极212A之间的有源区域203上形成有存储触点216A。在栅电极211B和栅电极212B之间的有源区域203上形成有存储触点216B。有源区域204和栅电极213C上形成有共同的存储触点216C。有源区域204和栅电极213D上形成有共同的存储触点216D。有源区域205和栅电极213A上形成有共同的存储触点216E。有源区域206和栅电极213B上形成有共同的存储触点216F。存储触点216A到216F是连接到存储节点(存储部)的触点。
如图18所示，印刷线路板81上具有半导体器件1和半导体器件201，其中半导体器件1具有硅外延层20，半导体器件201没有硅外延层20。半导体器件1和半导体器件201具有相同的功能。和半导体器件1相比，半导体器件201没有硅外延层20、P型高浓度杂质层31和N型高浓度杂质层41，但是具有P型杂质层231和N型杂质层241。此外，和半导体器件1相比，在半导体器件201内的有源区域203的第四区域203B没有凹进部8，并且在半导体器件201内的有源区域204没有凹进部9。半导体器件1是“第一半导体器件”的示例。半导体器件201是“第二半导体器件”的示例。安装有半导体器件1和半导体器件201的印刷线路板81是“半导体器件”的示例。

Claims (6)

1.一种半导体器件，包括：
衬底；
在所述衬底内形成的第一有源区域，所述第一有源区域包括具有第一宽度的第一区域和具有比所述第一宽度大的第二宽度的第二区域，且所述第一有源区域沿第一方向延伸；
在所述衬底内形成的第二有源区域，平行于所述第一有源区域的第二区域延伸；以及
在所述衬底内形成的元件隔离绝缘膜，分别隔开所述第一有源区域和所述第二有源区域，
其中所述第一有源区域的第二区域或所述第二有源区域包括在平面视图内沿垂直于所述第一方向的第二方向凹进的凹进部。
2.根据权利要求1所述的半导体器件，还包括：
在所述第二有源区域和所述第一有源区域的第二区域上形成的多个栅电极，
其中所述第一有源区域的第二区域或者所述第二有源区域在所述多个栅电极之间包括所述凹进部。
3.根据权利要求2所述的半导体器件，其中所述多个栅电极包括多个激励晶体管的栅电极和多个负载晶体管的栅电极，以及
在所述多个激励晶体管的栅电极之间，所述第一有源区域的第二区域包括所述凹进部，或者在所述多个负载晶体管的栅电极之间，所述第二有源区域包括所述凹进部。
4.根据权利要求1所述的半导体器件，还包括：
地触点，形成在所述第一有源区域的第二区域上；以及
电源触点，形成在所述第二有源区域上。
5.根据权利要求1至4中任何一项所述的半导体器件，还包括：
外延层，形成在所述第一有源区域和所述第二有源区域的衬底上。
6.一种半导体器件，包括：
第一半导体器件，包括：第一衬底；在所述第一衬底内形成的第一有源区域，所述第一有源区域包括具有第一宽度的第一区域和具有比所述第一宽度大的第二宽度的第二区域，且所述第一有源区域沿第一方向延伸；在所述第一衬底内形成的第二有源区域，平行于所述第一有源区域的第二区域延伸；在所述第一个衬底内形成的第一元件隔离绝缘膜，分别隔开所述第一有源区域和所述第二有源区域；以及在所述第一有源区域和所述第二有源区域内形成的外延层，以及
第二半导体器件，包括：第二衬底；在所述第二衬底内形成的第三有源区域，所述第三有源区域包括具有第三宽度的第三区域和具有比所述第三宽度大的第四宽度的第四区域，且所述第三有源区域沿第三方向延伸；在所述第二衬底内形成的第四有源区域，平行于所述第三有源区域的第三区域延伸；以及在所述第二衬底内形成的第二元件隔离绝缘膜，分别隔开所述第三有源区域和所述第四有源区域，
其中所述第一有源区域的第二区域或所述第二有源区域包括在平面视图内沿垂直于所述第一方向的第二方向凹进的凹进部。
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