KR20210091465A - 페이지 버퍼를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 소자 분리막에 의해 정의된 제1 기판의 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 비트 라인을 통해서 메모리 셀 어레이에 연결된 하나 또는 둘 이상의 트랜지스터; 상기 트랜지스터를 덮는 절연막을 관통하여 상기 접합 영역들에 각각 연결된 복수의 컨택들;을 포함할 수 있다. 상기 컨택들 중에서 소거 동작시 소거 전압이 로딩되는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 소거 전압이 로딩되지 않는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치된다.

Description

페이지 버퍼를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PAGE BUFFER}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 페이지 버퍼를 구비하는 반도체 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실될 수 있다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서, 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용되고 있다.
비휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 복수의 페이지 버퍼 들을 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행할 수 있다.
반도체 제조 기술이 발전되면서 비휘발성 메모리 장치의 고집적화 및 대용량화가 지속적으로 진행되고 있다. 비휘발성 메모리 장치의 고집적화는 비휘발성 메모리 장치의 생산 비용을 감소시키는 장점을 갖는다. 그러나, 고집적화로 인하여 스케일이 감소하고 구조가 변화하면서 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 문제들 중 하나는 구조 변화로 인해 비휘발성 메모리 장치의 신뢰성이 감소하는 것이다. 따라서, 고집적화에 따른 신뢰성 감소를 방지하기 위한 새로운 기술에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 실시예들은 향상된 신뢰성을 갖는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소자 분리막에 의해 정의된 제1 기판의 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 비트 라인을 통해서 메모리 셀 어레이에 연결된 하나 또는 둘 이상의 트랜지스터; 상기 트랜지스터를 덮는 절연막을 관통하여 상기 접합 영역들에 각각 연결된 복수의 컨택들;을 포함할 수 있다. 상기 컨택들 중에서 소거 동작시 소거 전압이 로딩되는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 소거 전압이 로딩되지 않는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소자분리막에 의해 정의된 제1 기판의 활성 영역; 상기 제1 기판 상에서 상기 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 이븐 비트 라인을 통해서 메모리 셀 어레이에 연결된 제1 트랜지스터; 상기 제1 기판 상에서 상기 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 오드 비트 라인을 통해서 상기 메모리 셀 어레이에 연결된 제2 트랜지스터; 상기 제1,제2 트랜지스터를 덮는 절연막을 관통하여 상기 제1,제2 트랜지스터의 접합 영역들에 각각 연결된 복수의 컨택들;을 포함할 수 있다. 상기 컨택들 중에서 소거 동작시 소거 전압이 로딩되는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 소거 전압이 로딩되지 않는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 에지부에 배치될 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼에 연결되는 배선의 배치에 사용되는 배선층의 개수가 적은 경우에도 메모리 셀 어레이에 소거 전압을 전달하는 트랜지스터의 드레인-소스 항복 전압(BVDSS)을 높게 유지할 수 있다. 따라서, BVDSS가 확보되지 않아 높은 소거 전압을 사용하지 못하는 경우에 발생할 수 있는 소거 폐일 현상을 억제하여 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼에 연결되는 배선의 배치에 사용되는 배선층의 개수를 줄일 수 있으므로 배선 형성에 필요한 제조 단계들을 감소시켜 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 도 1의 페이지 버퍼의 회로도이다.
도 4a 및 도 4b는 컨택 위치 변화에 따른 페이지 버퍼 고전압 트랜지스터의 드레인-소스 항복 전압(BVDSS) 변화를 나타내는 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다.
도 6는 도 5의 A-A'라인에 따른 단면도이다.
도 7은 도 5의 B-B'라인에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI Circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 도시하지 않았지만, 메모리 블록들(BLK) 각각은 복수의 메모리 셀들(memory cells)을 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는, 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 로우 라인들(RL)을 통해서 로우 디코더(121)에 연결될 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 로우 디코더(121)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)는 로직 회로(120)를 구성할 수 있다. 로직 회로(120)는 메모리 셀 어레이(110)의 하부에 배치될 수 있다. 이러한 구조는 PUC(Peri Uner Cell)로 정의될 수 있다. 메모리 셀 어레이(110)와 로직 회로(120)는 서로 다른 웨이퍼 상에 제작된 후에, 본딩되어 하나로 결합될 수 있다. 이러한 구조는 POC(Peri Over Cell)로 정의될 수 있다. 본 발명에 따른 반도체 메모리 장치(100)는 PUC 또는 POC 구조에 적용될 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 각각 대응하는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 비트 라인들(BL)과 수직한 방향으로 배치될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 기판 면에 수직 방향으로 적층되어 3차원 구조를 형성할 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PG)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 한 개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에는 두 개 이상의 드레인 선택 트랜지스터들 또는 두 개 이상의 소스 선택 트랜지스터들이 제공될 수도 있다.
도 3은 도 1의 페이지 버퍼의 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB)는 비트 라인 선택 트랜지스터(HVN1), 비트 라인 바이어스 트랜지스터(HVN2) 및 래치(LC)를 포함할 수 있다.
비트 라인 선택 트랜지스터(HVN1)는 비트 라인(BL)과 센싱 노드(SO) 사이에 연결되며, 비트 라인 선택 신호(BLSEL)에 응답하여 비트 라인(BL)과 센싱 노드(SO)를 연결할 수 있다. 비트 라인 선택 신호(BLSEL)가 활성화되면 비트 라인 선택 트랜지스터(HVN1)는 비트 라인(BL)과 센싱 노드(SO)를 연결할 수 있다. 비트 라인 선택 신호(BLSEL)가 비활성화되면 비트 라인 선택 트랜지스터(HVN1)는 비트 라인(BL)과 센싱 노드(SO)를 분리할 수 있다.
래치(2)는 저장된 데이터에 기반하여 센싱 라인(SO)에 전압을 인가할 수 있다. 센싱 라인(SO)에 인가되는 전압은 비트 라인 선택 트랜지스터(HVN1)를 통해서 비트 라인(BL)으로 전달될 수 있다. 래치(LC)는 센싱 라인(SO)의 전압에 기반하여 래치를 수행할 수 있다. 비트 라인 선택 트랜지스터(HVN1)를 통해서 비트 라인(BL)으로부터 센싱 라인(SO)에 전달되는 전압에 기반하여 래치가 수행될 수 있다.
비트 라인 바이어스 트랜지스터(HVN2)는 바이어스 전압(Vbias)과 비트 라인(BL) 사이에 연결되며, 비트 라인 바이어스 신호(BL_BIAS)에 응답하여 비트 라인(BL)과 바이어스 전압(Vbias)을 연결할 수 있다. 테스트 동작시 스트레스 전압이 바이어스 전압(Vbias)으로 제공될 수 있다. 소거 동작시 소거 전압이 바이어스 전압(Vbias)으로 제공될 수 있다. 소거 전압은 스트레스 전압보다 큰 값을 갖는다.
테스트 동작시 비트 라인 바이어스 신호(BL_BIAS)가 활성화되면 비트 라인 바이어스 트랜지스터(HVN2)는 바이어스 전압(Vbias)과 비트 라인(BL)을 연결할 수 있고, 이에 따라 바이어스 전압(Vbias)으로 제공된 스트레스 전압이 비트 라인(BL)에 전달될 수 있다.
소거 동작시 비트 라인 바이어스 신호(BL_BIAS)가 활성화되면, 비트 라인 바이어스 트랜지스터(HVN2)는 바이어스 전압(Vbias)과 비트 라인(BL)을 연결할 수 있고, 이에 따라 바이어스 전압(Vbias)으로 제공된 소거 전압이 비트 라인(BL)에 전달될 수 있다.
비트 라인 바이어스 신호(BL_BIAS)가 비활성화되면 비트 라인 바이어스 트랜지스터(HVN2)는 바이어스 전압(Vbias)과 비트 라인(BL)을 분리할 수 있다.
소거 동작시 비트 라인 선택 신호(BLSEL)는 비활성화되고 비트 라인 바이어스 신호(BL_BIAS)는 활성화될 수 있다. 비트 라인 바이어스 신호(BL_BIAS)가 활성화되면 비트 라인 바이어스 트랜지스터(HVN2)가 턴온되어 비트 라인 바이어스 트랜지스터(HVN2) 및 비트 라인 선택 트랜지스터(HVN1)에 높은 레벨의 소거 전압이 인가될 수 있다. 높은 레벨의 소거 전압에 견딜 수 있도록, 비트 라인 바이어스 트랜지스터(HVN2) 및 비트 라인 선택 트랜지스터(HVN1)는 고전압 트랜지스터로 구성될 수 있다. 소거 동작시 비트 라인 선택 신호(BLSEL)가 비활성화되면 비트 라인 선택 트랜지스터(HVN1)가 턴오프되어 소거 전압이 래치(LC)에 전달되지 않을 것이다. 래치(LC)는 저전압 트랜지스터들로 구성될 수 있다.
반도체 메모리 장치가 고집적화됨에 따라서 요구되는 소거 전압의 레벨이 점차 높아지고 있다. 높은 소거 전압에 견딜 수 있도록 페이지 버퍼를 구성하는 고전압 트랜지스터는 높은 드레인-소스 항복 전압(Breakdown Voltage Drain-Source Substrate, BVDSS)을 가져야 할 것이다. 페이지 버퍼를 구성하는 고전압 트랜지스터의 BVDSS가 저하되면 낮은 레벨의 소거 전압을 사용할 수 밖에 없고, 이러한 경우 소거가 제대로 이루어지지 않아 반도체 메모리 장치의 신뢰성이 크게 저하될 것이다.
도 4a 및 도 4b는 컨택 위치 변화에 따른 페이지 버퍼 고전압 트랜지스터의 BVDSS 변화를 나타내 도면들이다.
도 4a를 참조하면, 소자분리막(10A)에 의해 정의된 기판(10)의 활성 영역(ACT)에 페이지 버퍼 고전압 트랜지스터의 접합 영역(JC)이 마련되어 있고, 접합 영역(JC) 상에 컨택(CNT)이 연결되어 있다.
컨택(CNT)을 활성 영역(ACT)의 중앙부로부터 화살표(P)를 따라서 활성 영역(ACT)의 가장자리를 향해 이동시키면서 BVDSS를 측정한 결과가 도 4b의 그래프에 나타나 있다. 컨택(CNT)이 활성 영역(ACT)의 중앙부에 위치하는 경우에 BVDSS가 약 25.5V의 값으로 측정되었으며, 컨택(CNT)이 활성 영역(ACT)의 가장자리를 향해 이동함에 따라서 BVDSS이 점차 감소되어 컨택(CNT)이 활성 영역(ACT)의 가장자리에 도달하게 되면 BVDSS가 약 24.5V로 저하됨을 확인할 수 있다.
한편, 시장 요인의 결과로서 구매자들은 반도체 메모리 장치의 가격에 매우 민감하다. 제조 공정에 있어서 제조 단계들의 수를 줄이는 것은 제조 시간 및 제조 비용을 줄이는데 있어서 매우 중요한 요인이다. 그리고, 제조 단계들을 줄이어 공정을 단순화함으로써 제조 공정 동안에 생성되는 불량을 줄일 수 있다. 제조 단계를 줄이기 위한 일환으로, 페이지 버퍼에 연결되는 배선들의 배치에 사용되는 배선층의 개수를 줄이려는 시도가 이루어지고 있다.
도 4a 및 도 4b를 참조로 하여 설명된 실험 결과에 따르면, 페이지 버퍼 고전압 트랜지스터의 BVDSS를 높게 유지하기 위해서는 페이지 버퍼 고전압 트랜지스터에 연결되는 컨택(CNT)을 활성 영역(ACT)의 중앙부에 위치시켜야 할 것이다. 그러나, 적은 수의 배선층을 사용하는 경우 배선의 위치 제약이 커지게 되어 컨택들(CNT) 모두를 활성 영역의 중앙부에 배치하는 것이 어려워질 수 있고, 이로 인해 페이지 버퍼 고전압 트랜지스터의 BVDSS가 저하되는 문제가 발생할 수 있다.
본 실시예들은 페이지 버퍼에 연결되는 배선의 배치에 사용되는 배선층의 개수를 줄이면서 페이지 버퍼 고전압 트랜지스터의 BVDSS를 높게 유지할 수 있는 방안을 제시할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 평면도이고, 도 6은 도 5의 A-A' 라인에 따른 단면도이고, 도 7은 도 5의 B-B' 라인에 따른 단면도이다.
도 5 내지 도 7를 참조하면, 소자분리막(10A)에 의해 정의된 기판(10)의 활성 영역(ACT) 상에 활성 영역(ACT)을 제1 방향(FD)으로 가로지르는 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)이 마련되어 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다.
제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이의 활성 영역(ACT)에 제1 접합 영역(JC1)이 마련되고, 제1 접합 영역(JC1)과 제1 게이트 전극(G1)을 사이에 두고 이웃하는 활성 영역(ACT)에 제2 접합 영역(JC2)이 마련되고, 제1 접합 영역(JC1)과 제2 게이트 전극(G2)을 사이에 두고 이웃하는 활성 영역(ACT)에 제3 접합 영역(JC3)이 마련되어 있다. 제1 접합 영역(JC1), 제2 접합 영역(JC2) 및 제3 접합 영역(JC3)은 제2 방향(SD)을 따라서 일렬로 배열될 수 있다.
제1 게이트 전극(G1), 제1 접합 영역(JC1) 및 제2 접합 영역(JC2)은 비트 라인 선택 트랜지스터(HVN1)를 구성할 수 있다. 제2 게이트 전극(G2), 제1 접합 영역(JC1) 및 제3 접합 영역(JC3)은 비트 라인 바이어스 트랜지스터(HVN2)를 구성할 수 있다. 비트 라인 선택 트랜지스터(HVN1)와 비트 라인 바이어스 트랜지스터(HVN2)는 제1 접합 영역(JC1)을 공유할 수 있다. 제1 방향(FD)은 비트 라인 선택 트랜지스터(HVN1)와 비트 라인 바이어스 트랜지스터(HVN2)의 채널 폭 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인 선택 트랜지스터(HVN1)와 비트 라인 바이어스 트랜지스터(HVN2)의 채널 길이 방향에 해당할 수 있다.
비록, 본 실시예에서는 비트 라인 선택 트랜지스터(HVN1)와 비트 라인 바이어스 트랜지스터(HVN2)가 하나의 활성 영역에 배치되고 제1 접합 영역(JC1)을 공유하는 경우를 나타내나, 이에 한정되는 것은 아니다. 비트 라인 선택 트랜지스터(HVN1)와 비트 라인 바이어스 트랜지스터(HVN2)는 별도의 활성 영역에 배치될 수 있으며, 이러한 경우 접합 영역을 공유하지 않는다.
기판(10) 상에 절연막(30)이 마련되어 비트 라인 선택 트랜지스터(HVN1)와 비트 라인 바이어스 트랜지스터(HVN2)를 덮을 수 있다. 제1 접합 영역(JC1) 상에 절연막(30)을 관통하는 제1 컨택(CNT1)이 마련되어 제1 접합 영역(JC1)에 연결될 수 있다. 제2 접합 영역(JC2) 상에 절연막(30)을 관통하는 제2 컨택(CNT2)이 마련되어 제2 접합 영역(JC2)에 연결될 수 있다. 제3 접합 영역(JC3) 상에 절연막(30)을 관통하는 제3 컨택(CNT3)이 마련되어 제3 접합 영역(JC3)에 연결될 수 있다.
절연막(30) 상에 복수의 배선들(21-23)이 마련되어 제1 내지 제3 컨택(CNT1-CNT3)에 각각 연결될 수 있다. 제1 컨택(CNT1)은 배선(21)을 통해서 비트 라인(BL)에 연결될 수 있다. 제2 컨택(CNT2)은 배선(22)을 통해서 래치(LC)에 연결될 수 있다. 제3 컨택(CNT3)은 배선(23)을 통해서 소거 전압(Verase)에 연결될 수 있다. 배선들(21-23)은 접합 영역들(JC1-JC3)의 배열 방향인 제2 방향(SD)으로 라우팅될 수 있다.
앞서, 도 3을 참조로 하여 설명한 바와 같이 소거 동작시 비트 라인 바이어스 트랜지스터(HVN2)가 턴온되고, 비트 라인 선택 트랜지스터(HVN1)는 턴오프된다. 따라서, 소거 동작시 제1 접합 영역(JC1) 및 제3 접합 영역(JC3)에 소거 전압(Verase)이 로딩되는 반면에, 제2 접합 영역(JC2)에는 소거 전압(Verase)이 로딩되지 않을 것이다. 소거 동작시 소거 전압(Verase)이 로딩되는 제1 접합 영역(JC1) 및 제3 접합 영역(JC3)은 고전압 노드로 정의될 수 있고, 소거 전압(Verase)이 로딩되지 않는 제2 접합 영역(JC2)은 저전압 노드로 정의될 수 있다.
소거 동작시 비트 라인 바이어스 트랜지스터(HVN2)가 턴온되어 비트 라인 바이어스 트랜지스터(HVN2)를 통해서 비트 라인(BL)에 소거 전압(Verase)이 전달되므로, 비트 라인 바이어스 트랜지스터(HVN2)의 BVDSS가 높게 유지되어야만 높은 레벨의 소거 전압(Verase)의 사용이 가능할 것이다. 반면에, 소거 동작시 비트 라인 선택 트랜지스터(HVN1)는 턴오프되므로 비트 라인 선택 트랜지스터(HVN1)의 BVDSS가 높게 유지되지 않아도 높은 레벨의 소거 전압(Verase)의 사용이 가능할 것이다.
비트 라인 바이어스 트랜지스터(HVN2)의 제1,제3 접합 영역(JC1,JC3)에 연결되는 제1, 제3 컨택(CNT1,CNT3)은 활성 영역(ACT)의 제1 방향(FD) 중심부에 배치될 수 있다. 제2 접합 영역(JC2)에 연결되는 제2 컨택(CNT2)은 활성 영역(ACT)의 제1 방향(FD) 에지부에 배치될 수 있다.
이와 같은 컨택들(CNT1-CNT3)의 배치는 컨택들(CNT1-CNT3)에 연결되는 배선들(21-23)이 활성 영역(ACT)의 중심부에 집중되는 것을 줄여줄 수 있고, 이에 따라 적은 수의 배선층을 사용하여 배선들(21-23)의 배치를 가능하게 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 8을 참조하면, 활성 영역(ACT)이 마련된 기판 상에 활성 영역(ACT)를 제1 방향(FD)으로 가로지르는 제1 내지 제4 게이트 전극(G1e,G2e,G1o,G2o)이 마련되어 있다. 제1 내지 제4 게이트 전극(G1e,G2e,G1o,G2o)은 제1 방향(FD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다.
제1 게이트 전극(G1e)과 제2 게이트 전극(G2e) 사이의 활성 영역(ACT)에 제1 접합 영역(JC1)이 마련되고, 제1 접합 영역(JC1)과 제1 게이트 전극(G1e)을 사이에 두고 이웃하는 활성 영역(ACT)에 제2 접합 영역(JC2)이 마련되어 있다. 제3 게이트 전극(G1o)과 제4 게이트 전극(G2o) 사이의 활성 영역(ACT)에 제3 접합 영역(JC3)이 마련되고, 제3 접합 영역(JC3)과 제3 게이트 전극(G1o)을 사이에 두고 이웃하는 활성 영역(ACT)에 제4 접합 영역(JC4)이 마련되어 있다. 그리고, 제2 게이트 전극(G2e)과 제4 게이트 전극(G2o) 사이의 활성 영역(ACT)에 제5 접합 영역(JC5)이 마련되어 있다. 제1 내지 제5 접합 영역(JC1-JC3)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
제1 게이트 전극(G1e), 제1 접합 영역(JC1) 및 제2 접합 영역(JC2)은 이븐 비트 라인 선택 트랜지스터(HVN1e)를 구성할 수 있고, 제2 게이트 전극(G2e), 제1 접합 영역(JC1) 및 제5 접합 영역(JC5)은 이븐 비트 라인 바이어스 트랜지스터(HVN2e)를 구성할 수 있다. 이븐 비트 라인 선택 트랜지스터(HVN1e)와 이븐 비트 라인 바이어스 트랜지스터(HVN2e)는 제1 접합 영역(JC1)을 공유할 수 있다.
제3 게이트 전극(G1o), 제3 접합 영역(JC3) 및 제4 접합 영역(JC4)은 오드 비트 라인 선택 트랜지스터(HVN1o)를 구성할 수 있고, 제4 게이트 전극(G2o), 제3 접합 영역(JC3) 및 제5 접합 영역(JC5)은 오드 비트 라인 바이어스 트랜지스터(HVN2o)를 구성할 수 있다. 오드 비트 라인 선택 트랜지스터(HVN1o)와 오드 비트 라인 바이어스 트랜지스터(HVN2o)는 제3 접합 영역(JC3)을 공유할 수 있다. 이븐 비트 라인 바이어스 트랜지스터(HVN2e)와 오드 비트 라인 바이어스 트랜지스터(HVN2o)는 제5 접합 영역(JC5)을 공유할 수 있다.
비록, 본 실시예에서는 이븐 비트 라인 선택 트랜지스터(HVN1e), 이븐 비트 라인 바이어스 트랜지스터(HVN2e), 오드 비트 라인 선택 트랜지스터(HVN1o) 및 오드 비트 라인 바이어스 트랜지스터(HVN2o)가 하나의 활성 영역에 배치되고, 이웃하는 것끼리 접합 영역을 공유하는 경우를 나타내나 이에 한정되는 것은 아니다.
기판(10) 상에 절연막(미도시)이 마련되어 트랜지스터들(HVN1e,HVN2e, HVN1o,HVN2o)을 덮을 수 있다. 제1 접합 영역(JC1) 상에 절연막을 관통하는 제1 컨택(CNT1)이 마련되어 제1 접합 영역(JC1)에 연결될 수 있다. 제2 접합 영역(JC2) 상에 절연막을 관통하는 제2 컨택(CNT2)이 마련되어 제2 접합 영역(JC2)에 연결될 수 있다. 제3 접합 영역(JC3) 상에 절연막을 관통하는 제3 컨택(CNT3)이 마련되어 제3 접합 영역(JC3)에 연결될 수 있다. 제4 접합 영역(JC4) 상에 절연막을 관통하는 제4 컨택(CNT4)이 마련되어 제4 접합 영역(JC4)에 연결될 수 있다. 제5 접합 영역(JC5) 상에 절연막을 관통하는 제5 컨택(CNT5)이 마련되어 제5 접합 영역(JC5)에 연결될 수 있다
절연막 상에 배선들(21-25)이 마련되어 제1 내지 제5 컨택(CNT1-CNT5)에 각각 연결될 수 있다. 제1 컨택(CNT1)은 배선(21)을 통해서 이븐 비트 라인(BLe)에 연결될 수 있다. 제2 컨택(CNT2)은 배선(22)을 통해서 이븐 래치(LCe)에 연결될 수 있다. 제3 컨택(CNT3)은 배선(23)을 통해서 오드 비트 라인(BLo)에 연결될 수 있다. 제4 컨택(CNT4)은 배선(24)을 통해서 오드 래치(LCo)에 연결될 수 있다. 제5 컨택(CNT5)은 배선(25)을 통해서 소거 전압(Verase)에 연결될 수 있다. 배선들(21-25)은 접합 영역들(JC1-JC5)의 배열 방향인 제2 방향(SD)으로 라우팅될 수 있다.
소거 동작시 이븐 비트 라인 바이어스 트랜지스터(HVN2e) 및 오드 비트 라인 바이어스 트랜지스터(HVN2o)가 턴온되고, 이븐 비트 라인 선택 트랜지스터(HVN1e) 및 오드 비트 라인 선택 트랜지스터(HVN1o)는 턴오프될 수 있다. 따라서, 소거 동작시 제1 접합 영역(JC1), 제3 접합 영역(JC3) 및 제 5 접합 영역(JC5)에 소거 전압(Verase)이 로딩되는 반면에, 제2 접합 영역(JC2) 및 제4 접합 영역(JC4)에는 소거 전압(Verase)이 로딩되지 않을 것이다. 소거 동작시 소거 전압(Verase)이 로딩되는 제1 접합 영역(JC1), 제3 접합 영역(JC3) 및 제 5 접합 영역(JC5)은 고전압 노드로 정의될 수 있고, 소거 전압(Verase)이 로딩되지 않는 제2 접합 영역(JC2) 및 제4 접합 영역(JC4)은 저전압 노드로 정의될 수 있다.
소거 동작시 이븐 비트 라인 바이어스 트랜지스터(HVN2e)가 턴온되어 이븐 비트 라인 바이어스 트랜지스터(HVN2e)를 통해서 이븐 비트 라인(BLe)에 소거 전압(Verase)이 전달되고, 오드 비트 라인 바이어스 트랜지스터(HVN2o)가 턴온되어 오드 비트 라인 바이어스 트랜지스터(HVN2o)를 통해서 오드 비트 라인(BLo)에 소거 전압(Verase)이 전달되므로, 이븐 비트 라인 바이어스 트랜지스터(HVN2e) 및 오드 비트 라인 바이어스 트랜지스터(HVN2o)의 BVDSS가 높게 유지되어야만 높은 레벨의 소거 전압(Verase)의 사용이 가능할 것이다.
반면에, 소거 동작시 이븐 비트 라인 선택 트랜지스터(HVN1e) 및 오드 비트 라인 선택 트랜지스터(HVN1o)는 턴오프되므로 이븐 비트 라인 선택 트랜지스터(HVN1e) 및 오드 비트 라인 선택 트랜지스터(HVN1o)의 BVDSS가 높게 유지되지 않아도 높은 레벨의 소거 전압(Verase)의 사용이 가능할 것이다.
이븐 비트 라인 바이어스 트랜지스터(HVN2e) 및 오드 비트 라인 바이어스 트랜지스터(HVN2o)을 구성하는 제1,제3,제5 접합 영역(JC1,JC3,JC5)에 연결되는 제1,제3,제5 컨택(CNT1,CNT3,CNT5)은 활성 영역(ACT)의 제1 방향(FD) 중심부에 배치될 수 있다. 제2,제4 접합 영역(JC2,JC4)에 연결되는 제2,제4 컨택(CNT2,CNT4)은 활성 영역(ACT)의 제1 방향(FD) 에지부에 배치될 수 있다.
제2 접합 영역(JC2)에 연결된 제2 컨택(CNT2)과 제4 접합 영역(JC4)에 연결된 제4 컨택(CNT4)은 제2 방향(SD)으로 신장되며 활성 영역(ACT)의 중심을 지나는 축(C)을 기준으로 서로 반대측에 배치될 수 있다.
이와 같은 컨택들(CNT1-CNT5)의 배치는 컨택들(CNT1-CNT2)에 연결되는 배선들(21-25)이 활성 영역(ACT)의 중심부에 집중되는 것을 줄여줄 수 있고, 이에 따라 적은 수의 배선층을 이용하여 배선들(21-25)의 배치를 가능하게 할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도이다.
도 9를 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(LS)가 메모리 구조체(CS) 하부에 배치될 수 있다.
로직 구조체(LS)는 제1 기판(10) 상에 배치될 수 있고, 메모리 구조체(CS)는 제2 기판(11) 상에 배치될 수 있다. 제1 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제2 기판(11)은 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 제1 기판(10)과 달리, 제2 기판(11)은 로직 구조체(LS)의 절연막(32) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
로직 구조체(LS)는 로직 회로(LOGIC)를 포함할 수 있다. 로직 회로(LOGIC)는 도 1을 참조로 하여 설명한 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)를 포함할 수 있다. 도 9는 메모리 구조체(CS)에 마련된 비트 라인들(BL)이 로직 구조체(LS)에 마련된 페이지 버퍼에 접속된 경우를 나타낸 것으로, 도 9에 도시된 트랜지스터(HVN)는 5 내지 도 8을 참조로 하여 설명된 비트 라인 선택 트랜지스터 또는 비트 라인 바이어스 트랜지스터일 수 있다. 도면부호 JC는 트랜지스터(HVN)의 접합 영역을 나타낸다.
제1 기판(10) 상에 절연막(30)이 마련되어 로직 회로(LOGIC)를 덮을 수 있다. 절연막(30)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다. 절연막(30) 상에 배선들(20)이 배치될 수 있다. 배선(20) 하부에 절연막(30)을 관통하는 컨택(CNT11)이 마련되어 배선(20)과 트랜지스터(HVN)의 접합 영역(JC)을 연결할 수 있다. 절연막(30) 상에 절연막(32)이 마련되어 배선(20)을 덮을 수 있다. 절연막(32) 내부에 배선(26)이 마련될 수 있다. 배선(26) 하부에 컨택(CNT12)이 마련되어 배선(26)과 배선(20)을 연결할 수 있다.
메모리 구조체(CS)는 제2 기판(11) 상에 교대로 적층된 복수의 전극막들(40) 및 복수의 층간절연막들(42)과, 교대로 적층된 전극막들(40) 및 층간절연막들(42)을 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다.
전극막들(40) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(40)은 워드 라인들을 구성할 수 있다. 전극막들(40)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(40)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(42)은 실리콘 산화물을 포함할 수 있다.
수직 채널들(CH) 각각은 채널층(50) 및 게이트절연층(52)을 포함할 수 있다. 채널층(50)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층(52)은 채널층(50)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(52)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(40)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들 및 드레인 선택 트랜지스터들이 구성될 수 있다.
교대로 적층된 전극막들(40) 및 층간절연막들(42) 상에 비트 라인들(BL)이 마련될 수 있다. 비트 라인들(BL) 하부에 비트 라인 컨택들(BLC)이 마련되어 수직 채널들(CH)과 비트 라인들(BL) 간을 연결할 수 있다.
비트 라인들(BL) 상부에 배선(27)이 배치될 수 있다. 배선(27) 하부에 컨택(CNT13)이 마련되어 배선(27)과 비트 라인(BL) 간을 연결할 수 있다. 배선(27)은 컨택(CNT14)을 통해서 로직 구조체(LS)의 배선(26)에 연결될 수 있다. 이로써, 비트 라인들(BL)과 로직 구조체(LS)의 페이지 버퍼 회로 사이를 연결하는 전기적 경로가 구성될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 반도체 메모리 장치는 POC(Peri Over Cell) 구조를 가질 수 있다. 로직 회로(LOGIC)를 포함하는 회로 칩(PC)이 메모리 셀 어레이를 포함하는 메모리 칩(MC) 상부에 배치될 수 있다.
메모리 칩(MC)과 회로 칩(PC)는 서로 다른 기판 상에서 제작된 후에 서로 본딩되어 하나로 결합될 수 있다. 회로 칩(PC)은 제1 기판(10) 상에 제작될 수 있다. 메모리 칩(MC)은 제2 기판(11) 상에 제작될 수 있다. 제1 기판(10) 및 제2 기판(11)은 서로 동일한 물질로 구성될 수 있다. 제1 기판(10) 및 제2 기판(11)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
회로 칩(PC)의 일면에 제1 패드(PAD1)가 마련될 수 있다. 제1 패드(PAD1)는 컨택들(CNT14,CNT12,CNT11) 및 배선들(26,20)을 통해서 로직 회로(LOGIC)를 구성하는 트랜지스터(HVN)의 접합 영역(JC)에 연결될 수 있다. 도 10은 메모리 구조체(CS)에 마련된 비트 라인(BL)이 로직 구조체(LS)에 마련된 페이지 버퍼에 접속된 경우를 나타낸 것으로, 도 10에 도시된 트랜지스터(HVN)는 5 내지 도 8을 참조로 하여 설명된 비트 라인 선택 트랜지스터 또는 비트 라인 바이어스 트랜지스터일 수 있다.
메모리 칩(MC)의 일면에 제2 패드(PAD2)가 마련될 수 있다. 제2 패드(PAD2)는 컨택(CNT15)을 통해서 비트 라인(BL)에 연결될 수 있다.
회로 칩(PC)의 제1 패드(PAD1)과 메모리 칩(MC)의 제2 패드(PAD2)가 서로 연결되도록 회로 칩(PC)의 일면과 메모리 칩(MC)의 일면이 본딩될 수 있다. 이에 따라, 메모리 칩(MC)의 메모리 셀 어레이와 회로 칩(PC)의 로직 회로(LOGIC) 사이를 연결하는 전기적인 경로가 구성될 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼에 연결되는 배선의 배치에 사용되는 배선층의 개수가 적은 경우에도 메모리 셀 어레이에 소거 전압을 전달하는 트랜지스터의 드레인-소스 항복 전압(BVDSS)을 높게 유지할 수 있다. 따라서, BVDSS가 확보되지 않아 높은 소거 전압을 사용하지 못하는 경우에 발생할 수 있는 소거 폐일 현상을 억제하여 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다. 또한, 페이지 버퍼에 연결되는 배선의 배치에 사용되는 배선층의 개수를 줄일 수 있으므로 배선 형성에 필요한 제조 단계들을 감소시켜 제조 시간 및 제조 비용을 줄일 수 있고 제조 공정 동안에 발생되는 불량을 억제할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 소자 분리막에 의해 정의된 제1 기판의 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 비트 라인을 통해서 메모리 셀 어레이에 연결된 하나 또는 둘 이상의 트랜지스터;
    상기 트랜지스터를 덮는 절연막을 관통하여 상기 접합 영역들에 각각 연결된 복수의 컨택들;을 포함하며,
    상기 컨택들 중에서 소거 동작시 소거 전압이 로딩되는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 소거 전압이 로딩되지 않는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 접합 영역들은 상기 비트 라인과 연결되는 제1 접합 영역 및 래치와 연결되는 제2 접합 영역을 포함하고, 상기 트랜지스터는 소거 동작시 턴오프되어 상기 제1 접합 영역과 상기 제2 접합 영역을 분리하는 비트 라인 선택 트랜지스터를 포함하며,
    상기 제1 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 상기 제2 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치되는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 접합 영역들은 상기 비트 라인과 연결되는 제1 접합 영역 및 소거 전압과 연결되는 제2 접합 영역을 포함하고, 상기 트랜지스터는 소거 동작시 턴온되어 상기 제1 접합 영역과 제2 접합 영역을 연결하는 비트 라인 바이어스 트랜지스터를 포함하고,
    상기 제1 접합 영역에 연결된 컨택 및 상기 제2 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 접합 영역들은 상기 비트 라인과 연결되는 제1 접합 영역, 래치와 연결되는 제2 접합 영역 및 소거 전압과 연결되는 제3 접합 영역을 포함하고,
    상기 트랜지스터들은 소거 동작시 턴오프되어 상기 제1 접합 영역과 상기 제2 접합 영역을 분리하는 비트 라인 선택 트랜지스터; 및
    상기 소거 동작시 턴온되어 상기 제1 접합 영역과 상기 제3 접합 영역을 연결하는 비트 라인 바이어스 트랜지스터를 포함하고,
    상기 제1 접합 영역 및 상기 제3 접합 영역에 연결된 컨택들은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 상기 제2 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치되는 반도체 장치.
  5. 제1 항에 있어서, 상기 컨택들의 상단에 각각 연결된 복수의 배선들을 더 포함하며, 상기 배선들은 상기 접합 영역들의 배열 방향인 제2 방향으로 라우팅되는 반도체 장치.
  6. 제1 항에 있어서, 상기 메모리 셀 어레이는 상기 절연막 상부의 제2 기판 상에 배치되는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 메모리 셀 어레이 및 상기 비트 라인을 포함하며 일면에 상기 메모리 셀 어레이와 연결된 제1 패드가 마련된 메모리 칩;및
    상기 트랜지스터들을 포함한 로직 회로 및 상기 컨택들을 포함하며 일면에 상기 로직 회로와 연결된 제2 패드가 마련된 회로 칩;을 포함하며,
    상기 제1 패드과 상기 제2 패드이 연결되도록 상기 메모리 칩의 일면과 상기 회로 칩의 일면이 본딩된 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 메모리 셀 어레이는 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들;및
    상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들;을 포함하는 반도체 메모리 장치.
  9. 소자분리막에 의해 정의된 제1 기판의 활성 영역;
    상기 제1 기판 상에서 상기 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 이븐 비트 라인을 통해서 메모리 셀 어레이에 연결된 제1 트랜지스터;
    상기 제1 기판 상에서 상기 활성 영역을 제1 방향으로 가로지르는 게이트 및 상기 게이트 양측 활성 영역에 마련된 접합 영역들을 포함하며 오드 비트 라인을 통해서 상기 메모리 셀 어레이에 연결된 제2 트랜지스터;
    상기 제1,제2 트랜지스터를 덮는 절연막을 관통하여 상기 제1,제2 트랜지스터의 접합 영역들에 각각 연결된 복수의 컨택들;을 포함하며,
    상기 컨택들 중에서 소거 동작시 소거 전압이 로딩되는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 소거 전압이 로딩되지 않는 접합 영역에 연결된 컨택은 상기 제1 방향에서 상기 활성 에지부에 배치되는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 접합 영역들은 상기 이븐 비트 라인과 연결되는 제1 접합 영역, 이븐 래치와 연결되는 제2 접합 영역, 상기 오드 비트 라인과 연결되는 제3 접합 영역, 이븐 래치와 연결되는 제4 접합 영역을 포함하고,
    상기 제1 트랜지스터는 소거 동작시 턴오프되어 상기 제1 접합 영역과 상기 제2 접합 영역을 분리하는 이븐 비트 라인 선택 트랜지스터를 포함하고, 상기 제2 트랜지스터는 소거 동작시 턴오프되어 상기 제3 접합 영역과 상기 제4 접합 영역을 분리하는 오드 비트 라인 선택 트랜지스터를 포함하고,
    상기 제1 접합 영역 및 상기 제3 접합 영역에 연결된 컨택들은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 상기 제2 접합 영역 및 상기 제4 접합 영역에 연결된 컨택들은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치되는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 제2 접합 영역에 연결된 컨택과 상기 제4 접합 영역에 연결된 컨택은 상기 제2 방향으로 신장되며 상기 활성 영역의 중심을 지나는 축을 기준으로 서로 반대측에 배치되는 반도체 메모리 장치.
  12. 제9 항에 있어서, 상기 접합 영역들은 상기 이븐 비트 라인과 연결되는 제1 접합 영역, 상기 오드 비트 라인과 연결되는 제2 접합 영역, 소거 전압과 연결되는 제3 접합 영역을 포함하고,
    상기 제1 트랜지스터는 소거 동작시 턴온되어 상기 제1 접합 영역과 상기 제3 접합 영역을 연결하는 이븐 비트 라인 바이어스 트랜지스터를 포함하고, 상기 제2 트랜지스터는 소거 동작시 턴온되어 상기 제2 접합 영역과 상기 제3 접합 영역을 연결하는 오드 비트 라인 바이어스 트랜지스터를 포함하고,
    상기 제1 내지 제3 접합 영역에 연결된 컨택들은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되는 반도체 메모리 장치.
  13. 제9 항에 있어서, 상기 접합 영역들은 상기 이븐 비트 라인과 연결되는 제1 접합 영역, 이븐 래치와 연결되는 제2 접합 영역, 상기 오드 비트 라인과 연결되는 제3 접합 영역, 오드 래치와 연결되는 제4 접합 영역 및 소거 전압과 연결되는 제5 접합 영역을 포함하고,
    상기 제1 트랜지스터들은 소거 동작시 턴오프되어 상기 제1 접합 영역과 상기 제2 접합 영역을 분리하는 이븐 비트 라인 선택 트랜지스터와, 소거 동작시 턴온되어 상기 제1 접합 영역과 상기 제5 접합 영역을 연결하는 이븐 비트 라인 바이어스 트랜지스터를 포함하고,
    상기 제2 트랜지스터들은 소거 동작시 턴오프되어 상기 제3 접합 영역과 상기 제4 접합 영역을 분리하는 오드 비트 라인 선택 트랜지스터와, 소거 동작시 턴온되어 상기 제3 접합 영역과 상기 제5 접합 영역을 연결하는 오드 비트 라인 바이어스 트랜지스터를 포함하며,
    상기 제1 접합 영역, 상기 제3 접합 영역 및 상기 제5 접합 영역에 연결된 컨택들은 상기 제1 방향에서 상기 활성 영역의 중심부에 배치되고, 상기 제2 접합 영역 및 상기 제4 접합 영역에 연결된 컨택들은 상기 제1 방향에서 상기 활성 영역의 에지부에 배치되는 반도체 장치.
  14. 제13 항에 있어서, 상기 제2 접합 영역에 연결된 컨택과 상기 제4 접합 영역에 연결된 컨택은 상기 제2 방향으로 신장되며 상기 활성 영역의 중심을 지나는 축을 기준으로 서로 반대측에 배치되는 반도체 메모리 장치.
  15. 제9 항에 있어서, 상기 컨택들의 상단에 각각 연결되는 복수의 배선들을 더 포함하며, 상기 배선들은 상기 접합 영역들의 배열 방향인 제2 방향으로 라우팅되는 반도체 장치.
  16. 제9 항에 있어서, 상기 메모리 셀 어레이는 상기 절연막 상부의 제2 기판 상에 배치되는 반도체 메모리 장치.
  17. 제9 항에 있어서, 상기 메모리 셀 어레이, 상기 이븐 비트 라인 및 상기 오드 비트 라인을 포함하며 일면에 상기 메모리 셀 어레이와 연결된 제1 패드가 마련된 메모리 칩;및
    상기 제1,제2 트랜지스터를 포함하는 로직 회로를 포함하며 일면에 상기 로직 회로에 연결된 제2 패드가 마련된 회로 칩;을 포함하며,
    상기 제1 패드과 상기 제2 패드이 연결되도록 상기 메모리 칩의 일면과 상기 회로 칩의 일면이 서로 본딩된 반도체 메모리 장치.
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